TW202407693A - 用於晶片上記憶體的動態電力管理 - Google Patents

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Abstract

提供用於一晶片上記憶體（諸如一系統快取記憶體以及其他記憶體）的動態電力管理。該記憶體包括字線區段、輸入/輸出(I/O)電路系統、及控制電路系統。各字線區段包括若干條字線，且各字線區段耦接至一不同的字線控制電路系統。該控制電路系統經組態以回應於接收到包括一位址的一存取請求而解碼該位址，包括基於該位址判定一關聯字線、及基於該關聯字線判定一關聯字線區段。該控制電路系統進一步經組態以將電力施加至耦接至該關聯字線區段的字線控制電路系統。

Description

用於晶片上記憶體的動態電力管理
本揭露係關於電腦系統。更明確地說，本揭露係關於記憶體。
一般記憶體架構合併在其中輸入記憶體位址、存取記憶體單元、及讀出資料的固定管線。一些記憶體架構企圖藉由預期待讀取的次一記憶體位址以改善記憶體存取速度。不幸地，此等技術取決於目前記憶體位址，且一般需要多個資料匯流排或輸出緩衝器，一者用於從目前記憶體位址讀取的資料且一者用於從次一記憶體位址讀取的資料。
在一個實施例中，一種用於管理一記憶體中之電力的方法包括接收對於一記憶體的一存取請求，該存取請求包括一位址，該記憶體包括複數個字線區段，各字線區段包括若干條字線；將電力施加至控制電路系統；解碼該位址，包括基於該位址判定一關聯字線、及基於該關聯字線判定一關聯字線區段；及將電力施加至耦接至該關聯字線區段的字線控制電路系統，該複數個字線區段的各字線區段耦接至一不同的字線控制電路系統。
現在將參照圖式描述本揭露的實施例，其中相似參考數字通篇指稱相似部件。
本揭露的實施例提供用於晶片上記憶體（諸如，例如，系統快取記憶體、階層式快取記憶體、系統記憶體等）的動態電力管理。
在一個實施例中，一種用於管理一記憶體中之電力的方法包括接收對於一記憶體的一存取請求，該存取請求包括一位址，該記憶體包括複數個字線區段，各字線區段包括若干條字線；將電力施加至控制電路系統；解碼該位址，包括基於該位址判定一關聯字線、及基於該關聯字線判定一關聯字線區段；及將電力施加至耦接至該關聯字線區段的字線控制電路系統，該複數個字線區段的各字線區段耦接至一不同的字線控制電路系統。
圖1A描繪根據本揭露之實施例之SoC 100的方塊圖。
在此實施例中，SoC 100包括耦接至，尤其係，（多個）處理器120、（多個）加速器或（多個）特殊處理器130、及耦接至系統記憶體142及最末級（或系統級）快取記憶體144的記憶體控制器140的互連110。其他組件（諸如，例如，網路控制器及I/O介面等）亦可耦接至互連110。在其他實施例中，SoC 100係通用電腦系統，且互連110係在處理器120、特殊處理器130、記憶體控制器140、記憶體142、及最末級快取記憶體144、以及其他組件之間移轉資料的匯流排。
互連110係在處理器120、特殊處理器130、記憶體控制器140、記憶體142、及最末級快取記憶體144、以及其他組件之間移轉資料的通訊系統。互連110亦可包括晶片上記憶體150。SoC 100的某些組件可分類為特定類型的互連協定節點。
一般而言，互連110可包括，尤其係，共用或階層式匯流排、縱橫交換機、封包為基的網路晶片(NoC)等。在一個實施例中，互連110具有提供具有低延遲之有序網路的縱橫式拓撲，且可尤其適用於具有小數目的協定節點、開關、及導線計數的小尺寸互連。在另一實施例中，互連110具有平衡布線效率與延遲的環形拓樸，其隨協定節點的數目線地性增加，且可尤其適用於中尺寸互連。在另一實施例中，互連110具有網狀拓樸，該網狀拓樸具有更多導線以提供更大頻寬，係模組化的且可藉由加入更多列及行的開關或路由器而易於擴縮，且可尤其適用於大尺寸互連。
一般而言，互連110可係同調或非同調互連。在許多實施例中，互連110係包括以二維矩形網狀拓撲配置的多個開關或路由器邏輯模組（路由器）的同調網狀網路，諸如，例如，Arm CoreLink同調網狀網路。在此實例中，開關或路由器係交叉點（亦即，XP）。各XP可使用網埠連接至多四個相鄰XP，且可使用裝置埠連接至一或二個組件（裝置）。額外地，各XP可支援四個同調集線器介面(coherent hub interface, CHI)通道以將資料從來源裝置輸送至目的地或目標裝置，如，例如，在Arm先進微控制器匯流排架構(AMBA) CHI規格中所描述的。
在此等實施例中，互連110可具有包括三個層（亦即，上協定層、中網路層、及下鏈路層）的架構。協定層在協定節點產生及處理請求及回應、將經允許快取記憶體狀態轉變定義在包括快取記憶體的協定節點、定義各請求類型的交易流程、及管理協定層級流動控制。網路層包裝協定訊息、判定透過互連110將封包路由至所需目的地所需的來源及目標節點ID並加至封包。鏈路層提供組件之間的流動控制，並管理鏈路通道以提供跨越互連110的無死鎖切換。
處理器120係執行指令以執行SoC 100的各種功能（諸如，例如，控制、計算、輸入/輸出等）的通用中央處理單元(CPU)。更明確地說，處理器120可包括可配置在處理器叢集中的單一處理器核心或多個處理器核心（或處理電路系統），諸如，例如，Arm Cortex A、R、及M處理器家族。各處理器核心可包括1級或L1快取記憶體(L1$)，且各處理器120可包括耦接至各處理器核心的2級或L2快取記憶體(L2$)。一般而言，處理器120可執行儲存在記憶體（諸如，例如，記憶體142等）內的電腦程式或模組，諸如作業系統、應用程式軟體、其他軟體模組等。
加速器或特殊處理器130係經最佳化以執行特定功能（諸如處理圖形、影像、及/或多媒體資料、處理數位信號資料、處理人工類神經網路資料等）的特殊化處理器。例如，加速器或特殊處理器130可係圖形處理單元(GPU)、數位信號處理器(DSP)、影像信號處理器(ISP)、類神經處理單元(NPU)等。更明確地說，加速器或特殊處理器130可包括單一處理器核心或多個處理器核心（或處理電路系統），諸如，例如，Arm Mali GPU家族、顯示處理器、及視訊處理器、Arm機器學習處理器等。各處理器核心可包括1級或L1快取記憶體(L1$)，且各處理器或特殊處理器130可包括耦接至各處理器核心的2級或L2快取記憶體(L2$)。
記憶體控制器140可包括微處理器、微控制器、特定應用積體電路(ASIC)、現場可程式化閘陣列(FPGA)、客製電路系統、可程式化暫存器等，且經組態以通過互連110提供對記憶體142的存取。記憶體142可包括，可由SoC 100的其他組件（諸如，處理器120、加速器或特殊處理器130等）存取且可位於晶片上或晶片外的多種非暫時性電腦可讀媒體。例如，記憶體142可儲存用於由處理器120、加速器或特殊處理器130等執行的資料及指令。
一般而言，記憶體控制器140及記憶體142提供用於檢索、呈現、修改、及儲存資料的儲存器。例如，記憶體142儲存當由處理器120、加速器或特殊處理器130等執行時提供功能性的軟體模組。軟體模組包括為SoC 100提供作業系統功能性的作業系統。軟體模組提供各種功能性，諸如影像分類等。資料可包括與作業系統、軟體模組等關聯的資料。
在各種實施例中，記憶體142可包括揮發性及非揮發性媒體、非可移除媒體及/或可移除媒體。例如，記憶體可包括隨機存取記憶體(RAM)、動態RAM (DRAM)、雙倍資料速率(DDR) DRAM、或同步DRAM (SDRAM)、靜態RAM (SRAM)、唯讀記憶體(ROM)、HMC（混合記憶體立方體(Hybrid Memory Cube)）、HBM（高頻寬記憶體(High Bandwidth Memory)）、快閃記憶體、快取記憶體、及/或任何其他類型的非暫時性電腦可讀媒體的任何組合。在某些實施例中，記憶體控制器140係提供至及自高密度DDR3、DDR4、或DDR5 DRAM記憶體之資料移轉的動態記憶體控制器，諸如，各者包括用於連接至互連110的快速單埠CHI通道介面的Arm CoreLink動態記憶體控制器(DMC)家族。
最末級快取記憶體144包括提供在處理器120、特殊處理器130等與記憶體142之間的高速SRAM等，且一般稱為最末級、3級、或L3快取記憶體(L3$)。
晶片上記憶體150亦包括高速SRAM等，且充當處理器120、特殊處理器130、與周邊裝置之間的共用記憶體以使資料來源與處理器之間的記憶體瓶頸問題變小。
如上文建議的，快取記憶體形成階層，因此當處理器核心需要存取資料項（諸如處理指令及/或待由處理指令處理的資料）時，處理器核心將首先嘗試獲得或存取在各別L1快取記憶體中的該資料項。在快取記憶體未命中的情形中，將通過次一最接近快取記憶體級執行搜尋，其中對記憶體142的存取僅在所嘗試的快取存取全部未命中時執行。當從記憶體142獲得所需資料項時，可將複本保存在一或多個快取記憶體中。
一般而言，L1快取記憶體通常經實施成接近各別處理器核心以對由該L1快取記憶體儲存的資料提供迅速、低延遲、及可能有能量效率的存取。L2快取記憶體經實施成更遠離各別處理器核心，且可比L1快取記憶體更大。L3快取記憶體經實施成更加遠離各別處理器核心，但在階層上更接近記憶體142且遠大於L2快取記憶體。在描繪於圖1的實施例中，處理器120及特殊處理器130具有多個處理器核心，且各處理器核心具有各別的L1快取記憶體。在其他實施例中，一或多個L1快取記憶體(L1$)可在處理核心之間共用。處理器120及特殊處理器130亦具有在處理器核心之間共用的L2快取記憶體(L2$)。
最末級快取記憶體144在處理器120與特殊處理器130與記憶體142之間提供最末級快取記憶體(L3$)。一般而言，當與從記憶體142存取相同資料相比時，從快取記憶體存取資料不僅降低延遲，且亦降低存取電力消耗。
晶片上記憶體150而非最末級快取記憶體為任何處理器或連接至SoC 100的周邊提供暫存記憶體。晶片上記憶體150所位於的位址空間係SoC 100之位址空間之與記憶體142及記憶體映射I/O（諸如周邊裝置）的位址空間分開的區域。在某些實施例中，晶片上記憶體150可係系統快取記憶體。
一般而言，當與從記憶體142存取相同資料相比時，從快取記憶體存取資料不僅降低延遲，且亦降低存取電力消耗。
額外地，快取記憶體可在包含式或獨占式快取策略下操作。包含式快取策略確保儲存在特定快取記憶體中的資料亦儲存於任何較低級快取記憶體中。例如，L1快取記憶體中的值亦將存在於各別的L2快取記憶體及最終的L3快取記憶體中。另一方面，獨占式快取策略確保資料僅儲存在快取記憶體的一級中。例如，L1快取記憶體中的值不會存在於各別的L2快取記憶體及最終的L3快取記憶體中。
SoC 100亦可包括耦接至互連110之經組態以傳輸及/或接收來自I/O裝置之資料的（多個）I/O介面（未描繪）。I/O介面藉由編碼待發送至I/O裝置的資料及解碼從I/O裝置接收的資料而促成處理器120、特殊處理器130等與I/O裝置之間的連接性。一般而言，資料可透過有線及/或無線連接發送。例如，I/O介面可包括一或多個有線通訊介面，諸如PCIe、USB等，及/或耦接至一或多個天線的一或多個無線通訊介面，諸如WiFi、藍牙、蜂巢式等。
一般而言，I/O裝置將輸入提供至SoC 100及/或提供來自SoC 100的輸出。如上文討論的，I/O裝置使用有線及/或無線連接可操作地連接至I/O控制器。I/O裝置可包括耦接至通訊介面的本端處理器，該通訊介面經組態以使用有線及/或無線連接與SoC 100通訊。例如，I/O裝置可包括鍵盤、滑鼠、觸控墊、操縱桿等。
SoC 100亦可包括經組態以使用一或多個有線及/或無線連接傳輸至及自一或多個網路之資料的（多個）網路介面。網路可包括可執行各種網路協定（諸如，例如，有線及/或無線乙太網路、藍牙等）的一或多個區域網路、廣域網路、網際網路等。網路亦可包括有線及/或無線實體層（諸如，例如，銅線或同軸電纜網路、光纖網路、藍牙無線網路、WiFi無線網路、CDMA、FDMA、及TDMA蜂巢式網路等）的各種組合。
圖2A及圖2B描繪根據本揭露之實施例的晶片上記憶體200的方塊圖。記憶體200將相關於系統快取記憶體描述；亦支援其他實施例，諸如，階層式快取記憶體、系統記憶體等。此等實施例不僅可適用於實體記憶體，亦可適用於經編譯實例等。
關於圖2A，記憶體200包括，尤其係，包括基幹220、記憶體模組(memory module, MM) 230的陣列210、以及為清楚起見而未描繪的其他組件。通常，陣列210具有在橫向方向上的寬度，及具有在縱向方向上的高度。基幹220係資料、位址、及控制信號匯流排，該基幹包括通常將陣列210劃分成區域的主要部分及若干個次要部分。
在許多實施例中，基幹220的主要部分設置在陣列210的橫向中心上且在從陣列210的下方邊緣至上方邊緣的縱向方向上延伸（亦即，約陣列210的高度）、基幹220的第一次要部分設置在陣列210的縱向中心上且在從基幹220的主要部分至陣列210的左側邊緣的第一橫向方向上延伸（亦即，約陣列210之寬度的50%）、且基幹220的第二次要部分設置在陣列210的縱向中心上且在從基幹220的主要部分至陣列210的右側邊緣的第二橫向方向上延伸（亦即，約陣列210之寬度的50%）。基幹220的主要及次要部分將陣列210劃分成四個區域，為方便起見，將該等區域稱為左上(top left, TL)區域、右上(top right, TR)區域、左下(bottom left, BL)區域、及右下(bottom right, BR)區域。
在此實施例中，陣列210包括配置成列及行，且更明確地說，配置至四個區域（亦即，TL、BL、TR、及BR）中的全部數目的記憶體模組230。各區域與基幹220接壤（在二個側上），且包括由基幹220服務之相等數目的記憶體模組230（亦即，記憶體模組230之總數目的25%）。
支援各種數目及配置的記憶體模組230，諸如，例如，配置至4個區域中的16個記憶體模組230（亦即，每區域4個記憶體模組230）、配置至4個區域中的32個記憶體模組230（亦即，每區域8個記憶體模組230）、配置至4個區域中的64個記憶體模組230（亦即，每區域16個記憶體模組230）、配置至4個區域中的128個記憶體模組230（亦即，每區域32個記憶體模組230）等。
一般而言，各區域包括「i」個列及「j」個行的記憶體模組230。在許多實施例中，「i」及「j」係相同的（例如，2、4等），而在其他實施例中，「i」及「j」可係不同的（例如，「i」等於2且「j」等於4等）。
TL區域包括第一列，亦即，記憶體模組230 1 1(MM 1 1)、…、MM 1 j、(i-2)個中間列、及最末列，亦即，記憶體模組230 i 1(MM i 1)、…、MM i j。TL區域亦包括第一行，亦即，MM 1 1、…、MM i 1、(j-2)個中間行、及最末行，亦即，MM 1 j、…、MM i j。
BL區域包括第一列，亦即，記憶體模組230 i+1 1(MM i+1 1)、…、MM i+1 j、(i-2)個中間列、及最末列，亦即，記憶體模組230 N 1(MM N 1)、…、MM N j。BL區域亦包括第一行，亦即，(MM i+1 1)、…、MM N 1、(j-2)個中間行、及最末行，亦即，MM i+1 j、…、MM N j。
TR區域包括第一列，亦即，MM 1 j+1、…、記憶體模組230 1 M(MM 1 M)、(i-2)個中間列、及最末列，亦即，MM i j+1、…、記憶體模組230 i M(MM i M)。TR區域亦包括第一行，亦即，MM 1 j+1、…、MM i j+1、(j-2)個中間行、及最末行，亦即，MM 1 M、…、MM i M。
BR區域包括第一列，亦即，MM i+1 j+1、…、記憶體模組230 i+1 M(MM i+1 M)、(i-2)個中間列、及最末列，亦即，MM N j+1、…、記憶體模組230 N M(MM N M)。BL區域亦包括第一行，亦即，(MM i+1 j+1)、…、MM N j+1、(j-2)個中間行、及最末行，亦即，MM i+1 M、…、MM N M。
在此實施例中，N等於2 • i且M等於2 • j。
例如，對於包括配置至4個區域中的16個記憶體模組230的實施例（亦即，每區域4個記憶體模組230），i及j等於2、N及M等於4、且在各區域中不存在中間列或中間行。
關於圖2B，記憶體200包括，尤其係，包括基幹220、分支222、記憶體模組230的陣列210、以及為清楚起見而未描繪的其他組件。通常，陣列210具有在橫向方向上的寬度，及具有在縱向方向上的高度。基幹220係包括主要部分及若干個次要部分的資料、位址、及控制信號匯流排，而分支222延伸基幹220的資料、位址、及控制信號匯流排以支援更大的陣列210。基幹220及分支220通常將陣列210劃分成區域。
在許多實施例中，基幹220的主要部分設置在陣列210的橫向中心上且在從陣列210的下方邊緣至上方邊緣的縱向方向上延伸（亦即，約陣列210的高度）、基幹220的第一次要部分設置在陣列210的縱向中心上且在從基幹220的主要部分至陣列210的左側邊緣的第一橫向方向上延伸（亦即，約陣列210之寬度的50%）、且基幹220的第二次要部分設置在陣列210的縱向中心上且在從基幹220的主要部分至陣列210的右側邊緣的第二橫向方向上延伸（亦即，約陣列210之寬度的50%）。
第一分支220 1在從基幹220的第一次要部分的中心至陣列210的上方邊緣的縱向方向上延伸（亦即，約陣列210之高度的50%）。第二分支220 2在從基幹220的第一次要部分的中心至陣列210的下方邊緣的縱向方向上延伸（亦即，約陣列210之高度的50%）。第三分支220 3在從基幹220的第二次要部分的中心至陣列210的上方邊緣的縱向方向上延伸（亦即，約陣列210之高度的50%）。第四分支220 4在從基幹220的第二次要部分的中心至陣列210的下方邊緣的縱向方向上延伸（亦即，約陣列210之高度的50%）。
在此實施例中，基幹220的主要及次要部分及分支220 1、220 2、220 3、及220 4將陣列210劃分成八個區域，為方便起見，將該等區域稱為第一左上(TL 1)區域、第二左上(TL 2)區域、第一左下(BL 1)區域、第二左下(BL 2)區域、第一右上(TR 1)區域、第二右上(TR 2)區域、第一右下(BR 1)區域、及第二右下(BR 2)區域。亦支援不同數目的區域及分支222，諸如，例如，4個分支222及12個區域、6個分支222及16個區域、8個分支222及24個區域等，以及基幹220的額外次要部分，諸如基幹220的4個額外次要部分（總共6個次要部分）等。
在許多實施例中，分支222延伸基幹220的位址匯流排及資料匯流排二者；在其他實施例中，各分支222延伸基幹220的位址匯流排或資料匯流排其中一者。
在此實施例中，陣列210包括配置成列及行，且更明確地說，配置至八個區域（亦即，TL 1、TL 2、BL 1、BL 2、TR 1、TR 2、BR 1、及BR 2）中的全部數目的記憶體模組230。各區域與基幹220（至少在一側上）及與分支220的至少一者（在一側上）接壤，且包括由基幹220及分支220服務之相等數目的記憶體模組230（亦即，記憶體模組230之總數目的12.5%）。
支援各種數目及配置的記憶體模組230，諸如，例如，配置至8個區域中的32個記憶體模組230（亦即，每區域4個記憶體模組230）、配置至8個區域中的64個記憶體模組230（亦即，每區域8個記憶體模組230）、配置至16個區域中的64個記憶體模組230（亦即，每區域4個記憶體模組230）、配置至8個區域中的128個記憶體模組230（亦即，每區域16個記憶體模組230）、配置至16個區域中的128個記憶體模組230（亦即，每區域8個記憶體模組230）、配置至32個區域中的128個記憶體模組230（亦即，每區域4個記憶體模組230）等。
一般而言，各區域包括「i」個列及「j」個行的記憶體模組230。在許多實施例中，「i」及「j」係相同的（例如，2、4等），而在其他實施例中，「i」及「j」可係不同的（例如，「i」等於2且「j」等於4等）。
TL 1區域包括第一列，亦即，記憶體模組230 1 1(MM 1 1)、…、MM 1 j、(i-2)個中間列、及最末列，亦即，記憶體模組230 i 1(MM i 1)、…、MM i j。TL 1亦區域包括第一行，亦即，MM 1 1、…、MM i 1、(j-2)個中間行、及最末行，亦即，MM 1 j、…、MM i j。TL 2區域包括第一列，亦即，MM 1 j+1、…、MM 1 k、(i-2)個中間列、及最末列，亦即，MM i j+1、…、MM i k。TL 2區域亦包括第一行，亦即，MM 1 j+1、…、MM i j+1、(j-2)個中間行、及最末行，亦即，MM 1 k、…、MM i k。
BL 1區域包括第一列，亦即，記憶體模組230 i+1 1(MM i+1 1)、…、MM i+1 j、(i-2)個中間列、及最末列，亦即，記憶體模組230 N 1(MM N 1)、…、MM N j。BL 1區域亦包括第一行，亦即，(MM i+1 1)、…、MM N 1、(j-2)個中間行、及最末行，亦即，MM i+1 j、…、MM N j。BL 2區域包括第一列，亦即，MM i+1 i+1、…、MM i+1 k、(i-2)個中間列、及最末列，亦即，MM N j+1、…、MM N k。BL 2區域亦包括第一行，亦即，MM i+1 j+1、…、MM N j+1、(j-2)個中間行、及最末行，亦即，MM i+1 k、…、MM N k。
TR 1區域包括第一列，亦即，MM 1 k+1、…、MM 1 l、(i-2)個中間列、及最末列，亦即，MM i k+1、…、MM i l。TR 1區域亦包括第一行，亦即，MM 1 k+1、…、MM i k+1、(j-2)個中間行、及最末行，亦即，MM 1 l、…、MM i l。TR 2區域包括第一列，亦即，MM 1 l+1、…、記憶體模組230 1 M(MM 1 M)。及最末列，亦即，MM i l+1、…、記憶體模組230 i M(MM i M)。TR 2區域亦包括第一行，亦即，MM 1 l+1、…、MM i l+1，及最末行，亦即，MM 1 M、…、MM i M。
BR 1區域包括第一列，亦即，MM i+1 k+1、…、MM i+1 l、(i-2)個中間列、及最末列，亦即，MM N k+1、…、MM N l。BR 1區域亦包括第一行，亦即，MM i+1 k+1、…、MM N k+1、(j-2)個中間行、及最末行，亦即，MM i+1 l、…、MM N l。BR 2區域包括第一列，亦即，MM i+1 l+1、…、記憶體模組230 i+1 M(MM i+1 M)、(i-2)個中間列、及最末列，亦即，MM N l+1、…、記憶體模組230 N M(MM N M)。BR 2區域亦包括第一行，亦即，MM i+1 l+1、…、MM N l+1、(j-2)個中間行、及最末行，亦即，MM i+1 M、…、MM N M。
在此實施例中，N等於2 • i、k等於2 • j、l等於3 • j、且M等於4 • j。
圖3描繪根據本揭露之實施例的記憶體模組230的方塊圖。
一般而言，系統快取記憶體模組可包括耦接至字線以形成列及耦接至位元線對以形成行的記憶體單元。更明確地說，各記憶體單元耦接至一條字線及一個位元線對，並儲存具有0或1之值的單一位元。在簡單的快取記憶體架構中，行的數目等於記憶體的字組長度N，且記憶體單元的各列藉由將字組中的一個位元儲存在該列的各記憶體單元中而儲存一個字組。例如，具有32個位元（亦即，4個位元組）之字組長度的記憶體具有32行的記憶體單元。一般而言，系統快取記憶體模組一次讀取（亦即，輸出）或寫入（輸入）一個字組。
對於讀取及寫入資料二者，各字組係藉由位址識別，該位址係經解碼以提供字組沿著其儲存之列數目（亦即，字線）的m-位元數目。例如，8位元位址編碼256個列，亦即，M = 28 = 256。位址可經由8個個別位元或信號線作為8位元無正負號整數值輸入至位址解碼器等。記憶體尺寸簡單地係位址的數目乘以字組長度，諸如，例如，256個位址• 4個位元組/位址= 1,024個位元組。
本揭露的實施例提供更複雜的記憶體架構，其中行經配置成若干個位元線群組以沿著記憶體的各列儲存一個以上的字組，且位元線群組經組織成沿著記憶體的各列儲存甚至更多字組的路。
記憶體模組230包括I/O電路系統250、控制電路系統260、字線(WL)控制電路系統262、及記憶體區域280。I/O電路系統250包括，尤其係，位元線預充電電路、感測放大器、多工器、緩衝器、（多個）I/O資料匯流排等。控制電路系統260設置在記憶體模組230的中心上，且耦接至I/O電路系統250以及WL控制電路系統262。I/O電路系統250包括在從控制電路系統260至左側邊緣的第一橫向方向上延伸的第一部分，例如，I/O電路系統250 L，及從控制電路系統260至右側邊緣的第二橫向方向上延伸的第二部分，例如，I/O電路系統250 R。WL控制電路系統262包括在從控制電路系統260至頂部邊緣的第一縱向方向上延伸的第一部分，例如，WL控制電路系統262 T，及從控制電路系統260至底部邊緣的第二縱向方向上延伸的第二部分，例如，WL控制電路系統262 B。
一般而言，I/O電路系統250及WL控制電路系統262將記憶體單元劃分成若干個記憶體區域280，例如，記憶體區域280 TL、280 BL、280 TR、及280 BR，且各記憶體區域280包括耦接至字線232以形成列及耦接至位元線對242以形成行的若干個記憶體單元。更明確地說，各記憶體單元耦接至一條字線232及一個位元線對242，並儲存具有0或1之值的單一位元。各記憶體區域280具有若干條字線232及若干個位元線對242，亦即，記憶體區域280 TL包括字線232 T及位元線對242 L、記憶體區域280 BL包括字線232 B及位元線對242 L、記憶體區域280 TR包括字線232 T及位元線對242 R、及記憶體區域280 BR包括字線232 B及位元線對242 R。
如上文提及的，快取記憶體可劃分成若干個路，且群組的數目N等於路的數目乘以字組尺寸。例如，對於具有32位元字組的1路快取記憶體，N等於32 (N = 1 • 32 = 32)、對於具有32位元字組的8路快取記憶體，N等於256 (N = 8 • 32 = 256)等。在許多實施例中，路數目可藉由位址的w個低位元判定，同時解碼剩餘位元以判定字線。例如，位址的3個低位元判定8路快取記憶體的路數目（亦即，2 3= 8）。各群組中的行的數目C皆相同（例如，4），且各列儲存N • C個字組。經選擇路之各群組中的特定字組可藉由位址中的次c個位元判定，例如，當C等於4時，次2個位元可用以判定群組內的字組（亦即，2 2= 4）。亦支援其他位址解碼方案。替代地，可提供單獨的爆發讀取請求，其包括，尤其係，爆發位址信號以選擇哪個或哪些字組將選擇性地從經選擇路的各群組讀取。
此記憶體架構的各種實施例的更詳細討論，包括唯一爆發讀取功能性，可在相關美國專利申請案第17/885,709號（發明名稱為「Burst Read With Flexible Burst Length for On-Chip Memory」，與本申請案同時申請）中發現，其內容以全文引用方式併入本文中。
圖4A及圖4B描繪根據本揭露之實施例的記憶體模組230。
字線232 T已劃分成二個區段，亦即，WL區段1及WL區段2，且字線232 B已劃分成二個區段，亦即，WL區段3及WL區段4。在此實施例中，各字線區段包括256條字線，所以記憶體模組230包括總共1,024條字線(4 • 256 = 1,024)。
WL控制電路系統262 T已劃分成WL控制電路系統262 1及WL控制電路系統262 2，而WL控制電路系統262 B已劃分成WL控制電路系統262 3及WL控制電路系統262 4。WL控制電路系統262 1控制WL區段1、WL控制電路系統262 2控制WL區段2、WL控制電路系統262 3控制WL區段3、且WL控制電路系統262 3控制WL區段4。
位元線對242 L已劃分成128個位元線群組(bitline group, BLG)及128個跨越位元線群組(flyover bitline group, FBLG)，且各BLG及FBLG包括4個行，亦即，4個位元線對。類似地，位元線對242 R已劃分成128個BLG及128個FBLG，且各BLG及FBLG包括4個行，亦即，4個位元線對。跨越位元線降低用於存取的切換電力及速度的電容。各字線232耦接至各行中的一個記憶體單元，且各記憶體單元耦接至單一位元線對，所以各字線耦接至1,024個記憶體單元（亦即，256 • 4 = 1,024）。因此，記憶體模組230儲存1 Mb的資料（亦即，1,024 • 256 • 4 = 1,024 Mb）。
更明確地說，WL區段1包括耦接至BLG 1、…、BLG 256內的記憶體單元的字線WL 1、…、WL 256、WL區段2包括耦接至FBLG 1、…、FBLG 256內的記憶體單元的字線WL 257、…、WL 512、WL區段3包括耦接至BLG 1、…、BLG 256內的記憶體單元的字線WL 513、…、WL 768、且WL區段4包括耦接至FBLG 1、…、FBLG 256內的記憶體單元的字線WL 769、…、WL 1024。為清楚起見，僅某些WL、BLG、及FBLG已標記，且關聯記憶體單元簡單地表示為正方形。
圖4C描繪根據本揭露之實施例的記憶體模組230的電力狀態。
本揭露的實施例有利地基於與記憶體模組230關聯的一或多個位址管理至特定區域、區段、及組件的電力，而非簡單地對整個記憶體模組230供電以服務對該等位址的讀取或寫入請求。更明確地說，除了I/O電路系統250以外，控制電路系統260對用於該位址與其關聯之特定字線區段的字線控制電路系統262供電，其節省大顯著量的電力並降低湧入電流。
出於說明目的，記憶體區域280 TL已劃分成記憶體區域280 1L及280 2L、記憶體區域280 BL已劃分成記憶體區域280 3L及280 4L、記憶體區域280 TR已劃分成記憶體區域280 1R及280 2R、記憶體區域280 BR已劃分成記憶體區域280 3R及280 4R。字線區段1包括記憶體區域280 1L及280 1R、字線區段2包括記憶體區域280 2L及280 2R、字線區段3包括記憶體區域280 3L及280 3R、且字線區段4包括記憶體區域280 4L及280 4R。
在描繪於圖4C中的實例中，讀取或寫入請求已由記憶體模組230接收，該請求包括解碼至字線區段1中之WL 1、…、WL 256之範圍內的字線的位址。作為回應，控制電路系統260對I/O電路系統250 L及250 R供電（亦即，「I/O電路系統導通」）及對控制在WL 1、…、WL 256之範圍內之字線（亦即，「WL導通」）的WL控制電路系統262 1供電（亦即，「導通」）。此程序使記憶體模組230的電力供應遭受峰需求。在某些實施例中，控制電路系統260最初可對I/O電路系統250 L供電並延遲對I/O電路系統250 L供電以減輕峰需求。
有利地，與簡單地供電整體的記憶體模組230相比，在此時未對字線232的其餘75%（亦即，WL區段2、3、及4內的字線）及位元線對的其餘50%（亦即，FBLG 1、…、FBLG 256內的位元線對）供電，從而節省顯著量的電力並減少峰需求、湧入電流等。
額外地，當接收到對於解碼至字線區段1中之WL 1、…、WL 256之範圍內之字線之位址的及時讀取或寫入請求時，I/O電路系統250 L及250 R、BLG 1、…、BLG 256內的位元線對、及WL控制電路系統262 1已供電，當與最初供電序列相比時，其改善延遲。
在許多實施例中，記憶體模組230在讀取或寫入請求已服務之後的預定時間之後斷電。有利地，控制電路系統260自動管理記憶體模組230的內部組件的電力控制，且不需要，例如，經由I/O接腳的外部命令。
本揭露的實施例有利地提供用於記憶體模組230的所有字線區段的供電（及斷電）序列。
圖4D、圖4E、及圖4F描繪根據本揭露之實施例的記憶體模組230的電力狀態。
在對字線區段1（亦即，記憶體區域280 1L及280 1R）內之記憶體位置的一或多個循序讀取或寫入請求正受服務的同時，控制電路系統260可對記憶體模組230的其餘字線區段供電。
如圖4D描繪的，在對字線區段1內之記憶體位置的讀取或寫入請求正受服務的同時，控制電路系統260對字線區段3（亦即，記憶體區域280 3L及280 3R）供電。更明確地說，控制電路系統260對控制在WL 513、…、WL 768之範圍內的字線（亦即，「WL供電」）的WL控制電路系統262 3供電（亦即，「pwr」）。由於字線區段1及3共用相同位元線，亦即，BLG 1、…、BLG 256，可能需要較少的電力等。在某些實施例中，字線區段1（亦即，WL 1、…、WL 256）及字線區段3（亦即，WL 513、…、WL 768）中的字線可映射至連續位址。
如圖4E描繪的，在對字線區段1內之記憶體位置的讀取或寫入請求正受服務的同時，控制電路系統260對字線區段4（亦即，記憶體區域280 4L及280 4R）供電。在某些實施例中，字線區段3及4供電程序至少重疊達一段時間。
如圖4F描繪的，在對字線區段1內之記憶體位置的讀取或寫入請求正受服務的同時，控制電路系統260對字線區段3（亦即，記憶體區域280 2L及280 2R）供電。在某些實施例中，對字線區段2及4的供電，或對字線區段2、3、及4的供電可在時間上重疊。
亦支援其他字線電力開啟序列。
圖5A及圖5B描繪根據本揭露之實施例的記憶體模組230。
字線232 T已劃分成八個區段，亦即，WL區段1至8，且字線232 B已劃分成八個區段，亦即，WL區段9至16。在此實施例中，各字線區段包括64條字線，所以記憶體模組230包括總共1,024條字線(16 • 64 = 1,024)。
WL控制電路系統262 T已劃分成WL控制電路系統262 1、…、262 8，而WL控制電路系統262 B已劃分成WL控制電路系統262 9、…、262 16。WL控制電路系統262 1控制WL區段1、WL控制電路系統262 2控制WL區段2、WL控制電路系統262 3控制WL區段3、且WL控制電路系統262 3控制WL區段4、WL控制電路系統262 5控制WL區段5、WL控制電路系統262 6控制WL區段6、WL控制電路系統262 7控制WL區段7、且WL控制電路系統262 8控制WL區段8。WL控制電路系統262 9控制WL區段9、WL控制電路系統262 10控制WL區段10、WL控制電路系統262 11控制WL區段11、且WL控制電路系統262 12控制WL區段12、WL控制電路系統262 13控制WL區段13、WL控制電路系統262 14控制WL區段14、WL控制電路系統262 15控制WL區段15、且WL控制電路系統262 16控制WL區段16。
位元線對242 L已劃分成128個位元線群組(bitline group, BLG)及128個跨越位元線群組(flyover bitline group, FBLG)，且各BLG及FBLG包括4個行，亦即，4個位元線對。類似地，位元線對242 R已劃分成128個BLG及128個FBLG，且各BLG及FBLG包括4個行，亦即，4個位元線對。各字線232耦接至各行中的一個記憶體單元，且各記憶體單元耦接至單一位元線對，所以各字線耦接至1,024個記憶體單元（亦即，256 • 4 = 1,024）。因此，記憶體模組230儲存1 Mb的資料（亦即，1,024 • 256 • 4 = 1,024 Mb）。
更明確地說，WL區段1包括耦接至BLG 1、…、BLG 256內之記憶體單元的字線WL 1、…、WL 64、WL區段2包括耦接至BLG 1 、… 、BLG 256內之記憶體單元的字線WL 65、…、WL 128、WL區段3包括耦接至BLG 1、…、BLG 256內之記憶體單元的字線WL 129、…、WL 192、WL區段4包括耦接至BLG 1、…、BLG 256內之記憶體單元的字線WL 193、…、WL 256、WL區段5包括耦接至FBLG 1、…、FBLG 256內之記憶體單元的字線WL 257、…、WL 320、WL區段6包括耦接至FBLG 1、…、FBLG 256內之記憶體單元的字線WL 321、…、WL 384、WL區段7包括耦接至FBLG 1、…、FBLG 256內之記憶體單元的字線WL 385、…、WL 448、且WL區段8包括耦接至FBLG 1、…、FBLG 256內之記憶體單元的字線WL 449、…、WL 512。
類似地，WL區段9包括耦接至BLG 1、…、BLG 256內之記憶體單元的字線WL 513、…、WL 576、WL區段10包括耦接至BLG 1 、… 、BLG 256內之記憶體單元的字線WL 577、…、WL 640、WL區段11包括耦接至BLG 1、…、BLG 256內之記憶體單元的字線WL 641、…、WL 704、WL區段12包括耦接至BLG 1、…、BLG 256內之記憶體單元的字線WL 705、…、WL 768、WL區段13包括耦接至FBLG 1、…、FBLG 256內之記憶體單元的字線WL 769、…、WL 832、WL區段14包括耦接至FBLG 1、…、FBLG 256內之記憶體單元的字線WL 833、…、WL 896、WL區段15包括耦接至FBLG 1、…、FBLG 256內之記憶體單元的字線WL 897、…、WL 960、且WL區段16包括耦接至FBLG 1、…、FBLG 256內之記憶體單元的字線WL 961、…、WL 1024。
為清楚起見，僅某些WL、BLG、及FBLG已標記，且關聯記憶體單元簡單地表示為正方形。
圖5C描繪根據本揭露之實施例的記憶體模組230的電力狀態。
類似於描繪於圖4C中之記憶體模組230的實施例，本揭露的實施例有利地基於與記憶體模組230關聯的一或多個位址管理至特定區域、區段、及組件的電力，而非簡單地對整個記憶體模組230供電以服務對該等位址的讀取或寫入請求。更明確地說，除了I/O電路系統250以外，控制電路系統260對該位址與其關聯的特定字線區段供電（及斷電），其節省大顯著電力量並降低湧入電流。
出於說明目的，記憶體區域280 TL已劃分成記憶體區域280 1L、…、280 8L、記憶體區域280 BL已劃分成記憶體區域280 9L、…、280 16L、記憶體區域280 TR已劃分成記憶體區域280 1R、…、280 8R、記憶體區域280 BR已劃分成記憶體區域280 9R、…、280 16R。
字線區段1包括記憶體區域280 1L及280 1R、字線區段2包括記憶體區域280 2L及280 2R、字線區段3包括記憶體區域280 3L及280 3R、字線區段4包括記憶體區域280 4L及280 4R、字線區段5包括記憶體區域280 5L及280 5R、字線區段6包括記憶體區域280 6L及280 6R、字線區段7包括記憶體區域280 7L及280 7R、字線區段8包括記憶體區域280 8L及280 8R、字線區段9包括記憶體區域280 9L及280 9R、字線區段10包括記憶體區域280 10L及280 10R、字線區段11包括記憶體區域280 11L及280 11R、字線區段12包括記憶體區域280 12L及280 12R、字線區段13包括記憶體區域280 13L及280 13R、字線區段14包括記憶體區域280 14L及280 14R、字線區段15包括記憶體區域280 15L及280 15R、且字線區段16包括記憶體區域280 16L及280 16R。
在描繪於圖5C中的實例中，讀取或寫入請求已由記憶體模組230接收，該請求包括解碼至字線區段3中之WL 129、…、WL 192之範圍內的字線的位址。作為回應，控制電路系統260對I/O電路系統250 L及250 R供電（亦即，「I/O電路系統導通」）及對控制在WL 129、…、WL 192之範圍內之字線（亦即，「WL導通」）的WL控制電路系統262 3供電（亦即，「導通」）。此程序使記憶體模組230的電力供應遭受峰需求。在某些實施例中，控制電路系統260最初可對I/O電路系統250 L供電並延遲對I/O電路系統250 L供電以減輕峰需求。
有利地，與簡單地對整體記憶體模組230供電相比，未對字線232的其餘~93%（亦即，WL區段1、2、及4至16內的字線）供電，從而節省顯著量的電力。
額外地，當接收到對於解碼至字線區段3中之WL 129、…、WL 192之範圍內之字線之位址的及時讀取或寫入請求時，I/O電路系統250 L及250 R及與WL 129、…、WL 192之範圍內的字線（亦即，「WL導通」）關聯的WL控制電路系統262 3已供電，當與最初供電序列相比時，其改善延遲。
在許多實施例中，記憶體模組230在讀取或寫入請求已服務之後的預定時間之後斷電。有利地，控制電路系統260自動管理記憶體模組230的內部組件的電力控制，且不需要，例如，經由I/O接腳的外部命令。
本揭露的實施例有利地提供用於記憶體模組230的所有字線區段的供電（及斷電）序列。
圖5D、圖5E、及圖5F描繪根據本揭露之實施例的記憶體模組230的電力狀態。
在對字線區段1（亦即，記憶體區域280 1L及280 1R）內之記憶體位置的一或多個循序讀取或寫入請求正受服務的同時，控制電路系統260可對記憶體模組230的某些字線區段供電。
如圖5D描繪的，在對字線區段3內之記憶體位置的讀取或寫入請求正受服務的同時，控制電路系統260對字線區段12供電。更明確地說，控制電路系統260對控制在WL 705、…、WL 768之範圍內的字線（亦即，「WL供電」）的WL控制電路系統262 12供電（亦即，「pwr」）。由於字線區段3及12共用相同位元線，亦即，BLG 1、…、BLG 256，可能需要較少的電力等。
如圖5E描繪的，在對字線區段3內之記憶體位置的讀取或寫入請求正受服務的同時，控制電路系統260對字線區段11及13供電。更明確地說，控制電路系統260對控制在WL 641、…、WL 704之範圍內的字線（亦即，「WL供電」）的WL控制電路系統262 11供電（亦即，「pwr」）。由於字線區段3、11、及12共用相同位元線，亦即，BLG 1、…、BLG 256，可能需要較少的電力等。控制電路系統260亦對控制在WL 769、…、WL 832之範圍內的字線（亦即，「WL供電」）的WL控制電路系統262 13供電（亦即，「pwr」）。在某些實施例中，字線區段11、12、及13供電程序至少重疊達一段時間。
如圖5F描繪的，在對字線區段3內之記憶體位置的讀取或寫入請求正受服務的同時，控制電路系統260對字線區段1、2、及4供電。更明確地說，控制電路系統260對控制在WL 1、…、WL 64之範圍內之字線（亦即，「WL供電」）的WL控制電路系統262 1供電（亦即，「pwr」）、對控制在WL 65、…、WL 128之範圍內之字線（亦即，「WL供電」）的WL控制電路系統262 2供電（亦即，「pwr」）、且對控制在WL 193、…、WL 256之範圍內之字線（亦即，「WL供電」）的WL控制電路系統262 4供電（亦即，「pwr」）。由於字線區段1、2、3、4、11、及12共用相同位元線，亦即，BLG 1、…、BLG 256，可能需要較少的電力等。在某些實施例中，字線區段1、2、及4供電程序至少重疊達一段時間。在某些實施例中，一或多個字線區段1、2、4、11、12、及13供電程序可至少重疊達一段時間。
亦支援其他字線電力開啟序列。
圖6描繪根據本揭露之實施例之用於管理SC模組230之電力的流程圖300。
在310，接收對於SC模組230的存取請求。存取請求包括至少一位址。在許多實施例中，在接收存取請求之前，電力未施加至字線控制電路系統262、I/O電路系統250、及控制電路系統260。換言之，SC模組230通常關閉並將實例及邏輯的電力斷開，而記憶體儲存元件（亦即，記憶體單元）保持其等的各別值。
在320，將電力施加至控制電路系統260，各種內部電力閘預期到供電而導通等。一般而言，此等活動可形成第一或喚醒電力級。
在330，位址藉由控制電路系統260解碼。在許多實施例中，解碼位址包括基於該位址判定SC模組230的字線232、及基於字線232判定SC模組230的字線區段，諸如，例如，字線區段1、字線區段3等。
在340，將電力施加至SC模組230的某些組件。在342 1，將電力施加至耦接至在330判定之字線區段的字線控制電路系統262 I，諸如，例如，用於字線區段1的字線控制電路系統262 1、用於字線區段3的字線控制電路系統262 3等。在344，將電力施加至I/O電路系統250。一般而言，330及340的活動可形成第二電力級。
在一個實施例中，在將電力施加至耦接至在330判定的該字線區段的字線控制電路系統262 i的同時，在342 2，可將電力施加至不同的字線控制電路系統262 j，諸如，例如，用於字線區段2的字線控制電路系統262 2、用於字線區段4的字線控制電路系統262 4等。在另一實施例中，在將電力施加至耦接至在330判定的字線區段的字線控制電路系統262 i的同時，可將電力循序地施加至至少二個額外字線控制電路系統262 j，諸如，例如，用於字線區段2的字線控制電路系統262 2及用於字線區段4的字線控制電路系統262 4等。在進一步實施例中，在將電力施加至耦接至在330判定的字線區段的字線控制電路系統262 i的同時，可在，例如，在342 2、…、342 S將電力循序地施加至其餘的字線控制電路系統262。
在350，存取位址。例如，讀取請求讀取在該位址的記憶體單元，寫入請求將資料（包括存取請求）寫入至在該位址的記憶體單元等。
本文描述的實施例係可組合的。
在一個實施例中，一種用於管理一記憶體中之電力的方法包括接收對於一記憶體的一存取請求，該存取請求包括一位址，該記憶體包括複數個字線區段，各字線區段包括若干條字線；將電力施加至控制電路系統；解碼該位址，包括基於該位址判定一關聯字線、及基於該關聯字線判定一關聯字線區段；及將電力施加至耦接至該關聯字線區段的字線控制電路系統，該複數個字線區段的各字線區段耦接至一不同的字線控制電路系統。
在另一實施例中，該方法進一步包括，在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力施加至輸入/輸出(I/O)電路系統。
在該方法的另一實施例中，該I/O電路系統包括一第一I/O電路系統部分及一第二I/O電路系統部分，且將電力施加至該I/O電路系統包括將電力施加至該第一I/O電路系統部分並延遲將電力施加至該第二I/O電路系統部分。
在另一實施例中，該方法進一步包括，在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力施加至耦接至一不同字線區段的字線控制電路系統。
在另一實施例中，該方法進一步包括，在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力循序地施加至耦接至至少二個不同字線區段的字線控制電路系統。
在另一實施例中，該方法進一步包括，在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力循序地施加至耦接至該等其餘字線區段的字線控制電路系統。
在該方法的另一實施例中，在接收該存取請求之前，電力未施加至該字線控制電路系統、該I/O電路系統、及該控制電路系統。
在另一實施例中，該方法進一步包括存取該位址。
在該方法的另一實施例中，該複數個字線區段包括至少四個字線區段，且各字線區段包括一相同數目的字線。
在該方法的另一實施例中，至少二個字線區段耦接至若干個位元線群組，各位元線群組包括若干個位元線對；且至少二個字線區段耦接至若干個跨越位元線群組，各跨越位元線群組包括若干個跨越位元線對。
在一個實施例中，一種記憶體包括複數個字線區段，各字線區段包括若干條字線，且各字線區段耦接至一不同的字線控制電路系統；及控制電路系統，其耦接至該字線控制電路系統及輸入/輸出(I/O)電路系統，其經組態以回應於接收到包括一位址的一存取請求而解碼該位址，包括基於該位址判定該記憶體的一關聯字線、及基於該關聯字線判定該記憶體的一關聯字線區段、及將電力施加至耦接至該關聯字線區段的字線控制電路系統。
在該記憶體的另一實施例中，該控制電路系統進一步經組態以在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力施加至該I/O電路系統。
在該記憶體的另一實施例中，該I/O電路系統包括一第一I/O電路系統部分及一第二I/O電路系統部分，且將電力施加至該I/O電路系統包括將電力施加至該第一I/O電路系統部分並延遲將電力施加至該第二I/O電路系統部分。
在該記憶體的另一實施例中，該控制電路系統進一步經組態以在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力施加至耦接至一不同字線區段的字線控制電路系統。
在該記憶體的另一實施例中，該控制電路系統進一步經組態以在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力循序地施加至耦接至至少二個不同字線區段的字線控制電路系統。
在該記憶體的另一實施例中，該控制電路系統進一步經組態以在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力循序地施加至耦接至該等其餘字線區段的字線控制電路系統。
在該記憶體的另一實施例中，在接收該存取請求之前，電力未施加至該字線控制電路系統、該I/O電路系統、及該控制電路系統。
在該記憶體的另一實施例中，該控制電路系統進一步經組態以存取該位址。
在該記憶體的另一實施例中，該複數個字線區段包括至少四個字線區段，且各字線區段包括一相同數目的字線；至少二個字線區段耦接至若干個位元線群組，各位元線群組包括若干個位元線對；且至少二個字線區段耦接至若干個跨越位元線群組，各跨越位元線群組包括若干個跨越位元線對。
在一個實施例中，一種系統快取記憶體包括如上文描述的複數個記憶體。
雖然本揭露的實施方案容許採許多不同形式的實施例，存在顯示於圖式中且將在本文中詳述特定的實施例，其中應瞭解本揭露將視為係本揭露之原理的實例，且未意圖將本揭露限制在所示及所述的特定實施例。在上文的描述中，相似的元件符號可用以在圖式的若干圖中描述相同、類似、或對應的部件。
在本文件中，相關用語（諸如，第一與第二、頂部與底部、及類似者）可僅用以區別一個實體或動作與另一實體或動作，而不必然要求或意味此類實體或動作之間的任何實際此類關係或順序。用語「包含(comprise/comprising)」、「包括(include/including)」、「具有(has/having)」、或其任何其他變化係意欲涵蓋非排他性包含，使得包含元件列表之程序、方法、物品、或設備不僅包括該等元件，且亦可包括未明白列示或非此類程序、方法、物品、或設備固有的其他元件。元件之前有「包含…一(comprises …a)」在無更多限制的情況下並未排除包含該元件之程序、方法、物品、或設備中之額外相同元件的存在。
本文件通篇提及「一個實施例(one embodiment)」、「某些實施例(certain embodiments)」、「一實施例(an embodiment)」、「（多個）實施方案(implementation(s))」、「（多個）態樣(aspect(s))」、或類似用語意指連同實施例所述之特定特徵、結構、或特性係包括在本揭露之至少一個實施例中。因此，出現此類片語或在本說明書通篇之各種地方並必然全部提及相同實施例。再者，在一個或多個實施例中，具體特徵、結構、或特性在無限制的情況下可以任何合適的方式組合。
如本文中使用的用語「或(or)」應解讀為包含或意指任一者或任何組合。因此，「A、B、或C (A, B or C)」意指「下列的任一者：A; B；C；A與B；A與C；B與C；A、B、及C」。此定義的例外將僅在元件、功能、步驟、或動作的組合在某一方面固有地互斥時發生。再者，除非另外陳述或從上下文清楚看出，語法連接詞意圖表現經連接子句、句子、詞、及類似者的任何及所有的分開及連接組合。因此，用語「或(or)」通常應理解成意指「及/或(and/or)」等等。除非另外明確陳述或從上下文清楚看出，應將對採單數形式之項的參考理解成包括採複數形式的項，且反之亦然。
除非另外指示，值範圍在本文中的敘述未意圖係限制性的，取而代之地單獨地參考落在該範圍內的任何及所有值，且將此一範圍內的各單獨值併入本說明書中，彷復其單獨地敍述在本文中。當詞「約(about)」、「大約(approximately)」、或類似者伴隨著數值時應解讀成指示如所屬技術領域中具有通常知識者所將理解之針對預期目的令人滿意地操作的偏差。值及/或數值的範圍在本文中僅提供為實例，且不在所述實施例的範疇上構成限制。提供於本文中的任何及所有實例或例示性語言（「例如(e.g.,)」、「諸如(such as)」、「例如(for example)」、或類似者）的使用僅意圖更佳地闡明實施例且不將限制強加在實施例的範疇上。不應將本說明書中的語言解讀成將任何未主張要件指示成對實施例的實踐係必要的。
為了簡單而清楚地說明，元件符號在圖式之間可重複以指示對應或類似的元件。陳述眾多細節以提供對本文描述之實施例的理解。可在沒有這些細節的情況下實行該等實施例。在其他情況下，眾所周知的方法、程序、及組件未經詳細描述以避免混淆所述實施例。本描述不應視為係本文描述之實施例之範疇的限制。
在以下描述中，應瞭解諸如「第一(first)」、「第二(second)」、「頂部(top)」、「底部(bottom)」、「上(up)」、「下(down)」、「之上(above)」、「之下(below)」、及類似者的用語係便利的字詞，且不應解讀為限制性用語。再者，用語設備、裝置、系統等可在此本文中互換地使用。
本揭露的許多特徵及優點可從詳細說明變得顯而易見，且因此，意圖藉由隨附的申請專利範圍涵蓋本揭露之落在本揭露之範疇內的所有此類特徵及優點。進一步地，因為許多修改及變化將輕易地對所屬技術領域中具有通常知識者發生，不期望將本揭露限制在所說明及描述的確切構造及操作，且因此，可訴求所有合適的修改及等效實例皆落在本揭露的範疇內。
100:SoC 110:互連 120:處理器 130:加速器或特殊處理器 140:記憶體控制器 142:系統記憶體；記憶體 144:最末級（或系統級）快取記憶體 150:晶片上記憶體 200:晶片上記憶體；記憶體 210:陣列 220:基幹；分支 220 1:第一分支；分支 220 2:第二分支；分支 220 3:第三分支；分支 220 4:第四分支；分支 222:分支 230:記憶體模組(MM)；SC模組 230 1 1:記憶體模組 230 i 1:記憶體模組 230 i+1 1:記憶體模組 230 N 1:記憶體模組 230 1 M:記憶體模組 230 i M:記憶體模組 230 i+1 M:記憶體模組 230 N M:記憶體模組 232:字線 232 B:字線 232 T:字線 242:位元線對 242 L:位元線對 242 R:位元線對 250:I/O電路系統 250 L:I/O電路系統 250 R:I/O電路系統 260:控制電路系統 262:字線(WL)控制電路系統 262 1:WL控制電路系統 262 2:WL控制電路系統 262 3:WL控制電路系統 262 4:WL控制電路系統 262 5:WL控制電路系統 262 6:WL控制電路系統 262 7:WL控制電路系統 262 8:WL控制電路系統 262 9:WL控制電路系統 262 10:WL控制電路系統 262 11:WL控制電路系統 262 12:WL控制電路系統 262 13:WL控制電路系統 262 14:WL控制電路系統 262 15:WL控制電路系統 262 16:WL控制電路系統 262 B:WL控制電路系統 262 i:WL控制電路系統 262 j:WL控制電路系統 262 T:WL控制電路系統 280:記憶體區域 280 1L:記憶體區域 280 2L:記憶體區域 280 3L:記憶體區域 280 4L:記憶體區域 280 5L:記憶體區域 280 6L:記憶體區域 280 7L:記憶體區域 280 8L:記憶體區域 280 9L:記憶體區域 280 10L:記憶體區域 280 11L:記憶體區域 280 12L:記憶體區域 280 13L:記憶體區域 280 14L:記憶體區域 280 15L:記憶體區域 280 16L:記憶體區域 280 1R:記憶體區域 280 2R:記憶體區域 280 3R:記憶體區域 280 4R:記憶體區域 280 5R:記憶體區域 280 6R:記憶體區域 280 7R:記憶體區域 280 8R:記憶體區域 280 8R:記憶體區域 280 10R:記憶體區域 280 11R:記憶體區域 280 12R:記憶體區域 280 13R:記憶體區域 280 14R:記憶體區域 280 15R:記憶體區域 280 16R:記憶體區域 280 BL:記憶體區域 280 BR:記憶體區域 280 TL:記憶體區域 280 TR:記憶體區域 300:流程圖 310:步驟 320:步驟 330:步驟 340:步驟 342 1:步驟 342 2:步驟 342 S:步驟 344:步驟 350:步驟 BLG 1:位元線 BLG 256:位元線 FBLG 1:位元線 FBLG 256:位元線 MM 1 1:記憶體模組 MM 1 j:記憶體模組 MM 1 j+1:記憶體模組 MM 1 k:記憶體模組 MM 1 k+1:記憶體模組 MM 1 l:記憶體模組 MM 1 l+1:記憶體模組 MM 1 M:記憶體模組 MM i 1:記憶體模組 MM i j:記憶體模組 MM i j+1:記憶體模組 MM i k:記憶體模組 MM i k+1:記憶體模組 MM i l:記憶體模組 MM i l+1:記憶體模組 MM i M:記憶體模組 MM i+1 1:記憶體模組 MM i+1 j:記憶體模組 MM i+1 J+1:記憶體模組 MM i+1 k:記憶體模組 MM i+1 k+1:記憶體模組 MM i+1 l:記憶體模組 MM i+1 l+1:記憶體模組 MM i+1 M:記憶體模組 MM N 1:記憶體模組 MM N j:記憶體模組 MM N j+1:記憶體模組 MM N k:記憶體模組 MM N k+1:記憶體模組 MM N l:記憶體模組 MM N l+1:記憶體模組 MM N M:記憶體模組 BL:左下 BL 1:第一左下 BL 2:第二左下 BR:右下 BR 1:第一右下 BR 2:第二右下 TL:左上 TL 1:第一左上 TL 2:第二左上 TR:右上 TR 1:第一右上 TR 2:第二右上 WL 1:字線 WL 64:字線 WL 65:字線 WL 128:字線 WL 129:字線 WL 192:字線 WL 193:字線 WL 256:字線 WL 257:字線 WL 320:字線 WL 321:字線 WL 384:字線 WL 385:字線 WL 448:字線 WL 449:字線 WL 512:字線 WL 513:字線 WL 576:字線 WL 577:字線 WL 640:字線 WL 641:字線 WL 704:字線 WL 705:字線 WL 768:字線 WL 769:字線 WL 832:字線 WL 833:字線 WL 896:字線 WL 897:字線 WL 960:字線 WL 961:字線 WL 1024:字線
〔圖1〕描繪根據本揭露之實施例之系統的方塊圖。 〔圖2A〕及〔圖2B〕描繪根據本揭露之實施例的晶片上記憶體的方塊圖。 〔圖3〕描繪根據本揭露的一實施例之記憶體模組的方塊圖。 〔圖4A〕及〔圖4B〕描繪根據本揭露之實施例的記憶體模組。 〔圖4C〕、〔圖4D〕、〔圖4E〕、及〔圖4F〕描繪根據本揭露之實施例的記憶體模組的電力狀態。 〔圖5A〕及〔圖5B〕描繪根據本揭露之實施例的記憶體模組。 〔圖5C〕、〔圖5D〕、〔圖5E〕、及〔圖5F〕描繪根據本揭露之實施例的記憶體模組的電力狀態。 〔圖6〕描繪根據本揭露之實施例之用於管理SC模組之電力的流程圖。
100:SoC
110:互連
120:處理器
130:加速器或特殊處理器
140:記憶體控制器
142:記憶體
144:快取記憶體
150:晶片上記憶體

Claims (20)

  1. 一種用於管理一記憶體中之電力的方法，其包含： 接收對於一記憶體的一存取請求，該存取請求包括一位址，該記憶體包括複數個字線區段，各字線區段包括若干條字線； 將電力施加至控制電路系統； 解碼該位址，其包括： 基於該位址判定一關聯字線，及 基於該關聯字線判定一關聯字線區段；及 將電力施加至耦接至該關聯字線區段的字線控制電路系統，該複數個字線區段的各字線區段耦接至一不同的字線控制電路系統。
  2. 如請求項1之方法，其進一步包含，在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力施加至輸入/輸出(I/O)電路系統。
  3. 如請求項2之方法，其中該I/O電路系統包括一第一I/O電路系統部分及一第二I/O電路系統部分，且該將電力施加至該I/O電路系統包括將電力施加至該第一I/O電路系統部分及延遲將電力施加至該第二I/O電路系統部分。
  4. 如請求項2之方法，其進一步包含，在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力施加至耦接至一不同字線區段的字線控制電路系統。
  5. 如請求項4之方法，其進一步包含，在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力循序地施加至耦接至至少二個不同字線區段的字線控制電路系統。
  6. 如請求項5之方法，其進一步包含，在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力循序地施加至耦接至其餘字線區段的字線控制電路系統。
  7. 如請求項6之方法，其中在該接收該存取請求之前，電力未施加至該字線控制電路系統、該I/O電路系統、及該控制電路系統。
  8. 如請求項2之方法，其進一步包含存取該位址。
  9. 如請求項2之方法，其中該複數個字線區段包括至少四個字線區段，且各字線區段包括一相同數目的字線。
  10. 如請求項9之方法，其中： 至少二個字線區段耦接至若干個位元線群組，各位元線群組包括若干個位元線對；且 至少二個字線區段耦接至若干個跨越位元線群組，各跨越位元線群組包括若干個跨越位元線對。
  11. 一種記憶體，其包含： 複數個字線區段，各字線區段包括若干條字線，且各字線區段耦接至一不同的字線控制電路系統；及 控制電路系統，其耦接至該字線控制電路系統及輸入/輸出(I/O)電路系統，該控制電路系統經組態以： 回應於接收到包括一位址的一存取請求而解碼該位址，其包括： 基於該位址判定該記憶體的一關聯字線，及 基於該關聯字線判定該記憶體的一關聯字線區段，及 將電力施加至耦接至該關聯字線區段的字線控制電路系統。
  12. 如請求項11之記憶體，其中該控制電路系統進一步經組態以在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力施加至該I/O電路系統。
  13. 如請求項12之記憶體，其中該I/O電路系統包括一第一I/O電路系統部分及一第二I/O電路系統部分，且該將電力施加至該I/O電路系統包括將電力施加至該第一I/O電路系統部分及延遲將電力施加至該第二I/O電路系統部分。
  14. 如請求項12之記憶體，其中該控制電路系統進一步經組態以在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力施加至耦接至一不同字線區段的字線控制電路系統。
  15. 如請求項14之記憶體，其中該控制電路系統進一步經組態以在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力循序地施加至耦接至至少二個不同字線區段的字線控制電路系統。
  16. 如請求項15之記憶體，其中該控制電路系統進一步經組態以在將電力施加至耦接至該關聯字線區段的該字線控制電路系統的同時，將電力循序地施加至耦接至其餘字線區段的字線控制電路系統。
  17. 如請求項16之記憶體，其中在該接收該存取請求之前，電力未施加至該字線控制電路系統、該I/O電路系統、及該控制電路系統。
  18. 如請求項11之記憶體，其中該控制電路系統進一步經組態以存取該位址。
  19. 如請求項11之記憶體，其中： 該複數個字線區段包括至少四個字線區段，且各字線區段包括一相同數目的字線； 至少二個字線區段耦接至若干個位元線群組，各位元線群組包括若干個位元線對；且 至少二個字線區段耦接至若干個跨越位元線群組，各跨越位元線群組包括若干個跨越位元線對。
  20. 一種包含各如請求項11之記憶體的複數個記憶體的系統快取記憶體。
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