KR100718533B1 - 반도체 메모리 및 그 제어방법 - Google Patents

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KR100718533B1
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마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명의 목적은 프로세서와 메모리가 하나의 칩에 집적된 반도체 메모리를 제공하는 것이다. 이 목적을 달성하기 위하여, 크로스바 배선이 메모리 셀 영역에 배치되고 크로스바 스위치가 감지 증폭기 영역 또는 워드 드라이버 영역에 배치된다. 따라서, 칩 영역의 증가 없이 메모리 공유가 행해지고 다수의 데이터를 연속적으로 얻을 수도 있다. 따라서, 고대역폭의 메모리 내장형 시스템이 제공될 수 있다.
반도체 메모리, 프로세서, 메모리 셀

Description

반도체 메모리 및 그 제어방법{SEMICONDUCTOR MEMORY AND CONTROLLING METHOD THEREOF}
본 발명은 반도체 메모리 및 그 제어방법에 관한 것이며, 보다 상세하게는 연산기능 등을 수행하는 프로세서 소자 및 메모리가 하나의 칩에 집적된 저가의 고성능, 고속 반도체 메모리에 관한 것이다.
최근, 반도체 장치의 크기가 작아짐에 따라, 프로세서 소자와 메모리가 동일한 칩에 집적된 LSI, 소위 시스템 LSI 또는 특히 내장형 DRAM 프로세서가 현실화 되고 있다. 또한, 처리속도와 데이터 대역폭(bandwidth)을 증가시키기 위하여, 메모리 내장형(memory-embedded) 멀티프로세서, 즉 다수의 프로세서와 내장 메모리 유닛이 하나의 칩에 집적되어 있는 유형이 병렬 처리를 수행하기 위해 제안되고 있다. 메모리 내장형 멀티프로세서는 다수의 프로세서 소자가 메모리 유닛의 액세스를 공유하는 공유 메모리형(shared-memory type) 멀티프로세서와, 다수의 프로세서 소자 각각에 전용 메모리가 있는 유형의 멀티프로세서로 분류된다. 각 프로세서 소자와 각 분할 메모리 서브유닛 사이에서 모든 비중복 동시 액세스 조합이 동시에 가능한 공유 메모리형 마이크로프로세서에서, 이러한 시스템은 다수의 프로세서 소자 각각과 메모리 서브유닛 사이의 연결을 위한 크로스바 스위치 어레이를 갖기 위 해서 때때로 사용된다.
도 16은 공유 메모리형 멀티프로세서 시스템에서 프로세서 소자와 메모리 유닛 사이의 연결 방식을 나타낸 종래 기술예 1을 나타낸 도면이다. 전형적인 설계에 있어서, 프로세서 소자와 메모리 유닛 사이에는 데이터, 어드레스 및 제어 신호용 버스가 있다. 프로세서와 메모리 유닛 사이의 버스 개수가 N인 경우, 그리고 도 16에 나타낸 것과 같이 N개의 버스가 제공되면, 한번에 하나의 프로세서만이 메모리에 액세스할 수 있으며, 이것은 N개의 버스에서 하나의 버스만이 프로세서와 메모리사이의 통신을 위하여 점유된다는 것을 의미한다. 프로세서 소자가 동시 메모리 액세스를 요구할 경우, 현재 버스 액세스특권을 갖는 하나의 프로세서를 제외한, 메모리 액세스를 요구하는 그 밖의 모든 프로세서는 이 프로세서 소자와 메모리 사이의 통신이 끝나고 버스를 사용할 수 있을 때까지 대기해야 한다. 메모리가 소용량 유닛으로 분할되더라도, 동시 액세스는 최대 사용가능한 버스개수 N으로 제한된다. 도 16에서, 버스 부분에서의 검은색 원은 영구적인 버스 연결이 아니고 버스 스위치 어레이 및 그 연결은 프로세서로부터 대상 메모리까지의 버스 루트를 설정하기 위해 제어된다.
도 17은 종래 기술예 2를 나타낸 도면이다. 도 17에 나타낸 것과 같이 N개의 버스 M개 세트(여기서 M<N)가 제공되면, M개의 프로세서 소자는 동시에 N개의 메모리와 통신할 수 있다. 그러나, MxN개의 버스가 필요하기 때문에, 프로세서 소자의 개수가 증가하면 버스의 개수가 매우 커진다. 이 도면에서, 버스가 교차하는 부분의 검은색 원은 영구적인 버스 연결이 아니고 스위치 어레이이다. 이 스위치 어레 이는 프로세서로부터, 하나 또는 다수의 메모리 유닛을 포함하는 대상 메모리 서브-그룹 사이까지 버스 루트를 설정하기 위해 제어된다. 또한, 메모리는 상호연결된다.
도 18은 종래 기술예 3을 나타낸 도면이다. 도 18의 경우에, 프로세서 소자와 메모리 유닛 사이에 크로스바 영역이 제공되며, 크로스바 스위치에 의해 프로세서 소자와 메모리가 상호연결된다. 전형적인 크로스바 회로는, 교차점에서 버스 스위치가 있는 크로스바를 형성하기 위해 수평선과 수직선을 교차시키도록 정확히 설계된다. 각 프로세서 소자와 각 메모리 유닛 사이의 직접 연결을 위한 경로에 버스 스위치를 사용함으로써, 종래예 2에 비하여 작은 하드웨어 사이즈로써 크로스바 스위치 시스템이 프로세서 소자와 메모리의 모든 조합의 동시 연결을 실현할 수 있지만, 크로스바 하드웨어가 크다는 것은 공지되어 있다. 상술한 종래예 1, 2 및 3의 각 도면에 도시되지는 않았지만, 다수의 프로세서 소자가 동시에 동일한 메모리 유닛을 액세스할 수 없기 때문에, 동일한 메모리를 액세스하기 위한 동시 요구를 조정하기 위해 조정 회로(arbiter circuit)가 제공된다.
상술한 종래 기술에서, 도 18에 나타낸 것과 같이 프로세서 소자와 메모리 사이에 크로스바 스위치 영역이 제공되어야 하기 때문에, 칩 공간이 커진다는 문제가 있다. 프로세서 소자와 버스의 개수가 증가하면 결과적으로 크로스바를 사용하는 시스템의 비용이 많이 들기 때문에, 이러한 문제는 대규모 집적 시스템에서 보다 심각하다. 크로스바 스위치류의 버스 시스템이 사용되지 않으면, 다수의 프로세서 소자가 동시에 각 대상 메모리 유닛에 액세스할 수 없다. 따라서, 특히 메모리 내장형 멀티프로세서에 대하여, 버스 대역폭의 증가로 인해 시스템 성능이 개선될 수 있지만 칩 영역이 증가되어 가격이 상승한다.
USP 5,379,248에는, 칩 사이즈의 증가 없이 보다 복잡해진 비트 라인 주변 회로(bit line peripheral circuit)를 제공할 수 있는 반도체 메모리가 개시되어 있다. 이 US 특허에서, 보통의 비트 라인이 메모리 셀에 배치되고 그 밖의 비트 라인은 보통의 비트위에 배치되어 교차시킬 수 있다. 따라서, 대역폭의 증가보다는 레이아웃에 보다 자유를 제공한다는 점이 강조된다.
다른 USP 5,943,253에는, 서로 교차하는 제 1 데이터 버스와 제 2 데이터 버스를 배치함으로써 칩 영역의 증가 없이 데이터를 보다 전송할 수 있는 반도체 메모리가 개시되어 있다.
상술한 구성이 본 발명의 구성 요소를 일부 포함하지만, 고속 대용량 데이터 연산 및 큰 대역폭을 달성할 수는 없다.
본 발명의 목적은 프로세서와 메모리를 하나의 칩에 집적함에 따른 장점을 얻는 것이다. 즉 워드 라인과 평행/수직인 메모리 셀에서의 데이터 라인의 배치와, 제 1 및 제 2 데이터 라인의 교차점에서가 아니라 감지 증폭기 영역 또는 워드 드라이버 영역 등의 메모리 셀 주변 영역에 배치된 크로스바 스위치를 통해 관련 평행/수직 데이터 라인을 연결하기 위한 크로스바 스위치 및 선(wire)의 배열을 통해, 큰 대역폭을 달성하여 프로세서가 어떠한 메모리 어드레스라도 가능한 한 효과적으로 동시에 액세스하는 것이다.
본 발명의 반도체 메모리는, 보다 상세하게는, 매트릭스로 배열된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트쌍과, 다수의 제 2 게이트쌍과, 동작시에, 각각이 제 1 게이트쌍에 의해 선택된 비트 라인쌍중 하나와 연결될 다수의 제 1 데이터 라인쌍과, 각각이 제 2 게이트쌍에 의해 제 1 데이터 라인쌍중 하나와 연결될 다수의 제 2 데이터 라인쌍을 포함하며, 상기 제 1 데이터 라인쌍과 상기 제 2 데이터 라인쌍이 서로 교차하도록 배열된다.
방금 설명한 구성에 의해, 일반적으로 메모리 데이터 전송에 사용되는 제 1 데이터 라인쌍이 크로스바 배선(crossbar wiring)으로 사용될 수 있으며, 따라서 칩 영역이 감소될 수 있다.
또한, 본 발명의 반도체 메모리는 매트릭스로 배열된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트쌍과, 다수의 제 2 게이트쌍과, 각각이 메모리 셀에 배치되고, 동작시에 제 1 게이트쌍에 의해 선택된 비트 라인쌍중 하나와 연결될 다수의 제 1 데이터 라인쌍과, 각각이 메모리 셀에 배치되고, 제 2 게이트쌍에 의해 제 1 데이터 라인쌍중 하나와 연결될 다수의 제 2 데이터 라인쌍을 포함하며, 상기 제 1 데이터 라인쌍과 상기 제 2 데이터 라인쌍이 서로 교차하도록 배열된다.
방금 설명한 구성에 의해, 메모리 셀 영역을 사용함으로써 크로스바 배선이 제공될 수 있으며, 따라서 칩 영역이 감소될 수 있다. 또한, 메모리 셀 영역의 고 층(high layer)을 배선 영역으로 사용함으로써, 예를 들어 제 2 데이터 라인쌍이 감지 증폭기 영역에 배열된 경우에 비하여 다수의 데이터 라인쌍이 배치될 수 있다. 상술한 구성에 의해, 다수의 데이터 라인쌍의 사용에 의해 수행되는 동시 데이터 통신, 고대역폭 시스템이 구성될 수 있다.
또한, 본 발명의 반도체 메모리는 제 1 및 제 2 게이트쌍이 메모리 셀 어레이의 외부 공간에 배치된 것을 특징으로 한다.
보다 효과적인 배치의 예로서 방금 설명한 구성에 의해, 감지 증폭기 영역 부근의 메모리 셀 어레이의 비트 라인측 영역에 크로스바 스위쳐가 배치될 수 있으며, 따라서 제 1 데이터 라인쌍과 제 2 데이터 라인쌍의 교차 영역에서 종래의 배열에 비하여 칩 영역의 증가가 억제될 수 있다. 게다가, 스위쳐가 감지 증폭기 영역의 동작 영역에 배치될 수 있기 때문에 칩 영역의 증가가 억제될 수 있다.
또한, 본 발명의 반도체 메모리는 매트릭스로 배열된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트와, 다수의 제 2 게이트와, 동작시에, 각각이 제 1 게이트에 의해 선택된 비트 라인쌍중 하나의 한 라인과 연결될 다수의 제 1 데이터 라인과, 각각이 제 2 게이트에 의해 제 1 데이터 라인중 하나와 연결될 제 1 게이트쌍에 의해 선택된 비트 라인쌍중 하나의 한 라인과 연결될 다수의 제 2 데이터 라인을 포함하며, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인이 서로 교차하도록 배열된다.
고속, 저전력 소모의 차동 데이터 전송의 장점을 얻지 못하더라도, 방금 설 명한 구성에 의해, 데이터 라인쌍에 의해 전송되는 데이터의 두 배가 전송될 수 있으며, 따라서 고대역폭 시스템을 구성할 수 있다.
또한, 본 발명의 반도체 메모리는 매트릭스 어레이에 배열된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트쌍과, 다수의 제 2 게이트쌍과, 동작시에, 각각이 제 1 게이트쌍에 의해 선택된 비트 라인쌍중 하나와 시간을 공유하는 것을 기초로 하여 연결될 다수의 제 1 데이터 라인쌍과, 각각이 제 2 게이트쌍에 의해 제 1 데이터 라인쌍중 하나와 연결될 다수의 제 2 데이터 라인쌍을 포함하며, 상기 제 1 데이터 라인쌍과 제 2 데이터 라인쌍이 서로 교차하도록 배열된다.
방금 설명한 구성에 따르면, 각 메모리 블럭에 개별적으로 해당될 제 1 데이터 라인쌍을 배열함으로써, 제 1 액세스에서 사용되는 것과 다른 제 2 데이터 라인쌍을 통해, 먼저 액세스된 것과 다른 메모리 블럭에 제 1 액세스와 연속적으로 액세스를 수행할 수 있다. 또한, 다수의 메모리 블럭으로/으로부터의 데이터 전송은 경쟁 없이 연속적으로 수행될 수 있어서 시스템 대역폭의 큰 개선이 실현될 수 있다.
또한, 본 발명의 반도체 메모리는 하나 또는 다수의 프로세서 소자와, 어레이에 배열된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트쌍과, 다수의 제 2 게이트쌍과, 동작시에, 각각이 제 1 게이트쌍에 의해 선 택된 비트 라인쌍중 하나와 연결될 다수의 제 1 데이터 라인쌍과, 각각이 제 2 게이트쌍에 의해 제 1 데이터 라인쌍중 하나와 연결될 다수의 제 2 데이터 라인쌍을 포함하며, 상기 제 1 데이터 라인쌍과 제 2 데이터 라인쌍이 서로 교차하도록 배열된다.
방금 설명한 구성에 의해, 크로스바 시스템이 설치된 메모리 내장형 프로세서가 하나의 칩에 실현될 수 있다. 따라서, 고속, 저전력 시스템이 제공될 수 있다.
또한, 본 발명에 따른 반도체 메모리는, 상기 프로세서 소자의 N번째 입-출력 데이터 라인이 상기 제 1 게이트의 N번째와 상기 제 1 데이터 라인의 N번째에 연결되고, 각 N번째 배열은 상기 다수의 비트 라인쌍에서 N 번째 부분의 메모리 블럭 그룹에 할당되는데, 비트 라인쌍의 각각은 M 이웃 비트 라인쌍과 N 메모리 블럭 그룹의 곱의 컬럼수로 다수의 메모리 셀의 각 컬럼에 연결된다. 여기서, 프로세서 소자와 메모리 셀 사이의 상기 프로세서 소자의 N 번째 입-출력 데이터 라인의 비트 데이터 연결이 제 1 게이트쌍의 N번째 배열에 해당하는 데이터를 전송하기 위해 할당되어 M 이웃 컬럼에서 비트 라인쌍중 하나를 선택할 수 있다.
그리고, MxN의 모든 컬럼수 각각은 다수의 메모리 셀 각각에 연결된다. N번째 제 1 게이트쌍은 N번째 제 1 데이터 라인쌍 각각에 연결하는 것이고 N번째 제 1 라인쌍은 제 2 게이트쌍과 제 2 데이터 라인쌍을 통해 각 프로세서 소자의 N번째 입-출력 N 라인에 연결되는 것이다. 한 번의 동시 판독 또는 기록에 있어서 데이터의 모든 컬럼에서 제 M 대 N의 평행 비트 데이터는 제 1 게이트의 선택에 의해 전 송된다.
이 구성에 의해, M 전송워드 대 N 비트데이터워드가 메모리와 프로세서 사이에서 고속으로 전송된 뒤에, 선의 부근 연결이 단순하기 때문에 메모리 내장형 마이크로프로세서 칩이 소수(samll number)의 금속층으로 제조된다.
또한, 본 발명에 따른 반도체 메모리는 하나 또는 다수의 프로세서 소자와, 매트릭스 어레이에 배열된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트와, 다수의 제 2 게이트와, 동작시에, 각각이 제 1 게이트에 의해 선택된 비트 라인쌍중 하나의 한 라인과 연결될 다수의 제 1 데이터 라인과, 각각이 제 2 게이트에 의해 제 1 데이터 라인중 하나와 연결될 다수의 제 2 데이터 라인을 포함하며, 상기 제 1 데이터 라인과 제 2 데이터 라인이 서로 교차하도록 배열된다.
방금 설명한 구성에 의해, 크로스바 시스템이 설치된 고대역폭 메모리 내장형 프로세서가 하나의 칩에서 실현될 수 있다. 따라서, 고속, 저전력 시스템이 제공될 수 있다.
또한, 본 발명에 따른 반도체 메모리는 하나 또는 다수의 프로세서 소자와, 매트릭스 어레이에 배열된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트쌍과, 다수의 제 2 게이트쌍과, 동작시에, 각각이 제 1 게이트쌍에 의해 선택된 비트 라인쌍의 하나와, 시간 공유를 기초로, 연결될 다수의 제 1 데이터 라인쌍과, 각각이 제 2 게이트쌍에 의해 제 1 데이터 라인쌍중 하나와 연결될 다수의 제 2 데이터 라인쌍을 포함하며, 상기 제 1 데이터 라인쌍과 제 2 데이터 라인쌍이 서로 교차하도록 배열된다.
방금 설명한 구성에 따르면, 각 메모리 블럭에 개별적으로 해당될 제 1 데이터 라인쌍을 배열함으로써, 제 1 액세스에서 사용되는 것과 다른 제 2 데이터 라인쌍을 통해, 먼저 액세스된 것과 다른 메모리 블럭에 제 1 액세스와 연속적으로 액세스할 수 있다. 또한, 다수의 메모리 블럭의 데이터 전송이 경쟁 없이 연속적으로 수행될 수 있어서 시스템 대역폭의 큰 개선을 실현시킬 수 있다.
또한, 본 발명의 반도체 메모리는 다수의 프로세서 소자와, 매트릭스 어레이에 배열되고 다수의 메모리 블럭 그룹으로 구성된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트쌍과, 다수의 제 2 게이트쌍과, 동작시에, 제 1 게이트쌍에 의해 선택된 비트 라인쌍중 하나와 연결될 다수의 제 1 데이터 라인쌍과, 각각이 제 2 게이트쌍에 의해 제 1 데이터 라인쌍중 하나와 연결될 다수의 제 2 데이터 라인쌍을 포함하며, 상기 제 1 데이터 라인쌍과 제 2 데이터 라인쌍이 서로 교차하도록 배열된다.
방금 설명한 구성에 의해, 크로스바 시스템이 설치된 메모리 내장형 멀티프로세서가 하나의 칩에서 실현될 수 있다. 따라서, 고속, 저전력의 시스템이 제공될 수 있다.
또한, 본 발명의 반도체 메모리는 다수의 프로세서 소자와, 매트릭스 어레이 에 배열되고 다수의 메모리 블럭 그룹으로 구성된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트와, 다수의 제 2 게이트와, 동작시에, 각각이 제 1 게이트에 의해 선택된 비트 라인쌍중 하나의 라인의 하나와 연결될 다수의 제 1 데이터 라인쌍과, 각각이 제 2 게이트에 의해 제 1 데이터 라인중 하나와 연결될 다수의 제 2 데이터 라인쌍을 포함하며, 상기 제 1 데이터 라인과 제 2 데이터 라인이 서로 교차하도록 배열된다.
방금 설명한 구성에 의해, 크로스바 시스템이 설치된 고대역폭 메모리 내장형 멀티프로세서가 하나의 칩에서 실현될 수 있다. 따라서, 고속 저전력의 시스템이 제공될 수 있다.
또한, 본 발명에 따른 반도체 메모리는 하나 또는 다수의 프로세서 소자와, 매트릭스 어레이에 배열되고 다수의 메모리 블럭 그룹으로 구성된 다수의 메모리 셀과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍과, 각각이 각 비트 라인쌍에 연결된 감지 증폭기와, 다수의 제 1 게이트쌍과, 다수의 제 2 게이트쌍과, 동작시에, 각각이 제 1 게이트쌍에 의해 선택된 비트 라인쌍중 하나와 시간 공유를 기초로 연결될 다수의 제 1 데이터 라인쌍과, 각각이 제 2 게이트쌍에 의해 제 1 데이터 라인쌍중 하나와 연결될 다수의 제 2 데이터 라인쌍을 포함하며, 상기 제 1 데이터 라인쌍과 제 2 데이터 라인쌍이 서로 교차하도록 배열된다.
방금 설명한 구성에 의해, 크로스바 시스템이 설치된 고대역폭 메모리 내장형 마이크로프로세서가 하나의 칩에 실현될 수 있다. 따라서, 고속, 저전력의 시스 템이 제공될 수 있다. 게다가, 메모리 내장형 멀티프로세서에서, 각 프로세서 소자의 입출력은 메모리쪽에 배치된 크로스바 시스템과 연결될 수 있다.
또한, 본 발명의 반도체 메모리는 하나 또는 다수의 메모리 블럭 그룹으로 구성된 다수의 메모리 셀을 제어하기 위한 다수의 제어수단을 더 포함하며, 상기 제어수단 각각은 각 그룹을 제어하기 위하여 제어신호를 갖는다.(이하, 다수의 메모리 셀을 "메모리 셀 어레이" 또는 "셀 어레이"라 함.)
방금 설명한 구성에 의해, 다수의 메모리 셀 어레이로 동시에 다수의 액세스를 할 수 있는 시스템이 구성될 수 있으며, 따라서 고속 시스템이 제공될 수 있다.
또한, 본 발명에 따른 반도체 메모리는 다수의 프로세서 소자의 일부로서 제어수단을 갖는다. 이러한 구성에 의해, 다수의 메모리 셀 어레이가 다수의 액세스를 동시에 행할 수 있어서, 예를 들어 다수의 프로세서 소자가 다수의 메모리 셀 어레이를 동시에 액세스 할 수 있고, 그리고 프로세서 소자의 수만큼 곱해진 현재 시스템의 속도와 최대 속도가 같은 시스템이 메모리 내장형 마이크로프로세서에서 구성될 수 있다.
또한, 본 발명에 따른 반도체 메모리 제어방법은 메모리 블럭 그룹으로 구성된 다수의 메모리 셀과 데이터 통신을 수행하는 프로세서 소자에 의해 데이터 통신을 요구하는 단계와, 데이터 통신 요구에 응답하여 데이터 통신을 제어하는 단계와, 제어하에서, 제어신호에 따라 프로세서 소자와 메모리 셀 사이에서 데이터 통신을 수행하는 단계를 포함하며, 상기 통신 제어 단계에서, 개개의 그룹으로 구성된 다수의 메모리 셀 각각을 제어하기 위한 제어신호가 사용된다. 방금 설명한 구 성에 의하여, 다수의 메모리 셀 어레이로의 다수의 동시 액세스를 제어할 수 있는 고속 시스템이 구성될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리의 시스템도.
도 2는 도 1에 나타낸 반도체 메모리의 일부를 나타낸 도면.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리에서의 동작을 나타낸 타이밍도.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리의 시스템도.
도 5는 도 4에 나타낸 반도체 메모리의 일부를 나타낸 도면.
도 6은 본 발명의 제 3 실시예의 일부를 나타낸 도면.
도 7은 본 발명의 제 3 실시예에 따른 반도체 메모리에서의 동작을 나타낸 타이밍도.
도 8은 본 발명의 제 4 실시예에 따른 반도체 메모리의 시스템도.
도 9는 도 8에 나타낸 반도체 메모리의 일부를 나타낸 도면.
도 10은 본 발명의 제 4 실시예에 따른 반도체 메모리에서의 동작을 나타낸 타이밍도.
도 11은 본 발명의 제 5 실시예에 따른 반도체 메모리의 시스템도.
도 12는 본 발명의 제 5 실시예에 따른 반도체 메모리의 시스템도.
도 13은 본 발명의 제 5 실시예에 따른 반도체 메모리의 시스템도.
도 14는 본 발명의 제 6 실시예에 따른 반도체 메모리의 처리예를 나타낸 도 면.
도 15는 본 발명의 제 7 실시예에 따른 반도체 메모리에서의 처리예를 나타낸 도면.
도 16은 종래기술의 반도체 메모리의 시스템도.
도 17은 종래기술의 반도체 메모리의 시스템도.
도 18은 종래기술의 반도체 메모리의 시스템도.
*도면의 주요부분에 대한 부호의 설명*
1: 셀 어레이 2: 감지 증폭기 로우
3: 서브-워드 디코더 어레이 4,6: 스위쳐
5: 감지 증폭기 7: 메모리 셀
8: 선택 게이트 9: 프로세서 소자
10: 조정(arbiter) 회로 BL,XBL: 비트 라인쌍
DL,XDL: 제 1 데이터 라인쌍 DB,XDB: 제 2 데이터 라인쌍
Y,TG: 게이트 신호 SP,SN: 감지 증폭기 개시신호
WL: 워드 라인
본 발명의 바람직한 실시예가 첨부한 도면을 참조하여 기술될 것이다.
(제 1 실시예)
도 1 내지 도 3은 본 발명의 제 1 실시예를 나타낸 도면이다.
도 1은 제 1 실시예에 따른 반도체 메모리의 구조를 나타낸다. 도 2는 도 1 에 나타낸 반도체 메모리의 일부를 나타낸다. 도 1 및 도 2에서, 메모리 셀 어레이 (1)는 매트릭스로 배열된다. 도 1에서, 메모리 셀 어레이(1)의 외부 프레임만이 도시되어 있다. 도 2에서, 메모리 셀 어레이(1)의 블럭도가 도시되어 있다. 도 1은 감지 증폭기 로우(2)의 외부 프레임을 나타내며 도 2는 감지 증폭기 로우(2)의 블럭도를 나타낸다. 실제 메모리 시스템에서, 매트릭스 배열에 있어서 메모리 셀 어레이(1)의 컬럼 수와 같은 수의 감지 증폭기가 설치된다는 것은 공지되어 있다. "컬럼 0", "컬럼 m" 및 "컬럼 n"의 전형적인 메모리 셀 컬럼에 대한 감지 증폭기의 설계도가 도 2에 도시되어 있다. 서브-워드 디코더 어레이(3)는 워드 신호용 디코더이다. 스위치(4)는 제 1 데이터 라인쌍 DL,XDL과 제 2 데이터 라인쌍 DB,XDB 사이의 연결을 제어한다.
각각의 감지 증폭기(5)가 일반적으로 2개의 P 채널 트랜지스터와 2개의 N 채널 트랜지스터로 이루어진 래치 회로로 구성되지만, 도 2에서는 단순화한 방식으로 도시하였다. 스위치(6)는 비트 라인쌍 BL,XBL과 제 1 데이터 라인쌍 DL,XDL 사이의 연결을 제어한다.
DRAM의 경우에 메모리 셀(7)이 일반적으로 하나의 트랜지스터와 하나의 커패시터로 구성되지만, 도 2에서는 단순화한 방식으로 도시하였다. 실제로는 메모리 셀 어레이(1)의 로우에, 숫자상으로, 해당하는 워드 라인 WL이 있지만, 도 2에서는 2개의 라인(WLa,WLb)만이 도시되어 있다. 선택 게이트(selection gate:8)는 상부 및 하부 비트 라인쌍중 하나를 선택한다. 감지 증폭기 로우(2)가 각 비트 라인쌍을 위해서 배열된 프리챠지 회로를 더 구비하지만, 여기에서는 생략된다.
도 3은 도 1 및 도 2에 나타낸 반도체 회로에서의 동작예를 나타낸 타이밍도이다. 도 3을 참조하여 제 1 실시예에서의 동작이 하기에 기술된다.
클럭(이하 CLK라 함)의 라이징 에지에 맞추어 제어신호가 메모리로 입력될 때, 메모리 동작을 제어하기 위한 다양한 펄스가 발생된다. 도 3에서 제 1 및 제 9 클럭의 라이징 에지에 맞추어 제어신호가 입력될 때, 제어신호에 의해 지정된 어드레스의 워드 라인 WLa이 로우 레벨에서 하이 레벨로 천이한다. 워드 라인 WLa이 하이 레벨로 천이한 뒤에, 워드 라인 WLa에 연결된 메모리 셀(7)의 데이터가 비트 라인 BL01-BLn2에 배치된다. 그 뒤에, 제어신호에 의해 지정된 메모리 블럭용 감지 증폭기 개시 신호 SP0,SP1가 프리챠지 레벨에서 하이 레벨로 천이한다. SN0,SN1이 프리챠지 레벨에서 로우 레벨로 천이한 뒤에, 감지 증폭기(5)가 개시되고 비트 라인쌍 BL01-BLn2,XBL01-XBLn2의 전압이 감지 증폭기(5)에 의해 증폭된다. 그 뒤에, 스위치(6)용 게이트 신호 Y0-0가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BL01-BLm1,XBL01-XBLm1이 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm과 연결된다. 또한, 제어신호에 의해 선택된 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m과 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm이 스위치(4)용 게이트 신호 TG0-0가 로우 레벨에서 하이 레벨로 천이할 때 함께 연결된다.
기록 동작의 경우에, 기록 회로(도시하지 않음)에 의해 이 시간주기동안 데이터가 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m에 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BL01-BLm1,XBL01-XBLm1으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLa에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BL01-BLm1,XBL01-XBLm1에서 감지 증폭기 (5)에 의해 증폭된 전압은 스위치(6)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m으로 전송된다. 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m의 전압이 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
판독 동작에서든 기록 동작에서든, 스위치(6)의 턴 오프시에 제 1 데이터 라인쌍의 프리챠징은 수행되지만 비트 라인쌍 BL,XBL과 제 1 데이터 라인쌍 DL,XDL은 끊어진다.
제 1 데이터 라인쌍 DL,XDL의 프리챠징후에, 스위치(6)용 게이트 신호 Y1-0가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BL02-BLm2,XBL02-XBLm2과 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm이 함께 연결된다.
기록 동작의 경우에, 기록 회로(도시하지 않음)에 의해 이 시간주기동안 데이터가 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m에 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BL02-BLm2,XBL02-XBLm2으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLa에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BL02-BLm2,XBL02-XBLm2에서 감지 증폭기 (5)에 의해 증폭된 전압이 스위치(6)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0- XDLm으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m으로 전송된다. 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m의 전압이 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
상술한 바와 같이, 예를 들어 비트 라인쌍 BL01,XBL01와 BL02,XBL02이 공통의 제 1 데이터 라인쌍 DL0,XDL0을 공유하는 경우라도, 2 CLK 사이클(도 3에서 제 2 및 제 3 클럭 사이클과 제 10 및 제 11 클럭 사이클)에서 데이터를 판독 및 기록함으로써 워드 라인 WLa에 연결된 모든 메모리 셀을 액세스할 수 있다.
기록/판독 동작의 완료 후에, 동일한 메모리 블럭에 있는 다른 워드 라인에 연결된 메모리 셀을 액세스할 필요가 있으면, 프리챠징 동작은 다음 명령 수신의 준비동안 수행된다. 프리챠징은 프리챠지 회로(도시하지 않음)를 이용하여, 선택된 워드 라인 WL을 하이 레벨에서 로우 레벨로 천이하게 하고 비트 라인쌍 BL,XBL을 프리챠지 레벨로 천이하게 하는 동작이며, 이것은 종래의 DRAM 등에 적용되는 것과 같은 기술이다(도 3에서 제 4, 제 8, 제 12 및 제 16 클럭 사이클 참조).
제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m과 워드 라인 WLb에 연결된 다른 메모리 셀에 액세스가 행해진 경우가 기술된다. 도 3에서 제 5 및 제 13 CLK의 라이징 에지에 맞추어 제어신호가 입력될 때, 제어신호에 의해 지정된 어드레스에서의 워드 라인 WLb이 로우 레벨에서 하이 레벨로 천이한다. 워드 라인 WLb이 하이 레벨로 바뀔 때, 워드 라인 WLb에 연결된 메모리 셀(7)의 데이터가 비트 라인 BL01-BLn2에 배치된다. 그 뒤에, 제어 신호에 의해 지정된 메모리 블럭의 감지 증 폭기 개시 신호 SP0,SP1가 프리챠지 레벨에서 하이 레벨로 천이한다. 그 뒤에, 신호 SN0,SN1가 프리챠지 레벨에서 로우 레벨로 천이할 때, 감지 증폭기(5)가 (개시>)동작되고 비트 라인쌍 BL01-BLn2,XBL01-XBLn2의 전압이 감지 증폭기(5)에 의해 증폭된다. 그 뒤에, 스위치(6)용 게이트 신호 Y0-0가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BL01-BLm1,XBL01-XBLm1과 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm이 함께 연결된다. 또한, 제어신호에 의해 선택된 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m은 스위치(4)용 게이트 신호 TG1-0가 로우 레벨에서 하이 레벨로 천이할 때 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm과 연결된다.
기록 동작의 경우에, 데이터가 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m에 이 시간주기동안 기록되고, 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 데이터 비트 라인쌍 BL01-BLm1,XBL01-XBLm1으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLb에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BL01-BLm1,XBL01-XBLm1에서 감지 증폭기 (5)에 의해 증폭된 전압이 스위치(6)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m으로 전송된다. 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m의 전압이 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
판독 동작에서든 기록 동작에서든, 스위치(6)의 턴 오프시 제 1 데이터 라인 쌍의 프리챠징은 행해지지만 비트 라인쌍 BL,XBL과 제 1 데이터 라인쌍 DL,XDL은 끊어진다.
제 1 데이터 라인쌍 DL,XDL의 프리챠징 동작후에, 스위치(6)용 게이트 신호 Y1-0가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BL02-BLm2,XBL02-XBLm2와 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm이 서로 연결된다.
기록 동작의 경우에, 데이터가 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DM10-DB1m,XDB10-XDB1m에 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 전송된다. 또한, 전압이 스위치(6)를 통해 비트 라인쌍 BL02-BLm2,XBL02-XBLm2으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLb에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BL02-BLm2,XBL02-XBLm2에서 감지 증폭기 (5)에 의해 증폭된 전압은 스위치(6)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m으로 전송된다. 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m의 전압이 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
따라서, 제 1 실시예에 따르면, 일반적으로 메모리 데이터 전송에 사용되는 제 1 데이터 라인이 크로스바 배선으로 사용될 수도 있으며, 따라서 칩 영역의 증가가 억제될 수 있다.
(제 2 실시예)
도 4 및 도 5는 본 발명의 제 2 실시예를 나타낸 도면이다. 도 4는 제 2 실시예에 따른 반도체 메모리 구조를 나타낸다. 도 5는 도 4에 나타낸 반도체 메모리의 일부를 나타낸다.
도 4에 나타낸 것과 같이, 제 2 실시예는 메모리 셀 어레이(1)에 배치된 상술한 제 1 실시예(도1,도2)에서 제 2 데이터 라인쌍(DB,XDB)을 갖는다. 제 2 실시예에 따르면, 메모리 셀 위에 크로스바 배선을 배치할 수 있어서 칩 사이즈를 줄일 수 있다.
또한, 메모리 셀 어레이의 영역을 배선 영역으로 사용함으로써, 예를 들어 제 2 데이터 라인이 감지 증폭기 로우 영역에 배치된 제 1 실시예에 비하여 보다 많은 수의 데이터 라인이 배치될 수 있다. 또한, 많은 수의 데이터 라인을 사용함으로써 메모리로 수행되는 동시 데이터 통신에 의해 고대역폭 시스템을 구성할 수 있다.
(제 3 실시예)
도 6 및 도 7은 본 발명의 제 3 실시예를 나타낸 도면이다.
도 6은 제 3 실시예에 따른 반도체 메모리의 일부를 나타낸다.
도 7은 도 6에 나타낸 반도체 메모리에서의 동작예를 나타낸 타이밍도이다.
도 6에서, 제 3 실시예는 단일 버스 구조로 제공된 상술한 제 2 실시예(도 5)에서 제 1 데이터 라인(DL,XDL) 및 제 2 데이터 라인(DB,XDB)을 갖는다.
CLK의 라이징 에지에 맞추어 제어신호가 반도체 메모리로 입력될 때, 메모리 동작을 제어하기 위한 다양한 펄스가 발생된다. 도 7에서 제 1 및 제 7 클럭의 라 이징 에지에 맞추어 제어신호가 입력될 때, 제어신호에 의해 지정된 어드레스에서의 워드 라인 WLa이 로우 레벨에서 하이 레벨로 천이한다. 워드 라인 WLa이 하이 레벨로 천이한 뒤에, 워드 라인 WLa에 연결된 메모리 셀(7)의 데이터가 비트 라인 BL01-PLn2에 배치된다. 그 뒤에, 제어신호에 의해 지정된 메모리 셀 어레이용 감지 증폭기 개시 신호 SP0,SP1가 프리챠지 레벨에서 하이 레벨로 천이한다. SN0,SN1가 프리챠지 레벨에서 로우 레벨로 천이한 뒤에, 감지 증폭기(5)가 개시되고 비트 라인쌍 BL01-BLn2,XBL01-XBLn2의 데이터가 감지 증폭기(5)에 의해 증폭된다. 그 뒤에, 스위치(6)용 게이트 신호 Y0-0 및 Y1-0가 로우 레벨에서 하이 레벨로 천이하여 비트 라인 BL01-BLm1이 제 1 데이터 라인쌍 DL0-DLm과 연결되고 비트 라인 XBL02-XBLm2는 제 1 데이터 라인 XDL0-SDLm과 연결된다. 또한, 제어신호에 의해 선택된 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m과 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm은 스위치(4)용 게이트 신호 TG0-0가 로우 레벨에서 하이 레벨로 천이할 때 함께 연결된다.
기록 동작의 경우에, 데이터가 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m에 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BL01-BLm1,XBL02-XBLm2로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLa에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인 BL01-BLm0,XBL02-XBLm2에서 감지 증폭기에 의해 증폭된 전압이 스위치(6)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m으로 전송된다. 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m의 전압은 프리셋 프리챠지 레벨과 비교되고 나서 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
판독 동작에서든 기록 동작에서든, 스위치(6)의 턴 오프시에 제 1 데이터 라인의 프리챠징은 수행되지만 비트 라인쌍 BL,XBL과 제 1 데이터 라인 DL,XDL은 끊어진다.
기록/판독 동작의 완료후에, 동일한 메모리 블럭에서 다른 워드 라인에 연결된 메모리 셀을 액세스할 필요가 있으면, 프리챠징 동작은 다음 명령 수신의 준비동안 수행된다(도 7에서 제 3,제 6,제 9 및 제 12 클럭 사이클 참조).
다른 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m 및 워드 라인 WLb에 연결된 메모리 셀에 액세스를 행하는 경우가 기술된다. 도 7에서 제 4 및 제 10 CLK의 라이징 에지에 맞추어 제어신호가 입력될 때, 제어신호에 의해 지정된 어드레스에서 워드 라인 WLb이 로우 레벨에서 하이 레벨로 천이한다. 워드 라인 WLb이 하이 레벨로 천이할 때, 워드 라인 WLb에 연결된 메모리 셀(7)의 데이터가 비트 라인 BL01-BLn2에 배치된다. 그 뒤에, 제어신호에 의해 지정된 메모리 셀 어레이의 감지 증폭기 개시 신호 SP0,SP1가 프리챠지 레벨에서 하이 레벨로 천이한다. 그 뒤에, 신호 SN0,SN1가 프리챠지 레벨에서 로우 레벨로 천이할 때, 감지 증폭기(5)가 개시되고 비트 라인쌍 BL01-BLn2,XBL01-XBLn2의 전압이 감지 증폭기(5)에 의해 증폭된다. 그 뒤에, 스위치(6)용 게이트 신호 Y0-0 및 Y1-0가 로우 레벨에서 하이 레벨로 천이하 여 비트 라인 BL01-BLm1은 제 1 데이터 라인 DL0-DLm과 연결되고 비트 라인 XBL02-XBLm2은 제 1 데이터 라인 XDL0-XDLm과 연결된다. 또한, 제어신호에 의해 선택된 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m과 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm은 스위치(4)용 게이트 신호 TG1-0가 로우 레벨에서 하이 레벨로 천이할 때 함께 연결된다.
기록 동작의 경우에, 데이터가 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m에 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인 BL01-BLm1,XBL02-XBLm2으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLb에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BL01-BLm0,XBL02-XBLm2에서 감지 증폭기에 의해 증폭된 전압이 스위치(6)를 통해 제 1 데이터 라인쌍 DL0-DLm,XDL0-XDLm으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m으로 전송된다. 제 2 데이터 라인쌍 DB10-DB1m,XDB10-XDB1m의 전압은 프리셋 프리챠지 레벨과 비교되고 판독 증폭기(도시하지 않음)에 의해 증폭되어 판독된 데이터가 출력된다.
따라서, 제 3 실시예에 따르면, 데이터 라인쌍에 의해 전송된 데이터의 두 배가 동일한 시간주기동안 전송될 수 있어서 고대역폭 시스템을 구성할 수 있다.
(제 4 실시예)
도 8 내지 도 10은 본 발명의 제 4 실시예를 나타낸다. 도 8은 제 4 실시예 에 따른 반도체 메모리의 구조를 나타낸다. 도 9는 도 8에 나타낸 반도체 메모리의 일부를 나타낸다. 도 10은 도 8 및 도 9에 나타낸 반도체 메모리에서의 동작 타이밍도이다.
도 8 및 도 9의 제 4 실시예는 스위치(4)의 연결 방식과 스위치(6)의 연결 방식에 있어서 상기 제 2 실시예(도4,도 5)와 다르다.
CLK의 라이징 에지에 맞추어 반도체 메모리로 제어신호가 입력될 때, 메모리 동작을 제어하기 위한 다양한 펄스가 발생된다. 도 10에서 제 1 및 제 10 클럭의 라이징 에지에 맞추어 제어신호가 입력될 때, 제어신호에 의해 지정된 어드레스에서 워드 라인 WLa이 로우 레벨에서 하이 레벨로 천이한다. 워드 라인 WLa이 하이 레벨로 천이한 뒤에, 워드 라인 WLa에 연결된 메모리 셀(7)의 데이터가 비트 라인 BL01-PLn2에 배치된다. 그 뒤에, 제어신호에 의해 지정된 메모리 셀 어레이용 감지 증폭기 개시 신호 SP0,SP1(도시하지 않음)가 프리챠지 레벨에서 하이 레벨로 천이한다. SN0,SN1(도시하지 않음)이 프리챠지 레벨에서 로우 레벨로 천이한 뒤에, 감지 증폭기(5)가 개시되고 비트 라인쌍 BL01-BLn2,XBL01-XBLn2에서의 전압이 감지 증폭기에 의해 증폭된다. 그 뒤에, 스위치(6)용 게이트 신호 Y0-0가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BLx1,XBLx1(x는 0부터 n까지의 짝수를 나타냄)이 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)과 연결된다. 또한, 제어신호에 의해 선택된 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m과 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)은 스위치(4)용 게이트 신호 TG0-0가 로우 레벨에서 하이 레벨로 천이할 때 함께 연결된다.
기록 동작의 경우에, 데이터가 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m으로 이 시간주기동안 기록되며 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BLx1,XBLx1(x는 0에서 n까지의 짝수를 나타냄)으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLa에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BLx1,XBLx1(x는 0에서 n까지의 짝수를 나타냄)에서 감지 증폭기(5)에 의해 증폭된 전압이 스위치(6)를 통해 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m으로 전송된다. 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m의 전압은 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
판독 동작에서든 기록 동작에서든, 스위치(6)의 턴 오프시 제 1 데이터 라인쌍의 프리챠징은 수행되지만 비트 라인쌍 BL,XBL과 제 1 데이터 라인쌍 DL,XDL은 끊어진다.
제 1 데이터 라인쌍 DL,XDL의 프리챠징후에, 스위치(6)용 게이트 신호 Y0-1가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BLy1,XBLy1(y는 0에서 n까지의 홀수를 나타냄)과 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)이 함께 연결된다.
기록 동작의 경우에, 데이터가 기록 회로(도시하지 않음)에 의해 제 2 데이 터 라인쌍 DB00-DB0m,XDB00-XDB0m으로 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BLy1,XBLy1(y는 0에서 n까지의 홀수를 나타냄)으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLa에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BLy1,XBLy1(y는 0에서 n까지의 홀수를 나타냄)에서 감지 증폭기에 의해 증폭된 전압은 스위치(6)를 통해 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m으로 전송된다. 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m의 전압은 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
제 1 및 제 10 클럭 사이클에서 제어신호에 의해 지정된 메모리 셀 어레이 및 제 2 데이터 라인쌍 이외의 메모리 셀 어레이 및 제 2 데이터 라인쌍으로 액세스할 때, 연속적인 동작이 행해질 수 있다. 이것과 관련된 동작이 하기에 기술된다.
제 1 및 제 10 클럭 사이클에서 지정된 것과 다른 메모리 셀 어레이를 액세스하기 위한 도 10의 제 2 및 제 11 클럭의 라이징 에지에 맞추어 제어신호가 입력될 때, 제어신호에 의해 지정된 어드레스에서의 워드 라인 WLc이 로우 레벨에서 하이 레벨로 천이한다. 워드 라인 WLc이 하이 레벨로 천이한 뒤에, 워드 라인 WLc에 연결된 메모리 셀(7)의 데이터가 비트 라인 BL0(z+1)-BLn(z+2)에 배치된다. 그 뒤 에, 제어신호에 의해 지정된 메모리 블럭용 감지 증폭기 개시 신호 SPz,SP(z+1)(도시하지 않음)가 프리챠지 레벨에서 하이 레벨로 천이한다. SNz,SN(z+1)(도시하지 않음)이 프리챠지 레벨에서 로우 레벨로 천이한 뒤에, 감지 증폭기(5)가 개시되어 비트 라인쌍 BL0(z+1)-BLn(z+2),XBL0(z+1)-XBLn(z+2)이 감지 증폭기에 의해 증폭된다. 그 뒤에, 스위치(6)용 게이트 신호 Yz-0가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BLx(z+1),XBLx(z+1)(x는 0에서 n까지의 짝수를 나타냄)이 제 1 데이터 라인쌍 DLy,XDLy(x는 0에서 n까지의 홀수를 나타냄)과 연결된다. 또한, 제어신호에 의해 선택된 제 2 데이터 라인쌍 DBx0-DBzm,XDBz0-XDBzm과 제 1 데이터 라인쌍 DLy,XDLy(x는 0에서 n까지의 홀수를 나타냄)은 스위치(4)용 게이트 신호 TGz-1가 로우 레벨에서 하이 레벨로 천이할 때 함께 연결된다.
기록 동작의 경우에, 데이터는 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm으로 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DLy,XDLy(y는 0에서 n까지의 홀수를 나타냄)으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BLx(z+1), XBLx(z+1)(x는 0에서 n까지의 짝수를 나타냄)으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLc에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BLx(z+1),XBLx(z+1)(x는 0에서 n까지의 짝수를 나타냄)에서 감지 증폭기(5)에 의해 증폭된 전압은 스위치(6)를 통해 제 1 데이터 라인쌍 DLy,XDLy(y는 0에서 n까지의 홀수를 나타냄)으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DBz0-DBzm, XDBz0-XDBzm으로 전송된다. 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm의 전압이 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
판독 동작에서든 기록 동작에서든, 스위치(6)의 턴 오프시 제 1 데이터 라인쌍의 프리챠징은 수행되지만 비트 라인쌍 BL,XBL과 제 1 데이터 라인쌍 DL,XDL은 끊어진다.
제 1 데이터 라인쌍 DL,XDL의 프리챠징 후에, 스위치(6)용 게이트 신호 Yz-1가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BLy(z+1),XBLy(z+1)(y는 0에서 n까지의 홀수를 나타냄)과 제 1 데이터 라인쌍 DLy,XDLy(y는 0에서 n까지의 홀수를 나타냄)이 서로 연결된다.
기록 동작의 경우에, 데이터는 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm으로 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DLy,XDLy(y는 0에서 n까지의 짝수를 나타냄)으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BLy(z+1), XBLy(z+1)(y는 0에서 n까지의 홀수를 나타냄)으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLc에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BLy(z+1),XBLy(z+1)(y는 0에서 n까지의 홀수를 나타냄)에서 감지 증폭기(5)에 의해 증폭된 전압은 스위치(6)를 통해 제 1 데이터 라인쌍 DLy,XDLy(y는 0에서 n까지의 홀수를 나타냄)으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DBz0-DBzm, XDBz0-XDBzm으로 전송된다. 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm의 전압은 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
기록/판독 동작의 완료 후에, 동일한 메모리 블럭에서 다른 워드에 연결된 메모리 셀을 액세스할 필요가 있다면, 프리챠징 동작은 다음 명령 수신의 준비동안 수행된다(도 10에서 제 4, 제 5, 제 8, 제 9, 제 13, 제 14, 제 17 및 제 18 클럭 사이클 참조).
다른 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm과 워드 라인 WLb에 연결된 메모리 셀과, 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m과 워드 라인 WLd에 연결된 메모리 셀에 액세스가 행해진 경우가 도 10을 참조하여 기술된다.
제 5 및 제 14 CLK의 라이징 에지에 맞추어 제어신호가 입력될 때, 제어신호에 의해 지정된 어드레스에서의 워드 라인 WLb은 로우 레벨에서 하이 레벨로 천이한다. 워드 라인 WLb이 하이 레벨로 천이한 경우, 워드 라인 WLb에 연결된 메모리 셀(7)의 데이터가 비트 라인 XBL01-XBLn2에 배치된다. 그 뒤에, 제어신호에 의해 지정된 메모리 블럭의 감지 증폭기 개시 신호 SP0,SP1(도시하지 않음)가 프리챠지 레벨에서 하이 레벨로 천이한다. 그 뒤에, 신호 SN0,SN1(도시하지 않음)가 프리챠지 레벨에서 로우 레벨로 천이할 때, 감지 증폭기(5)가 개시되고 비트 라인쌍 BL01-BLn2,XBL01-XBLn2의 전압이 감지 증폭기에 의해 증폭된다. 그 뒤에, 스위치 (6)용 게이트 신호 Y0-0가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BLx1,XBLx1(x는 0에서 n까지의 짝수를 나타냄)이 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)과 연결된다. 또한, 제어 신호에 의해 선택된 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm과 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n 까지의 짝수를 나타냄)이 스위치(4)용 게이트 신호 TGz-0가 로우 레벨에서 하이 레벨로 천이할 때 함께 연결된다.
기록 동작의 경우에, 데이터가 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DBz0-DB0m,XDBz0-XDB0m에 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BLx1,XBLx1(x는 0에서 n까지의 짝수를 나타냄)으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLb에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BLx1,XBLx1(x는 0에서 n까지의 짝수를 나타냄)에서 감지 증폭기(5)에 의해 증폭된 전압은 스위치(6)를 통해 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm으로 전송된다. 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm의 전압은 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
판독 동작에서든 기록 동작에서든, 스위치(6)의 턴 오프시 제 1 데이터 라인쌍의 프리챠징은 수행되지만 비트 라인쌍 BL,XBL과 제 1 데이터 라인쌍 DL,XDL은 끊어진다.
데이터 라인쌍 DL,XDL의 프리챠징 후에, 스위치(6)용 게이트 신호 Y0-1가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BLy1,XBLy1(y는 0에서 n까지의 홀수를 나타냄)과 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)이 함께 연결된다.
기록 동작의 경우에, 데이터는 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm에 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BLy1,XBLy1(y는 0부터 n까지의 홀수를 나타냄)으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLb에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BLy1,XBLy1(y는 0에서 n까지의 홀수를 나타냄)에서 감지 증폭기(5)에 의해 증폭된 전압은 스위치(6)를 통해 제 1 데이터 라인쌍 DLx,XDLx(x는 0에서 n까지의 짝수를 나타냄)으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm으로 전송된다. 제 2 데이터 라인쌍 DBz0-DBzm,XDBz0-XDBzm의 전압은 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
제 5 또는 제 14 클럭에서 제어신호에 의해 지정된 메모리 셀 어레이 이외의 메모리 셀 어레이, 제 2 라인쌍에 관련되지 않은 메모리 블럭 또는 제 2 라인쌍 자체에 액세스할 때, 연속 동작이 행해질 수 있다. 이것과 관련된 동작이 하기에 기술된다.
제 5 및 제 14 클럭 사이클에서 지정된 것과 다른 메모리 셀 어레이를 액세스하기 위한 도 10의 제 6 및 제 15 클럭의 라이징 에지에 맞추어 제어신호가 입력될 때, 제어신호에 의해 지정된 어드레스에서 워드 라인 WLd이 로우 레벨에서 하이 레벨로 천이한다. 워드 라인 WLd이 하이 레벨로 천이한 뒤에, 워드 라인 WLd에 연결된 메모리 셀(7)의 데이터가 비트 라인 XBL0(z+1)-XBLn(z+2)에 배치된다. 그 뒤에, 제어신호에 의해 지정된 메모리 셀 어레이용 감지 증폭기 개시 신호 SPz,SP(z+1)(도시하지 않음)가 프리챠지 레벨에서 하이 레벨로 천이한다. SNz,SN(z+1)(도시하지 않음)가 프리챠지 레벨에서 로우 레벨로 천이한 뒤에, 감지 증폭기(5)가 개시되고 비트 라인쌍 BL0(z+1)-BLn(z+2),XBL0(z+1)-XBLn(z+2)이 감지 증폭기에 의해 증폭된다. 그 뒤에, 스위치(6)용 게이트 신호 Yz-0가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BLx(z+1),XBLx(z+1)(x는 0에서 n까지의 짝수를 나타냄)이 제 1 데이터 라인쌍 DLy,XDLy(x는 0에서 n까지의 홀수를 나타냄)과 연결된다. 또한, 제어신호에 의해 선택된 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m과 제 1 데이터 라인쌍 DLy,XDLy(x는 0에서 n까지의 홀수를 나타냄)은 스위치(4)용 게이트 신호 TG0-1가 로우 레벨에서 하이 레벨로 천이할 때 함께 연결된다.
기록 동작의 경우에, 데이터는 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DB00-DB0m, XDB00-XDB0m으로 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DLy,XDLy(y는 0에서 n까지의 홀수를 나타냄)으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BLx(z+1) ,XBLx(z+1)(x는 0에서 n까지의 짝수를 나타냄)으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLd에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BLx(z+1),XBLx(z+1)(x는 0에서 n까지의 짝수를 나타냄)에서 감지 증폭기(5)에 의해 증폭된 전압은 스위치(6)를 통해 제 1 데 이터 라인쌍 DLy,XDLy(y는 0에서 n까지의 홀수를 나타냄)으로 동일 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB00-DB0m, XDB00-XDB0m으로 전송된다. 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m의 전압은 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
판독 동작에서든 기록 동작에서든, 스위치(6)의 턴 오프시 제 1 데이터 라인쌍의 프리챠징은 수행되지만 비트 라인쌍 BL,XBL과 제 1 데이터 라인쌍 DL,XDL은 끊어진다.
제 1 데이터 라인쌍 DL,XDL의 프리챠징 후, 스위치(6)용 게이트 신호 Yz-1가 로우 레벨에서 하이 레벨로 천이하여 비트 라인쌍 BLy(z+1),XBLy(z+1)(y는 0에서 n까지의 홀수를 나타냄)과 제 1 데이터 라인 DLy,XDLy(y는 0에서 n까지의 홀수를 나타냄)이 함께 연결된다.
기록 동작의 경우에, 데이터가 기록 회로(도시하지 않음)에 의해 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m에 이 시간주기동안 기록되고 기록된 데이터는 스위치(4)를 통해 제 1 데이터 라인쌍 DLy,XDLy(y는 0에서 n까지의 홀수를 나타냄)으로 전송된다. 또한, 이 데이터는 스위치(6)를 통해 비트 라인쌍 BLy(z+1) ,XBLy(z+1)(y는 0에서 n까지의 홀수를 나타냄)으로 전송되고 선택 게이트(8)를 지나서 워드 라인 WLd에 연결된 메모리 셀(7)에 기록된다.
판독 동작의 경우에, 비트 라인쌍 BLy(z+1),XBLy(z+1)(y는 0에서 n까지의 홀수를 나타냄)에서 감지 증폭기(5)에 의해 증폭된 전압은 스위치(6)를 통해 제 1 데이터 라인쌍 DLy,XDLy(y는 0에서 n까지의 홀수를 나타냄)으로 동일한 시간주기동안 전송된다. 또한, 이 전압은 스위치(4)를 통해 제 2 데이터 라인쌍 DB00-DB0m, XDB00-XDB0m으로 전송된다. 제 2 데이터 라인쌍 DB00-DB0m,XDB00-XDB0m의 전압은 판독 증폭기(도시하지 않음)에 의해 증폭되고 판독된 데이터가 출력된다.
따라서, 제 4 실시예에 따르면, 각 메모리 셀 어레이에 개별적으로 해당될 제 1 데이터 라인쌍을 배열함으로써, 제 1 액세스에서 사용되는 것과 다른 제 2 데이터 라인쌍을 통해, 먼저 액세스된 것과 다른 메모리 블럭에 제 1 액세스와 연속적으로 액세스할 수 있다. 그러므로, 다수의 메모리 블럭으로의 데이터 전송이 경쟁 없이 연속적으로 수행될 수 있어서 시스템 대역폭의 큰 개선이 실현될 수 있다. 그런데, 제 4 실시예에서는, 제 1 데이터 라인쌍이 두 개의 메모리 셀 어레이에 대응하는 예를 도시하고 있다. 제 1 데이터 라인쌍이 메모리 셀 어레이에 대응하는 수는 스위치(6) 및 스위치(4)의 연결부를 바꿈으로써 용이하게 조절될 수 있다. 또한, 제 2 데이터 라인쌍(이 구성은 각 메모리 블럭 액세스를 동시에 할 수 있는 전형적인 풀 크로스-바 연결임)의 블럭 수와 동일하게 함으로써, 제 2 데이터 라인쌍의 모든 블럭으로부터 연속적으로 액세스할 수 있는 시스템이 구성되어 버스 경쟁을 완전히 피할 수 있다. 게다가, 각각의 이웃하는 비트 라인쌍은 고속 데이터 전송을 위하여, 해당 "n번째" 비트의 제 1 데이터 라인쌍 및 제 2 데이터 라인쌍을 통해 "n번째" 비트의 피치 매칭 프로세서 입/출력 라인쌍에 할당되어야 한다.
(제 5 실시예)
제 5 실시예에서는 메모리의 제 2 데이터 라인쌍에 의해 제 1 실시예의 메모리, 제 2 실시예의 메모리, 또는 제 4 실시예의 메모리와 연결된 다수의 프로세서 소자가 단일 칩에 집적되도록 구성되어 있다.
도 11에서, 다수의 프로세서 소자(9)는 제 2 데이터 라인쌍(DB,XDB)에 의해 제 1 실시예의 메모리와 연결되며 하나의 칩에 집적된다. 도 12에서, 다수의 프로세서 소자(9)는 제 2 데이터 라인쌍(DB,XDB)에 의해 제 2 실시예의 메모리와 연결되며 하나의 칩에 집적된다. 도 13에서, 다수의 프로세서 소자(9)는 제 2 데이터 라인쌍(DB,XDB)에 의해 제 4 실시예의 메모리와 연결되며 하나의 칩에 집적된다.
도 11 내지 도 13에서, 하나의 프로세서 소자가 하나의 메모리 셀 어레이와 관련된 제 2 데이터 라인쌍과 연결된다. 또한, 메모리내에서 각 메모리 셀 어레이는 제 1 데이터 라인쌍과 연결된다. 즉, 크로스바 배선 및 크로스바 스위치는 메모리내에 형성된다. 따라서, 본 발명의 다수의 메모리 셀 어레이 및 다수의 프로세서 소자가 하나의 칩에 집적될 경우, 크로스바 배선 및 크로스바 스위치는 메모리내에 형성된다. 따라서, 본 발명은 칩 영역의 증가를 방지할 수 있는 장점이 있다. 지금까지 크로스바 스위치가 메모리내에 구성된 경우를 기술하였지만, 크로스바 스위치를 프로세서 소자내에 형성하는 것도 물론 가능하다.
프로세서 소자(9)와 메모리 셀 어레이는 동일한 피치에 배열된다. 이것들이 하나의 칩에 집적될 경우, 프로세서 소자(9)의 수와 메모리 셀 어레이의 수는 필요에 따라 선택될 수 있다.
(제 6 실시예)
제 6 실시예는 하나이상의 프로세서 소자로부터 하나의 메모리 셀 어레이로 액세스하기 위한 요구의 조정(arbitration)과 관련된 것이다.
제 5 실시예에서의 조정 기능이 프로세서 소자에 결합된다. 다수의 프로세서 소자가 하나의 메모리 셀 어레이로 액세스를 요구할 경우, 프로세서 소자 사이의 조정이 행해져 하나의 프로세서 소자만으로부터의 액세스 요구만이 사용될 수 있다. 액세스할 수 있는 프로세서로부터의 신호(도시하지 않음)에 따라, 메모리내의 제 1 데이터 라인쌍(DL,XDL)과, 액세스할 수 있는 프로세서 소자에 연결된 제 2 데이터 라인쌍(DB,XDB)을 연결하는 스위치(4)가 턴 온되고, 이로 인해 메모리와 프로세서 사이에 전송된 데이터의 액세스가 수행된다.
도 14는 프로세서 소자(9)로부터 하나의 셀 어레이(1)로의 액세스 요구의 조정예를 나타낸 도면이다. n개의 프로세서 소자(9)가 집적된 경우를 기술한다.
서로 독립적으로 동작되는 프로세서 소자(9)에 의해 셀 어레이(1)로의 n개의 액세스 요구가 동시에 행해진 경우, 조정 회로(10)는 n개의 액세스 요구간을 조정한다. 조정 회로(10)는 우선 레벨을 n개의 액세스 요구에 할당하고 우선권을 위하여 액세스 요구를 메모리로 출력한다. 여기서, 조정 회로(10)는 앞선 액세스 요구에 기초하여 메모리와 프로세서 소자(9) 사이의 통신이 완료되었을 때 다음 액세스 요구를 수용한다.
본 실시예에 따르면, 크로스바 시스템이 소형 칩 형태로 설치될 수 있기 때문에, 크로스바 시스템이 장착되는 메모리 내장형 멀티프로세서는 하나의 칩에 실현될 수 있다. 따라서, 지금까지는 여러 칩에서 실현되었던 고속, 저전력 시스템이 제공될 수 있다.
(제 7 실시예)
제 7실시예는 하나 이상의 프로세서 소자로부터 하나 이상의 메모리 셀 어레이로 액세스하기 위한 요구의 조정에 관한 것이다.
도 15는 다중 프로세서 소자(9)로부터 다중 셀 어레이 1-m로의 액세스 요구사이의 조정예를 나타낸 도면이다. 도 15에서, 셀 어레이(1)로의 다수의 액세스 요구가 도 14의 조정 회로(10)로부터 동시에 발생되도록 배열된다. 9 세트의 프로세서 소자가 집적된다. 단순성을 위하여, n=m인 경우가 기술된다.
서로 독립적으로 동작하는 프로세서 소자(9)에 의해 셀 어레이 1-n로의 n개의 액세스 요구가 동시에 행해진 경우, 조정 회로(10)는 n개의 액세스 요구를 조정한다. 조정 회로(10)는 하드웨어 또는 소프트웨어로 우선 레벨을 n개의 액세스 요구로 분배하고 우선 레벨에 따른 메모리 액세스 요구를 수용한다. 여기서, 조정 회로(10)는 어떠한 액세스 요구가 동일한 메모리 셀 어레이 k로 있는 지를 체크한다. 동일한 메모리 셀 어레이 k(도시하지 않음)로의 액세스 요구가 없다면, 메모리 액세스 요구는 동시에 수용된다. 그 중 몇 개가 동일한 메모리 셀 어레이 k로 있다면, 다음 액세스 요구는 앞선 액세스 요구를 기초로 셀 어레이 k와 프로세서 소자 (9) 사이의 통신이 완료된 후에 수용된다.
본 실시예에서의 동작이 다음과 같이 기술된다. 이 동작은, 프로세서 소자가 메모리 셀 어레이로 액세스 요구를 행하는 단계와, 액세스가 요구되는 메모리 셀 어레이에 속하는 조정 회로가 조정을 행하는 단계와, 조정의 결과에 따라 프로세서 소자와 메모리 셀 어레이 사이에서 통신을 행하는 단계를 통해 수행된다. 조정 회로 각각은 각 메모리 셀 어레이용 조정 신호를 갖는다.
본 실시예에 따른 크로스바 시스템이 소형 칩 형태로 설치될 수 있기 때문에, 크로스바 시스템을 장착하는 메모리 내장형 멀티프로세서가 하나의 칩에서 실현될 수 있다. 별개의 메모리 셀 어레이가 사용되면, 다수의 프로세서 소자(9)와 다수의 메모리 셀 어레이 사이의 액세스를 동시에 행할 수 있고, 따라서 고속 시스템이 실현될 수 있다. 따라서, 본 발명에 따르면, 메모리 셀 어레이에 배열된 크로스바 배선에 의해 고속, 고성능 메모리 내장형 멀티프로세서가 칩 영역의 증가 없이 제공될 수 있다.

Claims (16)

  1. 매트릭스 어레이(1)에 배열된 다수의 메모리 셀(7)과, 각각이 다수의 메모리 셀의 각 컬럼에 연결된 다수의 비트 라인쌍(BL,XBL)과, 각각이 각 비트 라인쌍에 연결된 다수의 감지 증폭기(5)와, 다수의 제 1 게이트(6)와, 다수의 제 2 게이트(4)와, 동작시에, 각각이 제 1 게이트에 의해 선택된 비트 라인쌍중 하나의 한 라인과 연결될 다수의 제 1 데이터 라인(DL,XDL)과, 각각이 제 2 게이트에 의해 제 1 데이터 라인중 하나와 연결될 다수의 제 2 데이터 라인(DB,XDB)을 포함하는 반도체 메모리에 있어서,
    상기 제 1 데이터 라인과 상기 제 2 데이터 라인이 서로 교차하도록 배열된 것을 특징으로 하는 반도체 메모리.
  2. 제 1항에 있어서,
    상기 다수의 제 1 및 제 2 게이트는 각각 다수의 제 1 및 제 2 게이트쌍이고,
    상기 다수의 제 1 및 제 2 데이터 라인은 다수의 제 1 및 제 2 데이터 라인쌍이고,
    동작시에, 상기 다수의 제 1 데이터 라인쌍 각각은 상기 제 1 게이트쌍에 의해 선택된 비트 라인쌍중 하나와 연결되고,
    상기 다수의 제 2 데이터 라인쌍 각각은 상기 제 2 게이트쌍에 의해 상기 제 1 데이터 라인쌍과 연결되는 반도체 메모리.
  3. 제 2항에 있어서, 상기 다수의 제 1 및 제 2 데이터 라인쌍 각각은 상기 메모리 셀에 배치된 반도체 메모리.
  4. 제 2항 또는 3항에 있어서, 상기 제 1 및 제 2 게이트쌍이 메모리 셀 어레이의 외부 공간에 배치된 반도체 메모리.
  5. 제 2항 또는 3항에 있어서, 동작시에, 상기 다수의 제 1 데이터 라인쌍 각각은 상기 제 1 게이트쌍에 의해 선택된 비트 라인쌍중 하나와 시간 공유를 기초로 연결된 반도체 메모리.
  6. 제 1항 내지 3항중 어느 한 항에 있어서, 수치연산 기능을 갖는 적어도 하나의 프로세서 소자를 더 포함하는 반도체 메모리.
  7. 제 6항에 있어서, 상기 다수의 메모리 셀이 다수의 메모리 블럭 그룹으로 구성된 반도체 메모리.
  8. 제 6항에 있어서, 상기 적어도 하나의 프로세서 소자는 상기 제 2 데이터 라인 또는 데이터 라인쌍과 데이터 통신을 수행하기 위한 수단을 구비한 반도체 메모리.
  9. 제 7항에 있어서, 메모리 블럭 그룹으로 구성된 다수의 메모리 셀을 제어하기 위한 다수의 제어수단을 더 포함하며, 상기 제어수단 각각은 각 그룹을 제어하기 위한 제어신호를 갖는 반도체 메모리.
  10. 제 9항에 있어서, 상기 제어수단은 적어도 하나의 프로세서 소자의 일부인 반도체 메모리.
  11. 제 6항에 있어서, 상기 프로세서 소자의 N번째 입-출력 데이터 라인이 상기 제 1 게이트의 N번째와 상기 제 1 데이터 라인의 N번째에 연결되고, 각 N번째 배열은 M 이웃 비트 라인쌍과 N 메모리 블럭 그룹의 곱의 컬럼수로 각각이 다수의 메모리 셀의 각 컬럼에 연결되는 상기 다수의 비트 라인쌍에서 N 번째 부분의 메모리 블럭 그룹에 할당된 반도체 메모리.
  12. 청구항 1에 기재한 반도체 메모리를 제어하기 위한 제어방법에 있어서, 상기 제어방법은:
    동작시에, 각각이 제 1 게이트에 의해 선택된 비트 라인쌍중 하나의 한 라인과 연결될 다수의 제 1 데이터 라인을 제어하는 단계; 및
    상기 제 1 데이터 라인과 교차하도록 배열되고, 그 각각이 상기 제 2 게이트에 의해 제 1 데이터 라인중 하나와 연결될 다수의 제 2 데이터 라인을 제어하는 단계를 포함하는 제어방법.
  13. 제 12항에 있어서,
    메모리 블럭 그룹으로 구성된 다수의 메모리 셀과 데이터 통신을 행하는 프로세서 소자에 의해 데이터 통신을 요구하는 단계;
    데이터 통신을 위한 요구에 응답하여 데이터 통신을 제어하는 단계; 및
    제어하에서, 상기 제어신호에 따라 프로세서 소자와 메모리 셀 사이에 데이터 통신을 행하는 단계를 더 포함하고,
    상기 통신제어 단계에서, 개개의 그룹으로 구성된 다수의 메모리 셀 각각을 제어하기 위한 제어신호를 사용하는 제어방법.
  14. 제 12항 또는 13항에 있어서, 제 1항 내지 3항중 하나의 반도체 메모리를 제어하기 위한 제어방법.
  15. 삭제
  16. 삭제
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100416451C (zh) * 2001-12-11 2008-09-03 中兴通讯股份有限公司 嵌入式系统软件加载装置及方法
US7139881B2 (en) * 2003-09-25 2006-11-21 International Business Machines Corporation Semiconductor device comprising a plurality of memory structures
KR100583959B1 (ko) * 2004-01-07 2006-05-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US7721069B2 (en) * 2004-07-13 2010-05-18 3Plus1 Technology, Inc Low power, high performance, heterogeneous, scalable processor architecture
JP4975288B2 (ja) * 2005-09-05 2012-07-11 ソニー株式会社 共有メモリ装置
JP5076418B2 (ja) 2006-09-19 2012-11-21 ソニー株式会社 共有メモリ装置
JP2014016894A (ja) * 2012-07-10 2014-01-30 Renesas Electronics Corp 並列演算装置、並列演算装置を備えたデータ処理システム、及び、データ処理プログラム
CN103970626A (zh) * 2014-05-12 2014-08-06 浪潮电子信息产业股份有限公司 一种服务器系统中fpga配置flash冗余设计

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5590084A (en) * 1994-04-13 1996-12-31 Kabushiki Kaisha Toshiba Semiconductor memory device having a column selector
US5715202A (en) * 1994-12-22 1998-02-03 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2982920B2 (ja) 1990-07-10 1999-11-29 三菱電機株式会社 半導体記憶装置
JP3249912B2 (ja) 1990-07-10 2002-01-28 三菱電機株式会社 半導体記憶装置
EP0935252B1 (en) 1996-10-28 2004-04-21 Mitsubishi Denki Kabushiki Kaisha Memory integrated circuit device with structure compatible with logic
JP3992781B2 (ja) 1997-04-15 2007-10-17 富士通株式会社 半導体記憶装置
JP2000049305A (ja) * 1998-07-28 2000-02-18 Hitachi Ltd 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5590084A (en) * 1994-04-13 1996-12-31 Kabushiki Kaisha Toshiba Semiconductor memory device having a column selector
US5715202A (en) * 1994-12-22 1998-02-03 Kabushiki Kaisha Toshiba Semiconductor memory device

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