KR20090005786A - 메모리 사용확장 기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치 및 그에 따른 메모리 사용확장 방법 - Google Patents

메모리 사용확장 기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치 및 그에 따른 메모리 사용확장 방법 Download PDF

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Abstract

공유 메모리 영역 들을 특정한 프로세서에 전용으로 할당할 경우에 어드레스 맵의 불연속에 기인하여 미 사용되는 공유 메모리 영역들의 메모리 영역들을 줄이거나 최소화할 수 있는 멀티 프로세서 시스템용 반도체 메모리 장치가 개시된다. 본 발명에 따라 멀티 프로세서 시스템에 채용하기 적합한 반도체 메모리 장치는, 상기 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된 적어도 둘 이상의 공유 메모리 영역들과; 상기 공유 메모리 영역들 내에서 데이터 트랜스퍼 영역을 각기 제외하고 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되어지도록 하는 로우 디코딩부를 구비한다. 본 발명에 따르면, 잔존 메모리 영역들에 대한 어드레스 맵을 서로 연속적이 되도록 함에 의해, 공유 메모리 영역들 내에 사용되지 않는 영역들이 최소화 또는 줄어드는 효과가 있다. 그러므로, 공유 메모리 영역들에 대한 메모리 매니지먼트 유닛의 관리가 구현되어 메모리 자원의 낭비 없이 메모리 덴시티의 확장이 달성되는 장점이 있다.
Figure P1020070069095
멀티 프로세서 시스템, 공유 메모리 영역, 로우 디코딩, 어드레스 맵

Description

메모리 사용확장 기능을 갖는 멀티패쓰 억세스블 반도체 메모리 장치 및 그에 따른 메모리 사용확장 방법{Multi-path accessible semiconductor memory device having use extension function and method therefore}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다중경로를 통하여 공유 메모리 영역들을 억세스할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, 복수의 억세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불려지고 특히 2개의 억세스 포트를 갖는 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며, DRAM 셀로 구성된 메모리 셀 어레이 중 공유 메모리 영역을 복수의 억세스 포트를 통하여 각각의 프로세서들이 억세스 할 수 있도록 하는 다이나믹 랜덤 억세스 메모리를 우리는 상기 멀티포트 메모리와 철저히 구별하기 위하여 본 명세서 내에서 멀티패쓰 억세스블 반도체 메모리 장치라고 칭하기로 한다.
인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 모바일 통신 시스템, 예를 들어 휴대용 멀티미디어 플레이어나 핸드 헬드 폰, 또는 PDA 등의 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이커는 하나의 시스템 내에 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다.
멀티 프로세서 시스템에 적합한 메모리를 개시하는 선행 기술은, 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다. 상기 선행기술은 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있게 하는 기술로서, 메모리 어레이는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이의 제1 포션은 제1 프로세서에 의해서만 억세스되고 상기 제2 포션은 제2 프로세서에 의해서만 억세스되며, 제3 포션은 공유 메모리 영역으로서 상기 제1,2 프로세서들 모두에 의해 억세스 된다.
상기한 선행기술과는 대조적으로, 통상의 멀티 프로세서 시스템에서는 프로세서의 부트 코드가 저장되어 있는 불휘발성 메모리 예컨대 플래시 메모리가 프로세서 당 1개씩 구비되어 있으며, 휘발성 메모리로서의 디램도 각기 대응되는 프로세서마다 연결되어 있다. 따라서, 각 프로세서마다 디램 및 플래시 메모리가 각기 채용되어 있는 구조이므로, 멀티 프로세서 시스템의 구성의 복잡하고 시스템 구현 시 가격이 상승된다.
따라서, 본 분야에서의 컨벤셔날 기술로서, 모바일 통신 디바이스에 채용될 수 있는 멀티 프로세서 시스템이 도 1과 같이 제안되었다. 도 1은 본 발명의 컨벤셔날 기술에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 개략적 블록도이다.
도 1에서 보여지는 바와 같이, 둘 이상의 프로세서들(100,200)을 가지는 멀티 프로세서 시스템에서, 하나의 DRAM(400)과 하나의 플래시 메모리(300)가 공유적으로 사용되며, 프로세서들(100,200)간의 데이터 인터페이스가 멀티패쓰 억세스블 DRAM(400)을 통해 구현된다. 도 1의 경우에는 플래시 메모리(300)와 직접적으로 연결되어 있지 아니한 제1 프로세서(100)는 상기 멀티패쓰 억세스블 DRAM(400)을 통하여 플래시 메모리를(300) 간접적으로 억세스할 수 있게 된다.
여기서, 상기 제1 프로세서(100)는 설정된 타스크 예컨대 통신신호의 변조 및 복조를 수행하는 베이스 밴드 프로세서의 기능을 담당할 수 있으며, 상기 제2 프로세서(200)는 통신 데이터의 처리나 게임, 오락 등의 사용자 편의 기능을 수행하기 위한 어플리케이션 프로세서의 기능을 담당할 수 있다. 그러나, 사안이 다른 경우에 상기 프로세서들의 기능은 서로 반대로 될 수 있다.
상기 플래시 메모리(300)는, 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 플래시 메모리나 셀 어레이의 구성이 NAND 구조를 갖게 되는 NAND 플래시 메모리일 수 있다. NOR 플래시 메모리나 NAND 플래시 메모리 모두는 플로팅 게이트를 갖는 모오스 트랜지스터로 이루어진 메모리 셀을 어레이 형태로서 갖는 불휘발성 메 모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 부트 코드 및 보존용 데이터의 저장을 위해 탑재된다.
또한, 원디램으로 명명된 멀티패쓰 억세스블 DRAM(400)은 프로세서들(100,200)의 데이터 처리를 위한 메인 메모리로서 기능한다. 도 1에서 보여지는 바와 같이, 하나의 멀티패쓰 억세스블 DRAM(400)이 서로 다른 2개의 패쓰를 통하여 제1,2 프로세서들(100,200)에 의해 각기 억세스 될 수 있도록 하기 위해, 멀티패쓰 억세스블 DRAM(400)의 내부에는 시스템 버스들(B1,B2)에 각기 대응적으로 연결되는 2개의 포트들(60,61)이 도 2에서와 같이 마련된다. 그러한 복수의 포트 구성은 단일 포트를 갖는 통상의 DRAM과는 상이함을 알 수 있다.
도 2는 도 1에 따른 원디램(400)의 동작적 특징을 설명하기 위한 회로 개략도이다.
도 2를 참조하면, 멀티패쓰 억세스블 DRAM(400)내에서 4개의 메모리 영역들(10,11,12,13)은 메모리 셀 어레이를 구성한다. 예를 들어, A 뱅크(10)는 제1 포트(60)를 통하여 제1 프로세서(100)에 의해 전용으로 억세스 되고, C 뱅크 및 D 뱅크(12,13)는 제2 포트(61)를 통하여 제2 프로세서(200)에 의해 전용으로 억세스 될 수 있다. 한편, B 뱅크(11)는 서로 다른 포트인 제1,2 포트(60,61)를 통하여 상기 제1,2프로세서들(100,200) 모두에 의해 억세스 될 수 있다. 결국, 메모리 셀 어레이 내에서 B 뱅크(11)은 공유 메모리 영역으로서 할당되고, A,C, 및 D 뱅크들(10,12,13)은 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역으로서 할당됨을 알 수 있다. 상기 4개의 메모리 영역들(10-13)은 각기 DRAM의 뱅 크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mb, 128Mb, 256Mb, 512Mb, 또는 1024Mb 의 메모리 스토리지를 가질 수 있다.
도 2에서 프로세스들 간의 인터페이스를 제공하기 위해 인터페이스 부로서 기능하는 내부 레지스터(50)는 상기 제1 및 제2 프로세서(100,200) 모두에 의해 억세스 되며, 플립플롭, 데이터 래치, 또는 SRAM 셀로 구성된다. 상기 내부 레지스터(50)는 세맵퍼(semaphore)영역(51), 제1 메일 박스 영역(mail box A to B :52), 제2 메일 박스 영역(mail box B to A:53), 체크 비트 영역(54), 및 예비 영역(55)으로 구별될 수 있다. 상기 영역들(51-55)은 상기 특정 로우 어드레스에 의해 공통적으로 인에이블 될 수 있으며, 인가되는 컬럼 어드레스에 따라 각기 개별적으로 억세스된다. 예를 들어, 상기 공유 메모리 영역(11)의 특정한 로우 영역(121)를 가리키는 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가될 때, 공유 메모리 영역 내의 일부 영역(121)은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다.
프로세싱 시스템 개발자에게 익숙한 개념의 상기 세맵퍼 영역(51)에는 공유 메모리 영역(11)에 대한 제어 권한이 라이트되고, 상기 제1,2 메일박스 영역들(52,53)에는 미리 설정된 전송방향에 따라 상대 프로세서에게 주는 메시지(권한 요청, 플래시 메모리의 논리/물리 어드레스나 데이터 사이즈 또는 데이터가 저장될 공유 메모리의 어드레스를 나타내는 전송 데이터, 및 명령어 등)가 쓰여질 수 있다.
콘트롤 유닛(30)은, 상기 공유 메모리 영역(11)을 상기 제1 및 제2 프로세서(100,200) 중의 하나에 동작적으로 연결하는 패쓰를 제어한다. 상기 제1 포 트(60)에서 콘트롤 유닛(30)으로 연결된 신호라인(R1)은 상기 제1 프로세서(100)에서 버스(B1)를 통해 인가되는 제1 외부신호를 전달하고, 상기 제2 포트(61)에서 콘트롤 유닛(30)으로 연결된 신호라인(R2)은 상기 제2 프로세서(200)에서 버스(B2)를 통해 인가되는 제2 외부신호를 전달한다. 여기서, 제1,2 외부신호들은 상기 제1,2 포트(60,61)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)및 뱅크 선택 어드레스(BA)를 포함할 수 있다. 상기 콘트롤 유닛(30)에서 상기 멀티플렉서들(40,41)로 연결된 신호라인들(C1,C2)은 공유 메모리 영역(11)을 제1 포트(60) 또는 제2 포트(61)에 동작적으로 연결되도록 하기 위한 패쓰 결정신호(MA,MB)를 각기 전달하는 라인들이다.
도 3은 도 2중 메모리 뱅크들과 내부 레지스터(50)를 억세스하기 위한 어드레스 할당을 개념적으로 보여주는 도면이다. 각 뱅크들(10-13)이 16메가 비트의 용량으로 되어 있다고 가정하면, 공유 메모리 영역인 B 뱅크(11)내의 2킬로 비트(2Kb)는 디세이블 영역으로 설정된다. 즉, DRAM 내의 공유 메모리 영역(11)의 임의의 1행을 인에이블 시키는 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh, 2KB 사이즈 = 1 로우 사이즈)가 상기 인터페이스 부로서의 내부 레지스터(50)에 변경적으로 할당된다. 이에 따라, 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가될 때, 공유 메모리 영역(11)의 대응되는 특정 워드라인(121)은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다. 결국, 시스템적으로는 다이렉트 어드레스 매핑 방법을 사용하여 상기 세맵퍼 영역(51)과 메일박스 영역들(52,53)이 억세스되도록 하는 것이고, 디램 내부적으로는 디세이블된 해당 어드레스로 접근하는 명령 어를 해석하여 디램 내부의 레지스터로 매핑을 시키는 것이다. 따라서, 칩셋의 메모리 콘트롤러는 이 영역을 다른 메모리의 셀과 동일한 방법으로 코멘드를 발생한다. 도 3에서, 상기 세맵퍼 영역(51), 제1 메일 박스 영역(52), 및 제2 메일 박스 영역(53)은 각기 16비트로 할당될 수 있으며, 체크 비트 영역(54)은 4비트로 할당될 수 있다.
도 2 및 도 3을 통해 설명한 바와 같은 공유 메모리 영역을 갖는 원디램(400)을 구비한 도 1의 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM 및 플래시 메모리가 각기 대응적으로 할당될 필요 없이 공유적으로 사용되므로, 시스템 사이즈의 복잡성이 제거되며 메모리들의 채용 개수가 줄어든다.
도 1 내에서 보여지는 상기 멀티패쓰 억세스블 DRAM(400)은 메모리 반도체 메이커로서 세계적으로 유명한 대한민국의 삼성전자에 의해 제품명 "원디램" 으로서 제조되는 디램 타입 메모리의 기능과 실질적으로 유사하다. 그러한 원디램은 모바일 디바이스 내에서 통신 프로세서와 미디어 프로세서 간의 데이터 처리 속도를 현저히 증가시킬 수 있는 퓨전 메모리 칩이다. 일반적으로 두 프로세서들이 있는 경우에 두 개의 메모리 버퍼들이 통상적으로 요구된다. 그렇지만, 원디램 솔루션은, 프로세서들간의 데이터를 단일 칩을 통하여 라우팅할 수 있기 때문에, 두 개의 메모리 버퍼들에 대한 필요성을 제거할 수 있다. 듀얼 포트 어프로치를 취함에 의해, 원 디램은 프로세서들 간의 데이터 전송에 걸리는 시간을 매우 감소시킨다. 단일 원디램 모듈은 고성능 스마트 폰 및 다른 멀티미디어 리치 핸드 셋 내에서 적어도 2개의 모바일 메모리 칩들을 대치할 수 있다. 프로세서들 간의 데이터 처리 속도가 보다 빨라짐에 따라 원디램은 전력 소모를 약 30퍼센트 정도 감소시키며, 필요해지는 칩 수를 줄이고, 토탈 다이 에리어 커버리지를 약 50퍼센트 축소시킬 수 있다. 이 결과는 셀룰러 폰의 속도를 약 5배 증가시키고 배터리 수명을 길게 하고 핸드셋 디자인을 슬림하게 하는 결과를 낳는다.
원디램 등과 같은 멀티 패쓰 억세스블 디램과 하나의 플래시 메모리를 공유하는 도 1의 멀티 프로세서 시스템에서, 하나의 공유 메모리 영역들에 추가적으로 복수의 공유 메모리 영역들이 채용되는 경우가 있다. 즉, 메모리 용량의 확장을 위해 도 2에서와 같이 하나의 공유 메모리 영역을 갖는 것과는 달리, 2개 이상의 뱅크들이 공유 메모리 영역들로서 설계될 수 있다. 그러한 멀티 공유 메모리 뱅크 구조에서 메모리 사용 확장을 위해, 데이터 트랜스퍼 영역들을 제외한 나머지 영역들을 어느 한 포트에 전용적으로 할당하고자 하는 경우 도 4와 같이 잔존 영역들에 대한 사용제한의 문제가 뒤따른다.
도 4는 멀티 공유 메모리 뱅크 구조에서 한 포트에 대한 메모리 사용확장의 경우 사용제한이 나타나는 영역을 보여주는 컨벤셔날 케이스의 도면이다.
도 4를 참조하면, 메모리 셀 어레이가 A 뱅크(2) 내지 H뱅크(16)의 8개의 뱅크들로 이루어져 있는 것이 보여진다. 상기 복수의 뱅크들 중에서 A 뱅크(2) 및 B뱅크(4)는 각기, 프로세서들에 의해 공통으로 억세스되는 공유 메모리 영역이고, C 뱅크(6) 내지 H뱅크(16)는 정해진 프로세서에 의해 전용으로 억세스되는 전용 메모리 영역이다. 여기서, 상기 C 뱅크(6) 내지 H뱅크(16)는 도 2의 제2 포트에 대응되는 B포트(61)를 통해 제2 프로세서(200)에 의해 전용으로 억세스되고, 상기 A 뱅 크(2) 및 B뱅크(4)는 도 2의 제1 포트에 대응되는 A 포트(60)와 상기 B 포트(61)를 통해 상기 제1 프로세서(100) 및 제2 프로세서(200) 모두에 의해 공통으로 억세스된다. 그렇지만, 상기 A 뱅크(2) 및 B뱅크(4)내의 데이터 트랜스퍼 영역들(3,5)을 제외한 잔존 영역들을 상기 제1 프로세서(100)에 전용으로 할당하여 사용하고자 할 경우에 메모리 맵의 불연속성으로 인하여 프로세서의 메모리 매니지먼트 유닛의 관리가 어렵게 된다. 즉, 상기 제1 프로세서(100)는 상기 A 뱅크(2) 및 B 뱅크(4)를 전용으로 사용하는 경우에 도 4에서 보여지는 B 뱅크(4)의 데이터 트랜스퍼 영역(5)을 제외한 잔존 영역(B 뱅크 내에서 빗금으로 나타나 있는 영역)을 실질적으로 사용하지 못한다. 왜냐하면, A 뱅크(2)의 잔존영역과 B 뱅크(4)의 잔존영역 사이에는 A 뱅크의 데이터 트랜스퍼 영역(3)이 존재하기 때문에 어드레서 맵의 연속성이 없게 되어, 프로세서의 메모리 매니지먼트 유닛에 의한 B 뱅크의 잔존영역의 관리가 곤란하기 때문이다. 결국, 상기 A 뱅크의 데이터 트랜스퍼 영역(3)이 잔존영역들 사이에 존재하는 한 메모리 매니지먼트 유닛에 의한 효율적 관리가 불가능하게 된다. 따라서, 공유 메모리 영역들의 잔존 영역들을 특정한 포트에 전용으로 할당하는 경우라도 불연속적인 어드레스 맵의 발생에 기인하여 잔존 영역을 확장적으로 사용하기 어려운 문제가 있다.
결국, 메모리 자원의 낭비요소를 줄이기 위해, 공유 메모리 영역내에서 데이 터 트랜스퍼 용으로 지정된 영역을 제외한 잔존 영역을 한 포트로 전용 할당할 경우, 컨벤셔날 기술에서의 어드레싱 구조에서는 어드레스 맵 중간에 데이터 트랜스퍼 용 어드레스가 존재하게 되므로, 잔존 영역을 모두 사용하기 곤란한 문제가 있다.
따라서, 잔존 영역을 모두 사용할 수 있도록 하는 개선된 해결책이 요망된다.
본 발명의 목적은 어드레스 맵 구조를 하드웨어적으로 변경하여 한 포트로 할당된 공유 메모리 영역들의 잔존 영역들에 대한 어드레스 맵이 연속적이 되도록 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 낭비되어지는 메모리 영역들을 한 포트에 연결된 프로세서가 전용으로 사용할 수 있는 멀티패쓰 억세스블 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 공유 메모리 영역들 내의 잔존 메모리 영역들에 대한 어드레스 맵을 서로 연속적이 되도록 할 수 있는 반도체 메모리 장치 및 그에 따른 메모리 사용확장 방법을 제공함에 있다.
본 발명의 또 다른 목적은 메모리 사용확장 기능을 갖는 멀티패쓰 억세스블 반도체 메모리 장치 및 그에 따른 메모리 사용확장 방법을 제공함에 있다.
본 발명의 또 다른 목적은 복수의 메모리 뱅크 내에 복수의 공유 메모리 영역을 사용하는 멀티패쓰 억세스블 반도체 메모리 장치에서 디램 어드레스 맵의 어드레싱을 연속적으로 가능하게 하는 로우 어드레스 디코더를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 사용확장을 위해 한 포트 전용으로 공유 메모리 영역들을 할당하는 경우에 사용되지 않는 메모리 영역들을 최소화 또는 줄일 수 있는 방법을 제공함에 있다.
본 발명의 여전히 다른 목적도 공유 메모리 영역내의 데이터 트랜스퍼 영역을 제외한 잔존영역들을 특정한 프로세서 전용으로 자원의 낭비없이 사용할 수 있도록 하는 개선된 반도체 메모리 장치 및 그에 따른 방법을 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라,
멀티 프로세서 시스템에 채용하기 적합한 반도체 메모리 장치는,
상기 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된 적어도 둘 이상의 공유 메모리 영역들과,
상기 공유 메모리 영역들 내에서 데이터 트랜스퍼 영역을 각기 제외하고 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되어지도록 하는 로우 디코딩부를 구비한다.
본 발명의 실시예에 있어서, 상기 데이터 트랜스퍼 영역은 상기 프로세서들에 의해 공유적으로 억세스되고 상기 잔존 메모리 영역들은 상기 프로세서들 중 하 나의 프로세서에 의해 전용으로 억세스된다.
또한, 본 발명의 실시예에 있어서, 상기 로우 디코딩부는 상기 공유 메모리 영역들의 행을 구동하기 위해 인가되는 로우 어드레스에 응답하여, 데이터 트랜스퍼용 제1 할당 어드레스, 한 포트 전용 제1 할당 어드레스, 한 포트 전용 제2 할당 어드레스, 및 데이터 트랜스퍼용 제2 할당어드레스의 순서로 어드레스 맵이 이루어지도록 디코딩을 행한다.
또한, 본 발명의 실시예에 있어서, 상기 공유 메모리 영역들이 2개인 경우에 제1 공유 메모리 영역에 설정된 데이터 트랜스퍼 영역은 최하위 어드레스에 할당되어 있고, 제2 공유 메모리 영역에 설정된 데이터 트랜스퍼 영역은 최상위 어드레스에 할당된다.
본 발명의 실시예에 있어서, 상기 데이터 트랜스퍼 영역들을 억세스 하기 위한 어드레스가 인가되는 경우에 상기 데이터 트랜스퍼 영역들은 디세이블 되고 대신에 대응되는 인터페이싱 용 레지스터가 인에이블된다. 여기서, 상기 인터페이싱 용 레지스터는 상기 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 메모리 셀 어레이의 외부에 위치되며, 래치 타입의 데이터 저장회로로 이루어질 수 있다.
본 발명의 실시예에 있어서, 상기 메모리 셀 어레이 내에는 상기 프로세서들 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비된다.
바람직하기로, 상기 설정된 메모리 용량단위는 메모리 뱅크 단위일 수 있다.
본 발명의 다른 양상에 따라, 멀티 프로세서 시스템에 채용하기 적합한 반도 체 메모리 장치는,
상기 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된 제1 및 제2 공유 메모리 영역들과;
한 포트에 대한 메모리 사용확장을 위하여, 상기 제1 공유 메모리 영역의 데이터 트랜스퍼 영역부터 잔존 메모리 영역까지 차례로 로우 어드레스 디코딩을 수행함에 의해 상기 제1 공유 메모리 영역의 데이터 트랜스퍼 영역이 최하위 로우 어드레스에 의해 억세스되도록 하는 제1 로우 디코더와, 상기 제2 공유 메모리 영역의 잔존 메모리 영역부터 데이터 트랜스퍼까지 역으로 로우 어드레스 디코딩을 수행함에 의해 상기 제2 공유 메모리 영역의 데이터 트랜스퍼 영역이 최상위 로우 어드레스에 의해 억세스되도록 하는 제2 로우 디코더를 가지는 로우 디코딩부를 구비한다.
본 발명의 또 다른 양상에 따라, 멀티 프로세서 시스템은:
각기 설정된 타스크를 수행하는 적어도 둘 이상의 프로세서들과;
상기 프로세서들 중 하나에 연결되어 있으며 상기 프로세서들의 부트 코드를 불휘발적으로 저장하고 있는 불휘발성 반도체 메모리와;
상기 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된 적어도 둘 이상의 공유 메모리 영역들과, 상기 공유 메모리 영역들 내에서 데이터 트랜스퍼 영역을 각기 제외하고 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되어지도록 하는 로우 디코딩부를 구비하는 반도체 메모리 장치를 포함한다.
본 발명의 실시예에서, 상기 불휘발성 반도체 메모리 장치는 낸드 플래시 메모리일 수 있으며, 상기 시스템은 휴대용 멀티미디어 디바이스일 수 있다.
본 발명의 또 다른 양상에 따라, 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된 적어도 둘 이상의 공유 메모리 영역들을 구비한 반도체 메모리 장치에서의 로우 디코딩 방법은:
로우 어드레스에 응답하는 단계와;
한 포트에 대한 메모리 사용 확장을 위하여, 상기 공유 메모리 영역들 내에서 데이터 트랜스퍼 영역을 각기 제외하고, 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되어지도록 하는 로우 디코딩 단계를 구비한다.
여기서, 상기 로우 디코딩 단계는, 상기 하나의 공유 메모리 영역에 대하여는 로우 디코더에서 가까운 워드라인부터 차례로 로우 디코딩이 수행된 경우라면, 상기 하나의 공유 메모리 영역에 인접한 공유 메모리 영역에 대하여는 대응되는 로우 디코더에서 가까운 워드라인부터 차례로 로우 디코딩이 수행된다.
상기한 바와 같은 본 발명의 장치적 방법적 구성들에 따르면, 공유 메모리 영역들내의 잔존 메모리 영역들에 대한 어드레스 맵을 서로 연속적이 되도록 함에 의해, 공유 메모리 영역들 내에 미 사용되는 영역들이 최소화 또는 줄어드는 효과가 있다. 그러므로, 공유 메모리 영역들에 대한 메모리 매니지먼트 유닛의 관리가 효율적으로 구현되어 메모리 자원의 낭비 없이 메모리 덴시티의 확장이 달성되는 장점이 있다.
이하에서는 본 발명에 따라, 메모리 사용확장 기능을 갖는 멀티패쓰 억세스블 반도체 메모리 장치 및 그에 따른 메모리 사용확장 방법에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 프로시져들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
본 발명의 실시예의 경우에는 어드레스 맵의 연속성을 추구하기 위하여 도 4에서 보여지는 데이터 트랜스퍼 영역(3)이 도 6에서와 같이 A 뱅크(2)의 최하위 어드레스로서 할당되어진다. 이에 따라, A 뱅크(2)와 B 뱅크(4)내의 잔존 영역들에 대한 어드레스 맵은 연속적이 되어 임의의 한 프로세서의 전용사용이 확장적으로 가능해진다.
도 5는 본 발명의 실시예에 따라 멀티 공유 메모리 뱅크 구조에서 한 포트에 대한 메모리 사용확장을 가능하게 하는 로우 디코딩 관련 도면이다.
도 5를 참조하면, 로우 어드레스 멀티 플렉서(71)는 A 포트의 어드레스 버퍼(67)의 출력 어드레스(A_ADD)와 B 포트의 어드레스 버퍼(68)의 출력 어드레스(B_ADD)중 하나를 선택하여 선택 로우 어드레스(SADD)로서 출력한다. A 뱅크(2)에 대응 연결된 제1 로우 디코더(75-2)는 상기 선택 로우 어드레스(SADD)에 응답하여 상기 B 뱅크(4)에 대응 연결된 제2 로우 디코더(75-1)의 디코딩 동작과는 반대의 동작을 수행한다. 상기 B 뱅크가 인에이블된 경우에 상기 제2 로우 디코더(75-1)는 통상적인 로우 디코딩 동작을 수행한다. 즉, 최하위 로우 어드레스가 인가되는 경우에 상기 제2 로우 디코더(75-1)는 뱅크내의 바텀 워드라인인 제1 워드라인(WL0)이 인에이블되도록 한다. 또한, 1 증가된 상위 로우 어드레스가 인가되는 경우에 상기 제2 로우 디코더(75-1)는 뱅크내에서 1개 만큼 상부 워드라인인 제2 워드라인(WL1)이 인에이블되도록 한다.
한편, 반대로, A 뱅크가 인에이블된 경우에 상기 제1 로우 디코더(75-2)는 상기 제2 로우 디코더(75-1)의 동작과는 반대의 로우 디코딩 동작을 수행한다. 즉, 최하위 로우 어드레스가 인가되는 경우에 상기 제1 로우 디코더(75-2)는 뱅크내의 최상부 워드라인을 제1 워드라인(WL0)이 되도록 인에이블시킨다. 또한, 1 증가된 상위 로우 어드레스가 인가되는 경우에 상기 제1 로우 디코더(75-2)는 뱅크내에서 1개 만큼 하부 워드라인을 제2 워드라인(WL1)으로서 인에이블시킨다.
또한, 도 5의 A 뱅크(2)내의 데이터 트랜스퍼 영역(3)과 B 뱅크(4)내의 데이터 트랜스퍼 영역(5)은 실질적으로 인에이블 되지 않고, 대신에 레지스터(50)가 인에이블 되는 도 2의 특정한 로우 영역(121)에 대응될 수 있다.
결국, 도 5에서 로우 디코더(75-2)의 리버스 로우 디코딩 동작에 의해, 공유 메모리 영역들(2,4)내에서 데이터 트랜스퍼 영역(3,5)을 각기 제외하고 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 도 6에서와 같이 서로 연속적으로 형성되어진다.
도 5 및 도 6에서 보여지는 공유 메모리 영역인 A 및 B 뱅크(2,4)는 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되지만, 본 발명의 실시예의 경우에 데이터 트랜스퍼 영역들(3,5)을 제외하고서는 A 포트(60)를 통하여 제1 프로세서(100)에 전용으로 억세스된다.
따라서, 도 5를 통하여 설명한 바와 같이, 로우 디코더(75-2)의 리버스 로우 디코딩에 의해 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되며, 상기 데이터 트랜스퍼 영역(3,5)은 상기 프로세서들(100,200)에 의해 공유적으로 억세스되고 상기 잔존 메모리 영역들은 상기 프로세서들 중 하나의 프로세서(100)에 의해 전용으로 억세스된다.
도 6은 도 5에 따라 한 포트에 대한 메모리 사용이 확장된 것을 도 4와는 대조적으로 보여주는 도면이다. 도 6을 참조하면, 상기 도 5의 로우 디코더들로 이루어진 로우 디코딩부의 디코딩 동작에 의해, 데이터 트랜스퍼 영역(3)에 대한 제1 할당 어드레스, A 뱅크(2)의 잔존 영역에 대한 전용 제1 할당 어드레스, B 뱅크(4)의 잔존 영역에 대한 전용 제2 할당 어드레스, 및 데이터 트랜스퍼 영역(5)에 대한 제2 할당어드레스의 순서로 어드레스 맵이 이루어지는 것이 보여진다.
결국, 공유 메모리 영역들이 2개인 경우에 제1 공유 메모리 영역(2)에 설정된 데이터 트랜스퍼 영역(3)은 최상위 어드레스에 할당되어 있고, 제2 공유 메모리 영역(4)에 설정된 데이터 트랜스퍼 영역(5)은 최하위 어드레스에 할당된다. 그러나, 상기 공유 메모리 영역들의 배치가 바뀌는 경우에 최상위 어드레스는 최하위 어드레스로 변경됨을 유의하라.
도 6에서, 상기 데이터 트랜스퍼 영역들(3,5)을 억세스 하기 위한 어드레스가 인가되는 경우에 상기 데이터 트랜스퍼 영역들(3,5)은 디세이블 되고 대신에 대응되는 인터페이싱 용 레지스터가 인에이블된다. 여기서, 도 2에서 보여지는 바와 같은 인터페이싱 용 레지스터(50)는 상기 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 메모리 셀 어레이의 외부에 위치되며, 래치 타입의 데이터 저장회로로 이루어질 수 있다.
도 7은 도 5에 따라 전용 및 공유 메모리 뱅크들과 로우 디코더들의 대응적 배치를 보여주는 도면이다. 도 7의 경우에는 각각의 뱅크들이 128 메가비트(Mb)의 저장용량을 가지며, 8개의 뱅크들 중 2개의 뱅크를 공유 메모리 뱅크로 설정하고, 나머지는 도 6과 같이 제2 프로세서(200)의 전용 억세스 영역으로 설정한 경우이다. 도 7에서는 공유 메모리 영역인 A 뱅크(20)에서는 데이터 트랜스퍼 영역(3)이 정상적으로 할당되어 있으나, B 뱅크(40)에서는 데이터 트랜스퍼 영역(5)이 로우 디코더를 중심으로 A 뱅크(20)와 대칭적으로 할당되어 있다. 즉, B 뱅크의 영역(5)는 로우 디코더(75-1)의 리버스 디코딩에 의해 실질적으로 최하위 로우 어드레스에 매칭되어 있다.
결국, 도 6 및 도 7을 통해 설명한 바와 같이, 한 포트에 대한 메모리 사용 확장을 위하여, 상기 공유 메모리 영역들 내에서 데이터 트랜스퍼 영역을 각기 제외하고, 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되어지도록 하는 로우 디코딩이 본 발명의 실시예에서 수행된다. 여기서, 상기 로우 디코딩은, 도 7에서와 같이 하나의 공유 메모리 영역에 대하여는 로우 디코더에서 가까운 워드라인부터 차례로 로우 디코딩이 수행된 경우라면, 상기 하나의 공유 메모리 영역에 인접한 공유 메모리 영역에 대하여는 대응되는 로우 디코더에서 가까운 워드라인부터 차례로 로우 디코딩이 수행된다. 따라서, 어드레스 맵이 연속적으로 되도록 함에 의해 메모리 매니지먼트 유닛에 의한 관리가 가능해진다.
도 8은 본 발명에 적용되는 로우 디코더의 일 구현 예를 보여주는 상세회로도이다. 도 8을 참조하면, 로우 디코더는 로우 디코딩부(RD1)와 워드라인 드라이버(WLD)로 구성된다. 상기 로우 디코딩부(RD1)는 피형 모오스 트랜지스터(1P)와, 서로의 채널이 직렬로 연결된 3개의 엔형 모오스 트랜지스터들(2N,3N,4N)로 구성된다. 상기 워드라인 드라이버(WLD)는 피형 모오스 트랜지스터(7P)와, 인버터(I6)와, 그리고 엔형 모오스 트랜지스터들(8N,10N,11N)로 구성된다.
설명의 용이를 위해 로우 디코딩부(RD1)와 워드라인 드라이버(WLD)를 포함하 여 로우 디코더라고 칭해질 것이다.
통상적으로 알려진 로우 디코더는 로우 어드레스를 디코딩하고 셀프 부스팅을 이용하여 선택된 워드라인을 전원전압의 레벨보다 높은 전압레벨로 구동하는 동작을 수행한다.
도 8에서 보여지는 신호들 DRAij, DRAkl, DRAmn은 프리 디코더로부터 인가되는 디코딩된 로우 어드레스일 수 있다. 상기 디코딩된 로우 어드레스를 게이트 단자로 수신하는 엔형 모오스 트랜지스터들(2N,3N,4N)은 게이트 레벨이 하이일 경우에 각기 턴온된다. 로우 어드레스 스트로브 신호가 전원전압(VCC)의 레벨로 프리차아지되는 경우에 상기 피형 모오스 트랜지스터(1P)의 게이트로 인가되는 상기 DPDX 신호는 접지전압(VSS) 레벨의 로우 상태로서 인가된다. 이 때 디코딩된 로우 어드레스인 DRAij DRAkl DRAmn은 각기 로우 상태로 되어 노드(N5)는 하이 상태로 프리차아지된다. 한편, 소정 데이터의 억세스 동작을 위해 상기 로우 어드레스 스트로브 신호가 로우레벨로 천이되어 액티브 상태가 되면, 칩 내의 복수의 로우 디코더 회로 중에서 디코딩된 로우 어드레스인 상기 DRAij DRAkl DRAmn가 각기 하이로 입력되는 선택된 로우 디코더 회로만이 구동되고 그 나머지는 프리차아지 상태를 그대로 유지하게 된다. 따라서, 선택된 로우 디코더의 노드(N5)가 로우상태로 되고 인버터를 거쳐서 노드(N9)가 전원전압 레벨의 하이로서 충전된다. 그리고 나서 워드라인 신호 PXi가 하이레벨로 인가되면 이는 풀업용 트랜지스터(10N)의 채널을 통과할 시에 셀프 부스팅을 유발한다. 이에 따라, 워드라인 신호 PXi가 워드라인에 인가되어 선택 워드라인(WLi)이 인에이블된다.
본 실시예에서는 도 8과 같은 워드라인 디코더의 디코딩 동작이 공유 메모리 영역의 뱅크 중 한 뱅크를 정하여 도 5를 통하여 설명된 바와 같이 리버스 디코딩을 행하게 된다.
한편, 그러한 리버스 디코딩이 없이도 로우 디코더의 출력 라인과 워드라인 사이의 와이어링을 변경하거나, 디코더의 하드웨어적인 변경 없이 소프트웨어적으로 어드레스 맵이 연속적이 되도록 구현하여 리버스 디코딩의 효과를 낼 수 있도록 할 수 있음은 물론이다.
도 9는 본 발명에 적용되는 반도체 메모리 장치의 구체적 회로 블록도로서 하나의 공유 메모리 영역에 대한 멀티패쓰 억세싱을 보여주는 도면이다.
도 9의 경우에는 도시의 편의상 2개의 공유 메모리 영역들 중 1개의 공유 메모리 영역만이 도시된다. 로우 디코더(75)가 도 5의 제2 로우 디코더(75-1)로서 사용될 경우에 노말 로우 디코딩 동작을 수행한다. 한편, 로우 디코더(75)가 제1 로우 디코더(75-2)로서 사용될 경우에 리버스 로우 디코딩 동작을 수행한다.
도 9의 설명을 통해서는 하나의 공유 메모리 영역이 두 포트중 선택된 한 포트에 어떠한 방법으로 연결되는 지가 보다 구체적으로 이해될 것이다.
도 9에서 메모리 셀 어레이의 외부에는 내부 레지스터(50)가 배치된 것이 보여진다. 한정되는 것은 아니지만 도 9에서 보여지는 반도체 메모리 장치는 서로 독립적인 2개의 포트를 갖는다. 프로세스들 간의 인터페이스를 제공하기 위해 인터페이스 부로서 기능하는 내부 레지스터(50)는 상기 제1 및 제2 프로세서(100,200) 모두에 의해 억세스 되며, 플립플롭, 데이터 래치, 또는 SRAM 셀로 구성된다. 상기 내부 레지스터(50)는 도 3에서와 같이 세맵퍼(semaphore)영역(51), 제1 메일 박스 영역(mail box A to B :52), 제2 메일 박스 영역(mail box B to A:53), 체크 비트 영역(54), 및 예비 영역(55)으로 구별될 수 있다.
공유 메모리 영역을 중심으로 A포트용 제2 멀티플렉서(40)와 B포트용 제2 멀티플렉서(41)가 서로 대칭적으로 배치되고, 입출력 센스앰프 및 드라이버(22)와 입출력 센스앰프 및 드라이버(23)가 서로 대칭적으로 배치된 것이 보여진다. 상기 공유 메모리 영역내에서, 하나의 억세스 트랜지스터(AT)와 스토리지 커패시터(C)로 구성된 디램 셀(4)은 단위 메모리 소자를 형성한다. 상기 디램 셀(4)은 복수의 워드라인과 복수의 비트라인의 교차점에 연결되어 매트릭스 형태의 뱅크 어레이가 형성되도록 한다. 도 9에서 보여지는 워드라인(WL)은 상기 디램 셀(4)의 억세스 트랜지스터(AT)의 게이트와 로우 디코더(75)간에 배치된다. 상기 로우 디코더(75)는 로우 어드레스 멀티 플렉서(71)의 선택 로우 어드레스(SADD)에 응답하여 로우 디코딩 신호를 상기 워드라인 및 상기 레지스터(50)로 인가한다. 비트라인 페어를 구성하는 비트라인(BLi)은 상기 억세스 트랜지스터(AT)의 드레인과 컬럼 선택 트랜지스터(T1)에 연결된다. 상보(컴플리멘터리)비트라인(BLBi)은 컬럼 선택 트랜지스터(T2)에 연결된다. 상기 비트라인 페어(BLi,BLBi)에 연결된 피형 모오스 트랜지스터들(P1,P2)과 엔형 모오스 트랜지스터들(N1,N2)은 비트라인 센스앰프를 구성한다. 센스앰프 구동용 트랜지스터들(PM1,NM1)은 구동 신호(LAPG,LANG)를 각기 수신하여 상기 비트라인 센스앰프를 구동한다. 상기 컬럼 선택 트랜지스터들(T1,T2)로 구성된 컬럼 선택 게이트(6)는 컬럼 디코더(74)의 컬럼 디코딩 신호를 전달하는 컬럼 선택 라인(CSL)에 연결된다. 상기 컬럼 디코더(74)는 컬럼 어드레스 멀티 플렉서(70)의 선택 컬럼 어드레스(SCADD)에 응답하여 컬럼 디코딩 신호를 상기 컬럼 선택라인 및 상기 레지스터(50)로 인가한다.
도 9에서 로컬 입출력 라인 페어(LIO,LIOB)는 제1 멀티 플렉서(7)와 연결된다. 상기 제1 멀티플렉서(7:F-MUX))를 구성하는 트랜지스터들(T10,T11)이 로컬 입출력 라인 제어신호(LIOC)에 의해 턴온될 때, 로컬 입출력 라인 페어(LIO,LIOB)는 글로벌 입출력 라인 페어(GIO,GIOB)와 연결된다. 이에 따라 데이터의 리드 동작 모드에서는 로컬 입출력 라인 페어(LIO,LIOB)에 나타나는 데이터가 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 한편, 반대로 데이터의 라이트 동작 모드에서는 상기 글로벌 입출력 라인 페어(GIO,GIOB)에 인가된 라이트 데이터가 상기 로컬 입출력 라인 페어(LIO,LIOB)로 전달된다. 여기서, 상기 로컬 입출력 라인 제어신호(LIOC)는 상기 로우 디코더(75)에서 출력되는 디코딩 신호에 응답하여 생성되는 신호일 수 있다.
콘트롤 유닛(30)으로부터 출력되는 패쓰 결정신호(MA)가 활성화 상태인 경우에, 상기 글로벌 입출력 라인 페어(GIO,GIOB)으로 전달된 리드 데이터는 상기 제2 멀티플렉서(40)를 통해 입출력 센스앰프 및 드라이버(22)로 전달된다. 입출력 센스앰프(22)는, 지금까지의 데이터 경로를 통해 전달됨에 따라 레벨이 미약해진 데이터를 재차로 증폭하는 역할을 담당한다. 상기 입출력 센스앰프(22)로부터 출력된 리드 데이터는 멀티플렉서 및 드라이버(26)를 통해 제1 포트(60)로 전달된다. 한편, 이 경우에 패쓰 결정신호(MB)는 비활성화 상태이므로 상기 제2 멀티플렉서(41) 는 디세이블된다. 따라서, 상기 공유 메모리 영역(11)에 대한 제2 프로세서(200)의 억세스 동작은 차단된다. 그렇지만, 이 경우에 제2 프로세서(200)는 제2포트(61)를 통해 상기 공유 메모리 영역(11)이외의 전용 메모리 영역들(12,13)을 억세스 할 수 있다.
상기 콘트롤 유닛(30)으로부터 출력되는 패쓰 결정신호(MA)가 활성화 상태인 경우에, 제1 포트(60)를 통해 인가되는 라이트 데이터는 멀티플렉서 및 드라이버(26), 입출력 센스앰프 및 드라이버(22), 및 상기 제2 멀티플렉서(40)를 차례로 거쳐서 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 상기 제1 멀티플렉서(7:F-MUX))가 활성화되면 상기 라이트 데이터는 로컬 입출력 라인 페어(LIO,LIOB)로 전달되어, 선택된 메모리 셀(4)에 저장된다.
도 9에서 보여지는 출력 버퍼 및 드라이버(60-1)와 입력 버퍼(60-2)는 도 2의 제1 포트(60)에 대응되거나 포함될 수 있다. 또한, 입출력 센스앰프 및 드라이버가 2개(22,23)로 배치되며, 상기 제2 멀티 플렉서(40,41)는, 2개의 프로세서가 동시에 공유 메모리 영역(11)의 데이터를 억세스하는 경우를 방지하기 위해, 서로 상보적 동작을 가짐을 알 수 있다.
제1,2 프로세서들(100,200)은, 억세스 동작시에 글로벌 입출력 라인 페어(GIO,GIOB)와 메모리 셀(4)간에 존재하는 회로 소자들 및 라인들을 공통으로 사용하고, 각 포트에서 상기 제2 멀티플렉서(40,41)까지의 입출력 관련 회로 소자들 및 라인들을 독립적으로 사용한다.
보다 구체적으로, 상기 공유 메모리 영역(11)의 글로벌 입출력 라인 페 어(GIO,GIOB)와, 상기 글로벌 입출력 라인 페어와 동작적으로 연결되는 로컬 입출력 라인 페어(LIO,LIOB)와, 상기 로컬 입출력 라인 페어와는 컬럼 선택신호(CSL)에 의해 동작적으로 연결되는 비트라인 페어(BL,BLB)와, 상기 비트라인 페어(BL,BLB)에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프(5)와, 상기 비트라인(BL)에 억세스 트랜지스터(AT)가 연결된 메모리 셀(4)은, 상기 제1,2 포트(60,61)를 통하여, 각기 상기 제1,2 프로세서들(100,200)에 의해 공유됨을 주목하여야 한다.
상기한 바와 같이, 도 9에서 보여진 바와 같은 세부 구성을 갖는 본 발명의 반도체 메모리 장치에 의해, 프로세서들(100,200)간의 데이터 인터페이싱 기능이 달성된다. 인터페이스 부로서 기능하는 내부 레지스터(50)를 활용함에 의해 상기 프로세서들(100,200)은 공통으로 억세스 가능한 공유 메모리 영역을 통해 데이터 통신을 수행하며, 억세스 권한 이양시 프리차아지 스킵 문제도 해결할 수 있게 된다.
중요하게도, 본 발명의 목적을 달성하기 위한 로우 디코더의 디코딩 동작에 따라, 상기 공유 메모리 영역들 내에서 데이터 트랜스퍼 영역을 각기 제외하고 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되어지게 된다.
본 발명이 적용되는 멀티 프로세서 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 멀티 프로세서 시스템의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 로우 디코딩의 세부적 변경이나, 공유 메모리 뱅크 구성, 또는 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
예를 들어, 8개의 메모리 영역중 3개를 공유 메모리 영역으로 나머지 5개를 전용 메모리 영역으로 지정하거나, 4개의 메모리 영역을 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 2개의 프로세서를 사용하는 시스템의 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 억세스하도록 할 수 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
도 1은 본 발명의 컨벤셔날 기술에 따른 멀티 프로세서 시스템의 개략적 블록도
도 2는 도 1에 따른 원디램의 동작적 특징을 설명하기 위한 회로 개략도
도 3은 도 2중 메모리 뱅크들과 레지스터를 억세스하기 위한 어드레스 할당을 보인 도면
도 4는 멀티 공유 메모리 뱅크 구조에서 한 포트에 대한 메모리 사용확장의 경우 사용제한이 나타나는 영역을 보여주는 컨벤셔날 케이스의 도면
도 5는 본 발명의 실시예에 따라 멀티 공유 메모리 뱅크 구조에서 한 포트에 대한 메모리 사용확장을 가능하게 하는 로우 디코딩 관련 도면
도 6은 도 5에 따라 한 포트에 대한 메모리 사용이 확장된 것을 도 4와는 대조적으로 보여주는 도면
도 7은 도 5에 따라 전용 및 공유 메모리 뱅크들과 로우 디코더들의 대응적 배치를 보여주는 도면
도 8은 본 발명에 적용되는 로우 디코더의 일 구현 예를 보여주는 상세회로도
도 9는 본 발명에 적용되는 반도체 메모리 장치의 구체적 회로 블록도로서 하나의 공유 메모리 영역에 대한 멀티패쓰 억세싱을 보여주는 도면

Claims (21)

  1. 멀티 프로세서 시스템에 채용하기 적합한 반도체 메모리 장치에 있어서:
    상기 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된 적어도 둘 이상의 공유 메모리 영역들과;
    상기 공유 메모리 영역들 내에서 데이터 트랜스퍼 영역을 각기 제외하고 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되어지도록 하는 로우 디코딩부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이터 트랜스퍼 영역은 상기 프로세서들에 의해 공유적으로 억세스되고 상기 잔존 메모리 영역들은 상기 프로세서들 중 하나의 프로세서에 의해 전용으로 억세스됨을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 로우 디코딩부는 상기 공유 메모리 영역들의 행을 구동하기 위해 인가되는 로우 어드레스에 응답하여, 데이터 트랜스퍼용 제1 할당 어드레스, 한 포트 전용 제1 할당 어드레스, 한 포트 전용 제2 할당 어드레스, 및 데 이터 트랜스퍼용 제2 할당어드레스의 순서로 어드레스 맵이 이루어지도록 디코딩을 행함을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 공유 메모리 영역들이 2개인 경우에 제1 공유 메모리 영역에 설정된 데이터 트랜스퍼 영역은 최하위 어드레스에 할당되어 있고, 제2 공유 메모리 영역에 설정된 데이터 트랜스퍼 영역은 최상위 어드레스에 할당되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 공유 메모리 영역들이 2개인 경우에 제1 공유 메모리 영역에 설정된 데이터 트랜스퍼 영역은 최상위 어드레스에 할당되어 있고, 제2 공유 메모리 영역에 설정된 데이터 트랜스퍼 영역은 최하위 어드레스에 할당되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 데이터 트랜스퍼 영역들을 억세스 하기 위한 어드레스가 인가되는 경우에 상기 데이터 트랜스퍼 영역들은 디세이블 되고 대신에 대응되는 인터페이싱 용 레지스터가 인에이블됨을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 인터페이싱 용 레지스터는 상기 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 메모리 셀 어레이의 외부에 위치되며, 래치 타입의 데이터 저장회로로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 메모리 셀 어레이 내에는 상기 프로세서들 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비됨을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 설정된 메모리 용량단위는 메모리 뱅크 단위임을 특징으로 하는 반도체 메모리 장치.
  10. 멀티 프로세서 시스템에 채용하기 적합한 반도체 메모리 장치에 있어서:
    상기 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된 제1 및 제2 공유 메모리 영역들과;
    한 포트에 대한 메모리 사용확장을 위하여, 상기 제1 공유 메모리 영역의 데 이터 트랜스퍼 영역부터 잔존 메모리 영역까지 차례로 로우 어드레스 디코딩을 수행함에 의해 상기 제1 공유 메모리 영역의 데이터 트랜스퍼 영역이 최하위 로우 어드레스에 의해 억세스되도록 하는 제1 로우 디코더와, 상기 제2 공유 메모리 영역의 잔존 메모리 영역부터 데이터 트랜스퍼까지 역으로 로우 어드레스 디코딩을 수행함에 의해 상기 제2 공유 메모리 영역의 데이터 트랜스퍼 영역이 최상위 로우 어드레스에 의해 억세스되도록 하는 제2 로우 디코더를 가지는 로우 디코딩부를 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 데이터 트랜스퍼 영역은 상기 프로세서들에 의해 공유적으로 억세스되고 상기 잔존 메모리 영역들은 메모리 확장 사용을 위해 상기 프로세서들 중 하나의 프로세서에 의해 전용으로 억세스됨을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 로우 디코딩부는 상기 공유 메모리 영역들의 행을 구동하기 위해 인가되는 로우 어드레스에 응답하여, 데이터 트랜스퍼용 제2 할당 어드레스, 한 포트 전용 제2 할당 어드레스, 한 포트 전용 제1 할당 어드레스, 및 데이터 트랜스퍼용 제1 할당어드레스의 순서로 어드레스 맵이 이루어지도록 디코딩을 행함을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 데이터 트랜스퍼 영역들을 억세스 하기 위한 로우 어드레스가 인가되는 경우에 상기 데이터 트랜스퍼 영역들은 디세이블 되고 대신에 대응되는 인터페이싱 레지스터가 인에이블됨을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 인터페이싱 레지스터는 상기 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 메모리 셀 어레이의 외부에 위치되며, 래치 타입의 데이터 저장회로로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  15. 제10항에 있어서, 상기 메모리 셀 어레이 내에는 상기 프로세서들 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비됨을 특징으로 하는 반도체 메모리 장치.
  16. 제10항에 있어서, 상기 설정된 메모리 용량단위는 메모리 뱅크 단위임을 특징으로 하는 반도체 메모리 장치.
  17. 멀티 프로세서 시스템에 있어서:
    각기 설정된 타스크를 수행하는 적어도 둘 이상의 프로세서들과;
    상기 프로세서들 중 하나에 연결되어 있으며 상기 프로세서들의 부트 코드를 불휘발적으로 저장하고 있는 불휘발성 반도체 메모리와;
    상기 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된 적어도 둘 이상의 공유 메모리 영역들과, 상기 공유 메모리 영역들 내에서 데이터 트랜스퍼 영역을 각기 제외하고 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되어지도록 하는 로우 디코딩부를 구비하는 반도체 메모리 장치를 포함함을 특징으로 하는 멀티 프로세서 시스템.
  18. 제17항에 있어서, 상기 불휘발성 반도체 메모리 장치는 낸드 플래시 메모리 임을 특징으로 하는 멀티 프로세서 시스템.
  19. 제18항에 있어서, 상기 시스템은 휴대용 멀티미디어 디바이스임을 특징으로 하는 멀티 프로세서 시스템.
  20. 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된 적어도 둘 이상의 공유 메모리 영역들을 구비한 반도체 메모리 장치에서의 로우 디코딩 방법에 있어서:
    로우 어드레스에 응답하는 단계와;
    한 포트에 대한 메모리 사용 확장을 위하여, 상기 공유 메모리 영역들 내에서 데이터 트랜스퍼 영역을 각기 제외하고, 설정된 하나의 포트에 전용으로 할당되어질 잔존 메모리 영역들에 대한 어드레스 맵이 서로 연속적으로 형성되어지도록 하는 로우 디코딩 단계를 구비함을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 로우 디코딩 단계는, 상기 하나의 공유 메모리 영역에 대하여는 로우 디코더에서 가까운 워드라인부터 차례로 로우 디코딩을 수행한 경우라면, 상기 하나의 공유 메모리 영역에 인접한 공유 메모리 영역에 대하여는 대응되는 로우 디코더에서 가까운 워드라인부터 차례로 로우 디코딩을 수행하는 것을 특징으로 하는 방법.
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