KR100944664B1 - 노이즈 방지 기능을 갖는 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 노이즈 방지용 전도층을 비트 라인들 사이에 위치시켜 전압 간섭에 의한 노이즈를 억제하여 소자의 신뢰성을 높일 수 있도록한 노이즈 방지 기능을 갖는 반도체 메모리 소자에 관한 것으로, 비트 라인이 2개의 전도층으로 구성되는 제 1,2 전도층 비트 라인들;상기 제 1,2 전도층 비트 라인들과 수직인 방향으로 워드 라인과 동일한 수의 워드 라인 콘트롤용 전도층;이들 3개의 전도층들 사이에 일정 전압을 갖는 그물 구조 형태로 구성되는 제 1,2,3 노이즈 방지용 전도층을 포함한다.
노이즈 방지, DRAM, Bit line coupling

Description

노이즈 방지 기능을 갖는 반도체 메모리 소자{Semiconductor memory device with function for preventing noise}
도 1a내지 도 1c는 종래 기술의 반도체 메모리 소자의 레이 아웃 구성도
도 2a내지 도 2c는 본 발명에 따른 반도체 메모리 소자의 레이 아웃 구성도
- 도면의 주요 부분에 대한 부호의 설명 -
21. 제 1 전도층 비트 라인 22. 제 1 랜딩 패드
23. 제 1 노이즈 방지용 전도층 24. 제 2 전도층 비트라인
25. 제 2 노이즈 방지용 전도층 26. 워드 라인 콘트롤용 전도층
27. 제 2 랜딩 패드 28. 제 3 노이즈 방지용 전도층
본 발명은 반도체 소자에 관한 것으로, 구체적으로 노이즈 방지용 전도층을 비트 라인들 사이에 위치시켜 전압 간섭에 의한 노이즈를 억제하여 소자의 신뢰성 을 높일 수 있도록한 노이즈 방지 기능을 갖는 반도체 메모리 소자에 관한 것이다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 소자에 관하여 설명한다.
도 1a 내지 도 1c는 종래 기술의 반도체 메모리 소자의 레이아웃 구성도이다.
DRAM 셀은 워드라인, 비트라인, 커패시터 등으로 구성되는데 저장된 데이터를 "0" 또는 "1"로 구분하는 센싱 마진은 비트 라인 전압차이를 이용한다.
그 구성은 복수개의 메모리 셀들이 행들과 열들의 매트릭스 구조로 배열되는 메모리 셀 어레이를 가진다.
메모리 셀 각각은 하나의 트랜지스터와 하나의 커패시터로 구성되는데, 커패시터는 하이 레벨 또는 로우 레벨의 디지털 정보가 전하의 형태로 저장된다.
그리고 로우 어드레스와 칼럼 어드레스에 의하여 하나의 메모리 셀이 선택되면, 선택된 메모리 셀의 데이터는 차아지 세어링(charge sharing)을 통하여 비트 라인에 전송된다.
그리고 비트 라인에 전송된 데이터는 비트 라인의 한쪽 끝에 연결되는 센싱 앰프에 의하여 센싱이 이루어진다.
센싱 앰프는 하나의 쌍을 이루는 제1 비트 라인과 제2 비트 라인의 차지 전압의 차이를 감지하여 증폭한다.
제1 비트 라인과 제2 비트 라인은 서로 인접하여 배치되며, 자신의 메모리 셀은 선택하지 않는다.
제조 기술의 최소 선폭이 0.18㎛ 이하로 줄어들면서 비트라인 상호간의 전압에 영향을 주는 노이즈들이 크게 발생하였다. 이것은 데이터 센싱 마진을 작게하여 오동작의 원인이 되고 있다.
이를 극복하기 위해 비트라인 상호간에 노이즈의 영향을 줄이는 것이 DRAM 셀 동작의 중요한 변수로 되었는데 그 방법 중 하나의 방법에 있어서 트위스트 비트라인 방식을 채택하고 있다.
DRAM 셀에서 비트 라인간 커플링은 데이터 센싱 마진을 축소시키기 때문에 비트 라인간의 거리를 크게 한다.
DRAM 동작상 트위스트 비트 라인은 통상 2개의 전도층으로 구성되어 있고 이와 수직인 방향으로 워드라인과 동일한 수의 콘트롤 라인이 존재한다.
종래 기술에서는 도 1a에서 같이, 먼저 트위스트 비트라인을 구성하는 2개의 전도층을 각각 제 1 전도층과 제 2 전도층이라 했을 때 제 1 전도층에는 비트라인 한 쌍(11)이 있고 또 다른 비트라인 한 쌍의 전기적 연결을 위한 랜딩 패드(12)가 있다.
그리고 도 1b에서와 같이, 제 2 전도층에는 비트 라인 한쌍(13)이 구성된다.
그리고 제 1 전도층과 제 2 전도층 사이에 워드라인을 콘트롤하는 제 3 전도층이 존재하고 이 워드라인 콘트롤용 라인(14)과 랜딩 패드(15)의 수는 워드라인의 수와 동일하다.
그러나 이와 같은 종래 기술의 반도체 메모리 소자는 다음과 같은 문제점이 있다.
종래 기술의 반도체 메모리 소자는 노이즈에 의한 센싱 마진의 감소를 억제하기 위하여 트위스트 비트 라인 구조를 채택하고 있으나 제조 기술의 최소 선폭이 0.18㎛ 이하로 줄어들면서 비트라인 상호간의 전압에 영향을 주는 노이즈들이 크게 발생하였다. 이것은 데이터 센싱 마진을 작게하여 오동작의 원인이 되고 있다.
이와 같은 비트 라인간의 커플링에 의해 데이터 센싱 마진이 축소되기 때문에 소자의 동작 신뢰성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 소자의 문제를 해결하기 위하여 안출한 것으로, 노이즈 방지용 전도층을 비트 라인들 사이에 위치시켜 전압 간섭에 의한 노이즈를 억제하여 소자의 신뢰성을 높일 수 있도록한 노이즈 방지 기능을 갖는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 노이즈 방지 기능을 갖는 반도체 메모리 소자는 제1 전도층으로 이루어진 제1 비트라인 및 제2 비트라인으로 구성되는 제1 비트라인쌍, 제2 전도층으로 이루어진 제3 비트라인 및 제4 비트라인으로 구성되는 제2 비트라인쌍, 상기 제1 및 제2 전도층 사이에, 상기 제1 및 제2 비트라인쌍과 수직하게 워드라인과 동일한 수로 배치되며 제3 전도층으로 이루어진 워드라인 콘트롤 라인, 및 상기 제1 및 제2 비트라인 사이, 상기 제3 및 제4 비트라인 사이에 일정 전압을 갖는 그물 모양으로 각각 배치되어, 인접 비트라인 사이의 노이즈를 방지하는 제1 및 제2 노이즈 방지용 전도층을 포함하는 것을 특징으로 한다.
본 발명에 따른 노이즈 방지 기능을 갖는 반도체 메모리 소자의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 메모리 소자의 레이아웃 구성도이다.
본 발명은 트위스트 비트라인 방식에 일정 전압을 항상 갖는 그물 구조를 첨가함으로 비트라인 상호간의 간섭등을 제거한 것이다.
즉, 비트라인 사이에 상호 간섭을 배제하기 위한 쉴드층(shield bar)을 삽입하여 커플링을 제거한다.
DRAM 동작상 트위스트 비트라인은 통상 2개의 전도층으로 구성되어 있고 이와 수직인 방향으로 워드라인과 동일한 수의 콘트롤 라인이 존재한다.
이들 3개의 전도층 사이에 전압의 상호 간섭이 발생하는데 이 상호 간섭에 대해 일정 전압을 갖는 그물구조 형태의 쉴드층을 삽입하므로 상호 간섭을 제거하는 것이다.
먼저 트위스트 비트라인을 구성하는 2개의 전도층을 각각 제 1 전도층과 제 2 전도층이라 했을 때 제 1 전도층에는 도 2a에서와 같이, 제 1 전도층 비트라인(21) 한 쌍이 있고 또 다른 비트라인 한 쌍의 전기적 연결을 위한 제 1 랜딩 패드(22)가 있는데 이들 사이에 일정전압을 갖는 라인을 삽입한다.
즉, 제 1 노이즈 방지용 전도층(23)을 삽입 형성하여 비트라인간의 상호 간 섭을 억제한다.
도 2b에서와 같이, 다른 비트라인을 구성하는 제 2 전도층 비트라인(24)의 사이에도 일정 전압을 갖는 라인 즉, 제 2 노이즈 방지용 전도층(25)을 삽입하고 이 역시 다른 2개의 전도층에 있는 일정 전압을 갖는 라인과 전기적으로 연결시킨다.
그리고 도 2c에서와 같이, 제 1 전도층과 제 2 전도층 사이에 워드라인을 콘트롤하는 제 3 전도층(26)이 존재하고 제 3 전도층에는 제 2 랜딩 패드(27)가 형성된다.
여기서, 워드라인 콘트롤용 제3 전도층(26)의 수는 워드라인의 수와 동일하다.
이 워드라인 콘트롤용 라인 사이에도 일정 전압을 갖는 제 3 노이즈 방지용 전도층(28)을 삽입한다.
제 1 전도층에 있는 일정 전압을 갖는 라인과 워드라인 콘트롤용 라인 사이에 삽입되어 있는 일정 전압을 갖는 라인은 서로 전기적으로 연결되어 있다.
다른 비트라인을 구성하는 제 2 전도층중의 비트라인 사이에도 일정 전압을 갖는 라인을 삽입하고 이 역시 다른 2개의 전도층에 있는 일정 전압을 갖는 라인과 전기적으로 연결시킨다.
이와 같이 이들 3개의 전도층 사이에 일정 전압을 갖는 그물구조 형태의 전도층을 삽입하므로 비트라인 상호간의 전압 간섭을 상당부분 줄이 수 있게 되고 일정 전압을 갖는 라인 사이를 연결하는 콘택홀도 일정 전압을 가지므로 이 콘택홀도 전압 간섭을 줄이는 효과가 발생한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 노이즈 방지 기능을 갖는 반도체 메모리 소자는 다음과 같은 효과가 있다.
본 발명은 폴디드 구조의 비트 라인 및 트위스트 비트 라인 구조에서 비트 라인 상호간의 노이즈를 줄일 수 있다.
즉, 트위스트 비트 라인은 통상 2개의 전도층으로 구성되어 있고 이와 수직인 방향으로 워드라인과 동일한 수의 콘트롤 라인이 있는 경우에서 이들 3개의 전도층 사이에 전압의 차이에 의해 발생하는 상호 간섭을 억제하기 위하여 그물 구조 형태의 전도층을 삽입하여 노이즈를 줄일 수 있다.
이는 데이터 센싱 마진을 크게 하여 소자의 동작 신뢰성을 높이고, 제품의 생산성을 높이는 효과를 갖는다.

Claims (6)

  1. 제1 전도층으로 이루어진 제1 비트라인 및 제2 비트라인으로 구성되는 제1 비트라인쌍;
    제2 전도층으로 이루어진 제3 비트라인 및 제4 비트라인으로 구성되는 제2 비트라인쌍;
    상기 제1 및 제2 전도층 사이에, 상기 제1 및 제2 비트라인쌍과 수직하게 워드라인과 동일한 수로 배치되며 제3 전도층으로 이루어진 워드라인 콘트롤 라인; 및
    상기 제1 및 제2 비트라인 사이, 상기 제3 및 제4 비트라인 사이에 일정 전압을 갖는 그물 모양으로 각각 배치되어, 인접 비트라인 사이의 노이즈를 방지하는 제1 및 제2 노이즈 방지용 전도층을 포함하는 것을 특징으로 하는 노이즈 방지 기능을 갖는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 비트라인쌍 사이에 배치되어 상기 제1 비트라인쌍과 제2 비트라인쌍을 전기적으로 연결하기 위한 제1 랜딩 패드를 포함하며,
    상기 제1 랜딩 패드 사이에도 제1 노이즈 방지용 전도층이 배치된 것을 특징으로 하는 노이즈 방지 기능을 갖는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 워드라인 콘트롤 라인 사이에 배치된 제3 노이즈 방지용 전도층을 포함하는 것을 특징으로 하는 노이즈 방지 기능을 갖는 반도체 메모리 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 및 제2 노이즈 방지용 전도층은 전기적으로 연결된 것을 특징으로 하는 노이즈 방지 기능을 갖는 반도체 메모리 소자.
  6. 제3항에 있어서,
    상기 제3 노이즈 방지용 전도층은 제1 및 제2 노이즈 방지용 전도층과 전기적으로 연결된 것을 특징으로 하는 노이즈 방지 기능을 갖는 반도체 메모리 소자.
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