KR19980081307A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치에서, 노이즈 발생을 방지를 위한 비트라인 및 버스라인 사이의 결합 (coupling) 커패시턴스의 부조화의 배제 목적으로, 열 선택 신호 라인이 상기 비트라인 및 상기 버스라인의 층 사이의 개재 (intermediate) 층 위치에 배치된다. 또한, 상기 열 선택 라인의 폭이 증대되어 콘텍 (contact)에 의해 서로 상이한 폭을 가지는 상기 비트라인을 덮고 그럼으로써 상기 열 선택 신호 라인에 의하여 상기 비트라인 및 상기 버스라인을 차폐(shielding)하게 하고 상기 비트라인 및 상기 버스라인 사이의 상기 결합 커패시턴스의 조화를 이룬다.

Description

반도체 메모리장치
본 발명은 반도체 메모리장치, 특히 멀티-뱅크 기억 구조에 관한 것이다.
독립하여 동작하는 복수의 뱅크가 칩에 배열되어 있으며 그러한 기억들은 서로 사이에 끼어있는 멀티-뱅크 기억 구조에 대하여 공지된 바 있다. 즉, 상기 인터리브 (interleave) 시스템은 해당하는 열 어드레스 래치회로 (latch circuit)에서 열 어드레스를 래칭함으로서 엑세스되는 동안에, 다른 뱅크의 열 어드레스는 프로세서로부터 해당하는 래치회로로 전송되는 식으로 동작한다. 상기 시스템은 따라서 연속적으로 두 개의 뱅크를 엑세스함에 있어서 이전의 뱅크의 엑세스가 완결되기까지 기다리지 않고서도 가능하다. 또한, 어떤 뱅크가 엑세스되는 동안에는 다른 뱅크는 프리차아징 (precharging) 또는 리프레쉬(refresh) 동작을 수행할 수 있다. 또한, I/O 버스라인이 파이프라인 동작을 하는 인터리브 동작에 있는 뱅크의 사이에 공통적으로 사용되는 경우, 다른 뱅크로부터의 데이터가 연속적으로 출력될 수 있다.
현재로서는, 반도체 메모리의 고속동작을 실현하기 위하여 이러한 멀티-뱅크 기억 구조가 선택되어 사용되어 왔다.
이하에서는 상기 멀티-뱅크 기억 구조로서, 도 1에서 나타난 뱅크 (A) 및 뱅크 (B)를 포함하는 2-뱅크 구조에 대하여 설명하겠다. 도 1에서, 상기 뱅크 (A)는 각각이 메트릭스내의 복수의 메모리셀로 구성되는 플레이트 (P1) 및 플레이트 (P2)를 구비한다. 예를들어, 상기 플레이트 (P1)에는 도 2에서 도시된 바와 같이, 열 어드레스 디코더 (RD1)에 접속된 복수의 워드라인, 열 어드레스 디코더 (CD1)에 접속된 복수의 열 선택 라인 (select line)(1 내지 4), 및 비트라인 (D1 내지 D4 및 DB1 내지 DB4)의 복수개의 쌍을 구비한다. 상기 비트라인 (D1 내지 D4)은 상기 비트라인 (DB1)에 상보인 관계이다. 예를들어, 상기 비트라인 (D1)이 하이레벨 (예를들어, 논리 1)인 경우, 상기 비트라인 (DB1)은 로우레벨 (예를들어 논리 0)이다. 각 메모리셀은 각 비트라인의 쌍 및 각 워드라인을 가로지르는 위치에 배열되어 있다. 상기 플레이트 (P1)내의 상기 비트라인 (D1 내지 D4)은 I/O 버스라인 (T1)에 공통 접속하여 있고 상기 비트라인 (DB1 내지 DB4)은 I/O 버스라인 (N1)에 공통 접속하여 있다. 상기 버스라인 (T1)은 상기 버스라인 (N1)에 상보인 관계이다. 상기 플레이트 (P2)의 구조는 상기 플레이트 (P1)의 구조와 동일하다. 상기 플레이트 (P2)의 비트라인의 쌍은 한 쌍의 I/O 버스라인 (T2 및 N2)에 공통 접속되어 있다. 반면에, 상기 뱅크 (B)는 상기 뱅크 (A)와 동일한 구조이다. 플레이트 (P3)내의 비트라인 (D10, DB10, D20, 및 DB20)의 쌍은 한쌍의 I/O 버스라인 (T1 및 N1)에 공통접속하여 있다. 플레이트 (P4)내의 비트라인의 쌍은 한 쌍의 I/O 버스라인 (T2 및 N2)에 접속하여 있다. 상기 I/O 버스라인 (T1, N1, T2, 및 N2)은 데이터를 라이트 또는 리드하는 라이트 버퍼 (WBUF) 및 데이터 증폭기 (DAMP)에 접속하여 있다.
다음, 본 기억 장치의 동작에 대하여 설명한다. 각 워드라인에 응답함으로써, 상기 뱅크 (A)의 상기 비트라인 (D1 및 DB1)에 결합된 메모리셀 (도시되지않음)에 저장된 데이터는 상기 비트라인 (D1 및 DB1)에 전송된다. 그러면, 상기 열 선택 라인 (1)은 활성화 (하이레벨)되어 상기 비트라인 (D1 및 DB1)으로부터 각각 상기 I/O 버스라인 (T1 및 N1)으로 데이터를 전송하고, 상기 데이터는 상기 뱅크 (B)를 통하여 상기 데이터 증폭기 (DAMP)(109)로 출력된다. 이 경우, 상기 뱅크 (B)내의 상기 비트라인 (D10 및 DB10)에 접속된 메모리셀 (도시되지않음)에 저장된 어떠한 데이터도 상기 I/O 버스라인 (T1 및 N1)으로 전송되지 않는다. 반대로, 상기 뱅크 (B)내의 상기 데이터가 상기 비트라인 (D10 및 DB10)으로부터 상기 I/O 버스라인 (T1 및 N1)으로 전송되는 경우, 상기 뱅크 (A)내의 데이터는 상기 I/O 버스라인 (T1 및 N1)으로 전송되지 않는다.
도 3a 는 상기 뱅크 (B)내의 상기 비트라인 (D10 및 DB10) 및 상기 I/O 버스라인 (T1 및 N1)의 사이 접속영역 둘레의 레이아웃을 도시한다. 도 3b는 도 3b의 라인 (ⅢA-ⅢA')으로 도시된 영역의 측면도를 도시한다. 2 개의 I/O 버스라인 (T1/N1)이 서로 수직방향으로 나란히 놓여있다. 상기 I/O 버스라인 (N1)은 콘텍 (208 및 209)을 통하여 확산영역 (K1)에 접속되어 있다. 상기 I/O 버스라인 (T1)은 콘텍 (211 및 212)을 통하여 확산영역 (K4)에 접속되어 있다. 비트라인 (D10 및 DB10)은 수평방향으로 서로 나란히 놓여있다. 상기 비트라인 (D10)은 콘텍 (216 및 217)을 통하여 확산영역 (K5)에 접속된 상기 I/O 버스라인 (T1) 아래에 연장된 영역을 가진다. 상기 비트라인 (DB10)은 콘텍 (213 및 214)을 통하여 확산영역 (K2)에 접속된 상기 I/O 버스라인 (N1) 아래에 연장된 영역을 가진다. 열 선택 라인 (206)은 위쪽에서 바라볼 때 상기 비트라인 (D10 및 DB10) 사이에서 수평방향으로 놓여있다. 상기 열 선택 라인 (206)은 콘텍 (215)을 통하여 텅스텐 층 (204)에 접속되고 상기 텅스텐 층 (204)은 콘텍 (210)을 통하여 게이트 전극 (203)에 결합된다. 상기 비트라인 (D10 및 DB10)은 하부 도전층으로서 실리사이드 (silicide) 층으로부터 형성된다. 상기 I/O 버스라인 (T1 및 N1) 및 텅스텐 층 (204)은 개재 (intermediate) 도전층으로서 텅스텐 (W) 층으로부터 형성된다. 상기 열 선택 라인 (206)은 상부 도전층으로서 알루미늄 층으로부터 형성된다.
본 실시예에서, 열 선택 신호는 선택된 열 선택 라인 (206)에 제공되고, 상기 신호는 상기 콘텍 (215), 상기 텅스텐 층 (204), 및 상기 콘텍 (210)을 통하여 상기 게이트 전극 (203)에 전송된다. 이때, 상기 확산 층 (K1 및 K2)은 도전형이며, 상기 확산 층 (K4 및 K5)은 도전형이다. 그 결과, 상기 비트라인 (D10)상의 데이터는 상기 I/O 버스라인 (T1)으로 출력되고, 상기 비트라인 (DB10)상의 데이터는 상기 I/O 버스라인 (N1)으로 출력된다.
이 경우, 도 4a에서 보듯이, 층간 커패시턴스는 인접 층 사이, 예를들어, 상기 비트라인 (D10 및 DB10) 및 상기 I/O 버스라인 (T1 및 N1)의 사이에 존재한다. 세부적으로, 도 4a에서 보듯이, 상기 I/O 버스라인 (T1) 및 상기 비트라인 (D10)의 사이에 결합 커패시턴스 (C1)가 있으며, 상기 I/O 버스라인 (T1) 및 상기 비트라인 (DB10)의 사이에 결합 커패시턴스 (C2)가 있으며, 상기 I/O 버스라인 (N1) 및 상기 비트라인 (D10)의 사이에 결합 커패시턴스 (C3)가 있으며, 상기 I/O 버스라인 (N1) 및 상기 비트라인 (DB10)의 사이에 결합 커패시턴스 (C4)가 있다. 여기서 주목할 것은 상기 커패시턴스 (C1 및 C4)측에 콘텍이 형성되기 때문에 상기 커패시턴스 (C1 및 C4)에 해당하는 상기 비트라인의 폭이 상기 커패시턴스 (C2 및 C3)에 해당하는 상기 비트라인의 폭보다 크다는 것이다.
다음으로, 예를들어, 상기 뱅크 (A)의 상기 열 선택 신호 (1)는 열 어드레스 스트로브 (CAS) 신호에 대한 응답으로 활성화되기 때문에 상기 비트라인 (D1 및 DB1)상의 데이터는 상기 I/O 버스라인 (T1 및 N1)에 전송되고 상기 뱅크 (B)를 통하여 상기 데이터 증폭기 (DAMP)에 출력된다. 이 경우, 상기 뱅크 (B)는 열 어드레스 스트로브 (RAS) 신호에 의하여 엑세스되어서 상기 뱅크 (B)를 통하여 상기 데이터의 출력시 상기 비트라인 (D10 및 DB10)을 각각 공급전위 (VCC) 및 접지전위 (GND)로부터 중간전위 (VCC/2)로 프리차아지한다.
상기 비트라인 (D10 및 DB10)을 프리차아징할 때, 상기 I/O 버스라인 (T1 및 N1)상의 상기 전위레벨은 상기 비트라인 (D10 및 DB10)의 상기 프리차아징에 기초하여 커페시터 (C1 내지 C4)의 결합에 의하여 영향을 받는다. 여기서, 상기 비트라인 (D10 및 DB10)이 라인 폭이 서로 동일하며 일정하게 유지된다면 이들 비트라인 (D10 및 DB10) 중 하나가 VCC 전위에서 VCC/2 로 프리차아지되고, 그 결과 층간 커패시턴스의 변화가 상호대칭되어 이에 대한 상기의 영향은 상쇠된다. 즉, C1-C2=0 및 C3-C4=0 의 관계가 만족된다. 그러나, 상기 비트라인 (D10)이 상기 I/O 버스라인 (T1) 아래의 위치에서 상기 콘텍 (216 및 217)을 가지고 상기 비트라인 (DB10)이 상기 I/O 버스라인 (N1) 아래의 위치에서 콘텍 (213 및 214)을 가지므로, 상기 비트라인 (D10 및 DB10)의 두께가 서로 동일하지 않으므로, 상기 결합 커패시턴스는 C1C2 및 C4C3 의 관계를 가진다. 이러한 이유로, 상기 커패시턴스 (C1 내지 C4)의 차이에 기초하는 전위변화가 상기 콘텍이 제공된 측에서 크게되어 노이즈가 상기 I/O 버스라인에서 발생되며 상기 뱅크 (A)로부터 출력되는 상기 데이터에 악영향을 끼친다. 전체 I/O 버스라인의 커패시턴스가 CIO인 경우 상기 I/O 버스라인 및 상기 비트라인 사이의 층간 커패시턴스의 부조화에 의하여 생기는 전체 커패시턴스 차이는 CBIT가 되고, 그러면 CBIT는 CIO의 약 1%가 되고 상기 비트라인은 프리차아징에 의하여 3.3V로 변동된다. 결과적으로, 도 4B에서 보듯이 상기 변동의 영향으로 약 33mV의 노이즈가 상기 I/O 버스라인에 생기게된다. 상기 I/O 버스라인상에 발생된 상기 노이즈는 바로 상기 데이터 증폭기 (DAMP)의 불량작동이 생기는 것과 같은 동작 마진의 불량화를 초래하게 되어 고집적화시 상기 반도체 메모리가 올바르게 작동하지 못하게 된다.
반면, 일 특개평 62-60255 호에는 워드라인, 비트라인, 및 상기 비트라인 및 상기 워드라인 사이에서 상기 비트라인 및 상기 워드라인의 커패시턴스를 감소시키는 열 어드레스 라인을 구비하는 하나의 트랜지스터 형의 반도체 메모리에 대하여 개시되어 있다. 그러나, 특개평 62-60255호에서는 상기 워드라인 및 비트라인 사이의 상기 층간 커패시턴스가 단순히 감소된 것이며, 상기 라인의 크기 차이에 기초한 상기 커패시턴스의 부조화에 대하여 아무런 언급이 없다. 또한, 상기 비트라인상의 노이즈가 감소되더라도 버스라인에서 노이즈가 발생되는 경우 상기 버스라인상의 데이터에 해당하는 전위는 상기 노이즈에 의하여 변화하게 되고 상기 DAMP (109)가 결국 잘못된 데이터를 출력하게 된다.
상술한 바와 같이, 상기 멀티-뱅크 구조 반도체 메모리에 있어서, 상기 I/O 버스라인이 상기 멀티-뱅크 사이에 공통적으로 사용되어 파이프라인 동작을 하고, 일정한 뱅크로의 엑세스를 위한 CAS 신호에 의한 데이터 출력이 상기 테이터 출력이 통과하는 뱅크로의 엑세스를 위한 RAS 신호에 의한 상기 비트라인의 프리차아지로 오버렙된다. 이 경우, 상기 비트라인 및 상기 I/O 버스라인의 상기 결합 커패시턴스가 부조화인 때에는 동작 마진을 불량하게 하고 리드 동작이 정확하게 일어나지 못하게 된다.
따라서, 본 발명의 목적은 상기 비트라인 및 상기 I/O 버스라인 사이의 층간 커패시턴스에서의 부조화를 억제하는 반도체 메모리 장치를 제공하는 것이다.
도 1 은 선행기술상의 파이프라인 동작을 하는 멀티플 뱅크를 포함하는 반도체 메모리 장치의 구조도이다.
도 2 는 도 1에 도시된 반도체 메모리 장치의 뱅크 (A)내의 플레이트 (P1)의 부분을 도시하는 구조도이다.
도 3a 는 도 1에 도시된 반도체 메모리 장치의 뱅크 (B)내의 플레이트 (P3)의 부분을 도시하는 평면도이다.
도 3b 는 도 3a의 라인 (ⅢA-ⅢA')으로 도시된 반도체 메모리 장치의 측면도이다.
도 4a 및 4b 는 선행기술상의 반도체 메모리 장치의 비트라인 및 I/O 버스라인 사이의 결합 (기생) 커패시턴스 및 프리차아징에 따른 노이즈의 발생을 설명하는 다이어그램이다.
도 5 는 본 발명의 실시예인 도 1에 도시된 반도체 메모리 장치의 뱅크 (B)내의 플레이트 (P3) 부분의 평면도이다.
도 6a 내지 6c 는 각각 도 5에서 라인 (VIB-VIB', VIC-VIC', 및 VID-VID')으로 도시된 반도체 메모리 장치의 측면도이다.
도 7 은 본 발명의 효과를 설명하는 다이어그램이다.
※ 도면의 주요부분에 대한 부호의 설명
405 및 406 : 텅스텐 층 407 : 게이트전극
409 : 열 선택 라인 411 내지 422 : 콘텍
K10 내지 K15 : 확산영역 T1/T2 및 N1/N2 : I/O 버스라인
본 발명에 따른 반도체 메모리 장치는 제 1 비트라인; 상기 제 1 비트라인에 상보인 제 2 비트라인; 제 1 버스라인; 상기 제 1 버스라인에 상보인 제 2 버스라인을 구비하며, 여기서 상기 제 1 버스라인 및 제 1 비트라인 사이의 제 1 커패시턴스 및 상기 제 1 버스라인 및 제 2 비트라인 사이의 제 2 커패시턴스는 실질적으로 동일하며, 상기 제 2 버스라인 및 제 1 비트라인 사이의 제 3 커패시턴스 및 상기 제 2 버스라인 및 제 2 비트라인 사이의 제 4 커패시턴스는 실질적으로 동일하다 .
본 발명은 열 선택 라인이 상기 제 1 및 제 2 버스라인 및 제 1 및 제 2 비트라인의 사이에 형성되어 있는 점에서 특징이 있다.
선호적으로, 열 선택 라인의 층은 상기 비트라인 및 상기 버스라인의 각각의 층의 개재 층 위치에 배치되며, 서로 상이한 라인 폭을 가지는 상기 비트라인상의 상기 열 선택 신호의 상기 라인 폭을 넓혀서 이들이 적어도 상기 비트라인의 상이한 라인 폭을 가지는 영역을 덮게 하거나 또는 상기 비트라인 사이의 간격보다 크게 하여 상기 비트라인 및 상기 버스라인을 차폐 (shielding)함으로써 상기 결합 커패시턴스의 부조화를 억제할 수 있다.
도 5 및 도 6a 내지 6c는 본 발명의 실시예를 도시한다. 세부적으로, 도 5는 본 발명의 실시예를 보여주는 레이아웃을 도시하고, 도 6a는 도 5의 라인 (VIA-VIA')으로 도시된 영역의 측면도를 도시하고, 도 6b는 도 5의 라인 (VIB-VIB')으로 도시된 영역의 측면도를 도시하고, 도 6c는 도 5의 라인 (VIC-VIC')으로 도시된 영역의 측면도를 도시한다.
본 실시예에서, I/O 버스라인 (T1, T2, N1, 및 N2)은 알루미늄 와이어링 층으로 만들어지며 상부도전층의 역할을 하게 되고, 비트라인 (D10 및 DB10)은 실리사이드 층으로 만들어지며 하부 층의 역할을 하고, 열 선택 신호 라인 (409) 및 텅스텐 층 (405)은 텅스텐 층으로 만들어지며 개재 층의 역할을 한다.
도 5에서 상기 I/O 버스라인 (T1 및 N1) 및 I/O 버스라인 (T2 및 N2)의 두 개의 쌍은 각각 서로 나란히 및 수직하여 배치된다. 상기 I/O 버스라인 (T1, N1, T2, 및 N2)은 낮은 저항을 가지는 알루미늄 와이어링으로 만들어진다. 상기 I/O 버스라인 (T1 및 N1)의 사이에 공간이 제공되어 상기 비트라인 (D10 및 DB10)과의 접속을 위한 아무런 콘텍을 가지지 않는 상기 I/O 버스라인 (T2 및 N2)이 상기 I/O 버스라인 (T1 및 N1)으로 각각 와이어링될 수 있다. 플레이트 (P1)내의 상기 비트라인 (D10 및 DB10)에 속하는 기억 셀 및 플레이트 (P2)내의 상기 비트라인 (D30 및 DB30)에 속하는 기억셀로부터의 판독된(read out) 데이터는 거의 동시에 각각 상기 I/O 버스라인 (T1/N1 및 T2/N2)으로 전송된다. 다음, 상기 기판 (P1)내의 상기 비트라인 (D2 및 DB2)에 속하는 메모리셀로부터의 판독된 데이터 및 상기 기판 (P2)내의 상기 비트라인 (D31 및 DB31)에 속하는 메모리셀로부터의 판독된 데이터는 각각 상기 I/O 버스라인 (T1,N1, T2, 및 N2)으로 거의 동시에 전송된다. 도 3a에서, 상기 I/O 버스라인 (T2 및 N2)은 한 쌍의 I/O 버스라인 (T1 및 N1)의 바깥에 존재한다.
상기 I/O 버스라인 (T1 및 T2)에 있어서, 상기 I/O 버스라인 (T1)은 콘텍 (413)을 통하여 상기 텅스텐 층 (405)에 접속하여 있다. 상기 텅스텐 층 (405)은 수평방향으로 연장되며 상기 I/O 버스라인 (T2) 아래의 콘텍 (411 및 412)을 통하여 확산영역 (K10)에 접속하여 있다. 상기 비트라인 (D10 및 DB10)은 수평방향으로 서로 나란하게 위치한다. 상기 비트라인 (DB10)은 상기 I/O 버스라인 (T2) 아래의 콘텍 (417 및 418)을 통하여 확산영역 (K11)에 접속하여 있다. 상기 열 선택 라인 (409)은 도 5의 평면도에서 도시된 바와 같이 수평방향으로 상기 비트라인 (D2 및 DB2)의 사이에 위치한다. 상기 열 선택 라인 (409)은 콘텍 (419 및 420)을 통하여 게이트 전극 (407)에 접속하여 있다. 여기서 주목할 것은 게이트 절연막 (도시되지않음)이 상기 게이트 전극 및 반도체 기판 사이에 형성되며 비트라인 (D10 및 DB10)과 같은 다양한 도전층의 사이에 절연막이 존재한다는 것이다. 상기 열 선택 층 (409)은 최소한 상기 비트라인 (D10 및 DB10) 및 상기 I/O 버스라인 (N1 및 N2) 사이의 오버래핑 영역을 덮기 위한 연장영역을 가진다. 반면, 상기 I/O 버스라인 (N1 및 N2)의 측면에 대한 설명은 상기 비트라인 (D10)이 콘텍 (421 및 422)을 통하여 확산영역 (K14)에 접속된 연장영역을 가진다는 것 이외에 그 레이아웃이 상기 I/O 버스라인 (T1 및 T2)의 측면과 실질적으로 동일하므로 생략한다.
이러한 확산영역 (K10 내지 K15)은 각 트랜지스터의 소오스/드레인의 역할을 한다. 즉, 제 1 트랜지스터는 상기 확산영역 (K10 및 K11) 및 상기 게이트전극 (407)을 구비하며, 제 2 트랜지스터는 상기 확산영역 (K11 및 K12) 및 상기 게이트전극 (407)을 구비하며, 제 3 트랜지스터는 상기 확산영역 (K13 및 K14) 및 상기 게이트전극 (407)을 구비하며, 제 4 트랜지스터는 상기 확산영역 (K14 및 K15) 및 상기 게이트전극 (407)을 구비한다.
상기 열 선택 라인 (409)이 활성화되면, 상기 게이트전극 (407)은 상기 콘텍 (419 및 420)을 통하여 활성화되어 상기 비트라인 (D10)상의 데이터가 상기 콘텍 (421 및 422), 상기 확산영역 (K14 및 K13), 상기 텅스텐 층 (406), 및 상기 콘텍 (416)을 통하여 이 순서로 상기 I/O 버스라인 (N1)으로 전송된다. 또한, 상기 비트라인 (DB10)상의 데이터는 상기 콘텍 (417 및 418), 상기 확산영역 (K11 및 K10), 상기 콘텍 (411 및 412), 상기 텅스텐 층 (405), 및 상기 콘텍 (413)을 통하여 이 순서로 상기 I/O 버스라인 (T1)으로 전송된다.
상기 뱅크 (A)의 상기 플레이트 (P2)내의 상기 비트라인 (D30 및 DB30)으로부터 상기 I/O 버스라인 (T2 및 N2)으로 데이터가 전송되고 다음으로 상기 데이터가 상기 뱅크 (B)를 통하여 상기 WBUF/DAMP (109)로 전송되며 동시에 상기 뱅크 (B)는 RAS 신호로 엑세스되며, 이때 상기 뱅크 (A)로부터 출력된 상기 데이터는 상기 뱅크 (B)로 데이터를 전송하여 상기 뱅크 (B)내의 상기 비트라인 (D10 및 DB10)을 프리차아지한다. 여기서 주목할 것은 데이터를 출력하는 상기 비트라인 (D1 및 DB1)이 출력될 출력 데이터를 상기 I/O 버스라인 (T1,T2,N1, 및 N2)으로 출력함과 동시에 상기 비트라인 (D30 및 DB30)이 엑세스된다는 것이다.
본 실시예에서, 상기 열 선택 신호 라인 (409)의 상기 텅스텐 층은 중간 (intermediate) 레벨에서 형성되고 상기 I/O 버스라인 (T2 및 N2) 및 상기 비트라인 (D10 및 DB10) 사이의 거리상에 연장된 연장영역을 가진다. 중간 레벨에 열 선택 라인을 형성함으로써 상기 비트라인 (D10 및 DB10) 및 상기 I/O 버스라인 (T2 및 N2) 간의 거리가 커져서 그 사이에 위치한 상기 층간 커패시턴스를 감소시게 된다. 또한, 상기 비트라인 (D10 및 DB10)의 프리차아징시 상기 열 선택 신호 (409)가 동작하지 않는 경우, 상기 열 선택 라인 (409)의 연장영역이 접지전위에 고정되며 상기 비트라인 (D10 및 DB10) 상기 I/O 버스라인 (T2 및 N2) 사이의 차폐역할을 함으로써 상기 비트라인 (D10 및 DB10)에 의하여 생길 수 있는 상기 I/O 버스라인 (T2 및 N2)내의 노이즈를 감소시킬 수 있다. 또한, 상기 비트라인 (D10 및 DB10)이 서로 상이한 와이어링 폭을 가지는 상기 열 선택 라인 (409)의 영역에, 상기 열 선택 라인 (409)의 폭은 적어도 상기 비트라인이 상이한 라인 폭을 가지는 영역을 덮도록 설정된다. 즉, 상기 열 선택 라인 (409)의 폭은 상기 비트라인 사이의 폭보다 더 크기 때문에 상기 비트라인 (D10 및 DB10) 및 상기 I/O 버스라인 (T2 및 N2) 사이의 상기 층간 커패시턴스의 부조화를 방지하게 된다. 즉, 상기 I/O 버스라인 (N2) 및 상기 I/O 버스라인 (D10) 사이의 상기 커패시턴스 (C1), 상기 I/O 버스라인 (N2) 및 상기 I/O 버스라인 (DB10) 사이의 상기 커패시턴스 (C2), 상기 I/O 버스라인 (T2) 및 상기 I/O 버스라인 (D10) 사이의 상기 커패시턴스 (C3), 및 상기 I/O 버스라인 (T2) 및 상기 I/O 버스라인 (DB10) 사이의 상기 커패시턴스 (C4)는 감소되거나 또는 존재하지 않게 된다. 즉, 상기 비트라인 및 상기 데이터 버스라인의 커페시터적인 효과는 도 7에서 보듯이 본질적으로 제거된다. 상기 커패시턴스 (C1 내지 C4)가 존재하더라도, 상기 커패시턴스 (C1)는 상기 커패시턴스 (C2)와 실질적으로 동일하고, 상기 커패시턴스 (C3)는 상기 커패시턴스 (C4)와 실질적으로 동일하다. 따라서, 상기 뱅크 (B)가 상기 I/O 버스라인 (T2 및 N2)의 출력 타이밍에서 엑세스되더라도 상기 비트라인 (D10 및 DB10)의 프리차아징에 기인하는 상기 I/O 버스라인 (T2 및 N2)내의 노이즈는 발생되지 않을 것이다.
상기 I/O 버스라인 (N1 및 T1)상에는, 상기 비트라인 (D10) 및 상기 I/O 버스라인 (N1)의 사이에 5번째 커패시턴스가 존재하며, 상기 비트라인 (DB10) 및 상기 I/O 버스라인 (N1)의 사이에 6번째 커패시턴스가 존재하며, 상기 비트라인 (D10) 및 상기 I/O 버스라인 (T1)의 사이에 7번째 커패시턴스가 존재하며, 상기 비트라인 (DB10) 및 상기 I/O 버스라인 (T1)의 사이에 8번째 커패시턴스가 존재한다. 그러나, 이러한 커패시턴스는 상기 I/O 버스라인 (T1 및 N1)상의 데이터에 영향을 미치지 않는다. 즉, 도 7에서, 각 커패시턴스는 동일한 사이즈를 가지므로 5번째 및 7번째 커패시턴스에 의하여 각각 발생되는 상기 비트라인 (D10)상의 전위변화에 기인하는 상기 I/O 버스라인 (N1 및 T1)상의 전위변화는 6번째 및 8번째 커패시턴스에 의하여 각각 발생되는 상기 비트라인 (DB10)상의 전위변화에 기인하는 상기 I/O 버스라인 (N1 및 T1)상의 전위변화에 의하여 상쇠된다. 그러므로, 상기 I/O 버스라인은 상기 비트라인 (D10 및 DB10)의 전위변화에 기인하는 전위변화를 거의 보이지 않거나 아무런 변화도 보이지 않는다.
상술한 바와 같이, 본 발명에 따르면, 상기 열 선택 신호 라인이 비트라인 및 I/O 버스라인 사이의 개재영역으로 연장되어 상기 열 선택 신호 라인이 상기 비트라인 및 상기 I/O 라인을 차폐하도록 하는 구조로 제공되어 있다. 또한, 상기 열 선택 신호 라인의 상기 라인폭이 증대되어 상기 비트라인의 폭이 상이한 영역을 덮고 그럼으로써 상기 비트라인 및 상기 I/O 버스라인 사이의 층간 커패시턴스의 균형을 도모할 수 있다. 결과적으로, 본 발명은 상기 I/O 버스라인의 노이즈가 감소되어 상기 동작마진의 불량화를 방지할 수 있다.
상기 실시예에서 본 발명은 상기의 실시예에 국한된 것이 아니라, 본 발명의 범위 및 정신을 벗어나지 않는 한도 내에서 수정 및 변화가 가해질 수 있다는 것은 명백하다. 예를들어, 도 1에서, 3개이상의 뱅크가 상기 I/O 버스라인에 공통으로 접속될 수 있다. 상기 I/O 버스라인의 개수도 2쌍에 국한되지 않으며, 상기 비트라인 (T2 및 N2)의 한쌍에 접속될 수 있다. 각 뱅크마다 적어도 하나의 플레이트가 접속될 수 있다. 각 뱅크가 하나의 열 어드레스 디코더 및 하나의 열 어드레스 디코더를 가지지만, 어드레스 디코더의 개수가 그렇게 제한되는 것은 아니다. 예를들어, 하나의 열 어드레스 디코더가 복수의 뱅크에 속할 수도 있다. 상기 뱅크 (A)의 두 개의 플레이트가 도 1에서는 수평방향으로 배열되어 있지만, 수직으로도 배열될 수도 있다. I/O 버스라인이 본 발명의 실시예에서 사용되었지만, 단지 입력 버스라인 또는 출력 버스라인일 수도 있다. 예를들어, 상기 뱅크 (A 및 B)에 공통접속된 버스라인이 입력 버스라인인 경우, 상기 버퍼 (109)로부터 상기 출력 버스라인을 통하여 상기 뱅크 (A)로 전송되고 상기 뱅크 (B)내의 상기 비트라인은 예를들어 동시에 프리차이징된다. 본 발명의 실시예에 대한 설명에서 상기 뱅크 (A 및 B)에 공통접속된 상기 버스라인은 출력 버스라인일 수도 있다. 도 5에서와 같이 상기 버스라인이 N1, N2, T1, 및 T2의 순서로 배열되는 것으로 제한되는 것은 아니다. 예를들어, 각각의 버스라인 (예를들어, N1 및 T1)의 쌍이 N1,T1,N2, 및 T2의 순서로 배열될 수도 있다. 또한, 콘텍의 개수도 본 발명의 실시예에 도시된 것으로 제한되는 것은 아니다.
상술한 바와 같이 본 발명에 따르면, 열 선택 라인이 상기 비트라인 및 I/O 버스라인 사이의 개제위치로 연장되어 열 선택 라인이 상기 비트라인 및 상기 I/O 버스라인을 감싸게 된다. 또한, 상기 열 선택 라인의 라인 폭이 증대되어 상기 상이한 폭을 가지는 비트라인의 영역을 덮음으로써 상기 비트라인 및 상기 I/O 버스라인 사이의 상기 층간 커패시턴스의 조화를 이루게 한다. 그 결과, 본 발명은 상기 I/O 버스라인의 노이즈가 감소되어 동작 마진이 불량화되는 것을 방지하게 되는 점에서 이점이 있다.

Claims (46)

  1. 제 1 비트라인을 포함하는 제 1 뱅크;
    제 2 비트라인을 포함하는 제 2 뱅크;
    상기 제 1 및 제 2 뱅크에 공통으로 형성된 제 1 버스라인; 및
    상기 제 1 뱅크로부터 데이터가 출력되어 상기 제 1 비트라인으로부터 상기 제 1 버스라인상의 상기 제 2 뱅크로 전송하고 상기 제 2 뱅크를 엑세스하여 상기 제 2 뱅크내의 상기 제 2 비트라인의 전위가 실질적으로 동시에 변하는 경우, 상기 제 1 비트라인으로부터의 데이터에 해당하는 전위가 상기 제 2 비트라인의 전위변화의 영향으로 변하는 것을 방지하는 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 수단은 상기 제 2 비트라인 및 상기 버스라인 사이를 차폐하기 위한 층인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 층은 상기 제 2 비트라인 및 상기 버스라인 사이에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 버스라인이 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 층이 열 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 2 비트라인이 제 1 레벨 층으로 만들어지며, 상기 버스라인이 제 2 레벨 층으로 만들어지며, 상기 열 선택 라인이 상기 제 2 비트라인 및 상기 버스라인과 상이한 제 3 레벨 층으로 만들어지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2 항에 있어서, 상기 제 2 뱅크에 제 3 비트라인을 더 구비하며, 상기 제 3 비트라인은 상기 제 2 비트라인과 상보이며, 상기 제 3 비트라인의 전위는 상기 제 2 비트라인의 전위가 변화할 때 동시에 변화하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서, 상기 제 2 비트라인이 상기 버스라인을 오버래핑하는 연장영역을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 제 2 비트라인의 상기 전위 변화가 프리차아징에 의하여 일어나는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 뱅크 및 제 2 뱅크를 구비하는 반도체 메모리장치에 있어서,
    상기 제 2 뱅크내의 제 1 비트라인;
    상기 제 1 비트라인에 상보인 상기 제 2 뱅크내의 제 2 비트라인;
    상기 제 1 뱅크로부터 출력된 데이터가 상기 제 2 뱅크를 통하여 지나가도록 형성된 상기 제 2 뱅크내의 버스라인; 및
    상기 제 1 비트라인 및 상기 버스라인 사이의 제 1 커패시턴스를 상기 제 2 비트라인 및 상기 버스라인 사이의 제 2 커패시턴스로 실질적으로 평준화하는 층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 층이 열 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 열 선택 라인이 실리사이드 층으로 만들어지는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 10 항에 있어서, 상기 제 1 비트라인이 콘텍이 형성된 상기 버스라인으로 오버래핑된 연장영역을 가지며, 평준화를 위한 상기 층이 상기 연장영역을 오버래핑하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 버스라인으로 데이터가 전송된 경우 상기 제 1 및 제 2 비트라인이 프리차아징되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 11 항에 있어서, 상기 버스라인이 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 1 방향의 제 1 버스라인;
    상기 제 1 버스라인을 가로지르며 상기 제 1 방향에 수직인 제 2 방향의 제 1 비트라인;
    상기 제 1 버스라인을 오버래핑하며 콘텍에 접속되어질 연장영역을 가지는 상기 제 1 버스라인을 가로지르는, 상기 제 2 방향의 제 2 비트라인; 및
    상기 제 2 비트라인의 상기 연장영역 및 상기 버스라인 사이에 형성된 제 1 연장영역을 가지는 상기 제 2 방향의 차폐층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 차폐층이 상기 제 1 비트라인 및 상기 버스라인 사이의 제 2 연장영역 및 상기 제 2 비트라인 및 상기 버스라인 사이의 상기 제 3 연장영역을 또한 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 제 1 및 제 2 비트라인이 제 1 레벨 층이고, 상기 버스라인이 제 2 레벨 층이며, 상기 차폐층이 상기 제 1 레벨 층 및 상기 제 2 레벨 층 사이의 제 3 레벨 층인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 층이 열 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서, 상기 열 선택 라인이 실리사이드 층인 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 버스라인으로 데이터가 전송되는 경우, 상기 제 1 및 제 2 비트라인이 프리차아징되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 16 항에 있어서, 상기 버스라인이 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 1 방향의 제 1 버스라인;
    상기 제 1 버스라인에 상보인 상기 제 1 방향의 제 2 버스라인;
    상기 제 1 및 제 2 버스라인을 가로지르며, 상기 제 1 버스라인을 오버래핑하며 제 1 콘텍에 접속되어질 제 1 연장영역을 가지는, 상기 제 1 방향에 수직한 제 2 방향의 제 1 비트라인;
    상기 제 1 및 제 2 버스라인을 가로지르며, 상기 제 2 버스라인을 오버래핑하며 제 2 콘텍에 접속되어질 제 2 연장영역을 가지는, 상기 제 2 방향의 제 2 비트라인; 및
    상기 제 1 비트라인의 제 1 연장영역 및 상기 제 1 버스라인 사이에 형성된 제 1 연장영역을 가지며, 상기 제 2 비트라인의 연장영역 및 상기 제 2 버스라인 사이에 형성된 제 2 연장영역을 가지는, 상기 제 2 방향의 차폐층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서, 상기 제 1 연장영역이 상기 제 1 버스라인 및 상기 제 1 비트라인을 오버래핑하는 영역을 오버래핑하고 상기 제 2 연장영역이 상기 제 2 버스라인 및 상기 제 2 비트라인을 오버래핑하는 영역을 오버래핑하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24 항에 있어서, 상기 차폐층은, 상기 제 1 버스라인으로 상기 제 2 비트라인을 오버래핑하는 영역을 오버래핑하는 제 3 연장영역 및 상기 제 2 버스라인으로 상기 제 1 비트라인을 오버래핑하는 영역을 오버래핑하는 제 4 연장영역을 또한 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 25 항에 있어서, 상기 제 1 및 제 2 비트라인이 제 1 레벨 층이고, 상기 제 1 및 제 2 버스라인이 제 2 레벨 층이고, 상기 차폐층이 상기 제 1 및 제 2 레벨 층 사이의 제 3 레벨 층인 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서, 상기 층이 열 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 27 항에 있어서, 상기 열 선택 라인이 실리사이드 층으로 만들어지는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 23 항에 있어서, 상기 버스라인에 데이터가 전송되는 경우 상기 제 1 및 제 2 비트라인이 프리차아징되는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 23 항에 있어서, 상기 버스라인이 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 1 레벨 층으로 형성되는 제 1 방향의 제 1 버스라인;
    상기 제 1 레벨 층으로 형성되고 상기 제 1 방향의 상기 제 1 버스라인과 상보인 제 2 버스라인;
    상기 제 1 레벨 층으로 형성된 상기 제 1 방향의 제 3 버스라인;
    상기 제 1 레벨 층으로 형성되고 상기 제 1 방향의 상기 제 3 버스라인과 상보인 제 4 버스라인;
    제 1 콘텍을 형성하기 위하여 상기 제 3 버스라인을 오버래핑하는 제 1 연장부를 가지며, 상기 제 1 내지 제 4 버스라인 중 적어도 하나를 가로지르며, 제 2 레벨 층으로 형성되고 상기 제 1 방향에 수직한 제 2 방향의 제 1 비트라인;
    그를 통하여 제 2 콘텍을 형성하기 위하여 상기 제 4 버스라인을 오버래핑하는 제 2 연장부를 가지며, 상기 제 1 내지 제 4 버스라인 중 적어도 하나를 가로지르며, 상기 제 2 레벨 층으로 형성된 상기 제 2 방향의 제 2 비트라인; 및
    상기 제 1 비트라인 및 상기 제 3 버스라인을 오버래핑하는 영역을 오버래핑하고 상기 제 1 연장부를 오버래핑하도록 형성된 제 1 연장영역, 상기 제 1 비트라인 및 상기 제 4 버스라인을 오버래핑하는 영역을 오버래핑하도록 형성된 제 2 연장영역, 상기 제 2 비트라인 및 상기 제 2 버스라인을 오버래핑하는 영역을 오버래핑하도록 형성된 제 3 연장영역, 및 상기 제 2 비트라인 및 상기 제 4 버스라인을 오버래핑하는 영역을 오버래핑하고 상기 제 2 연장부를 오버래핑하도록 형성된 제 4 연장영역을 가지며, 상기 제 1 및 제 2 레벨 층 사이의 개재 레벨 층으로 형성된 상기 제 1 및 제 2 비트라인 사이의 상기 제 2 방향의 열 선택 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제 31 항에 있어서, 제 1 접속 층이 또한 상기 제 2 방향으로 상기 제 3 레벨 층에 의하여 형성되고, 상기 제 1 접속층은 상기 제 1 버스라인에 접속된 제 3 콘텍을 내부에 형성하고 있는 제 1 단부, 및 상기 열 선택 층이 활성화된 경우 상기 제 1 콘텍에 전기접속된 제 4 콘텍을 내부에 형성하고 있는 제 2 단부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제 32 항에 있어서, 제 2 접속 층이 또한 상기 제 2 방향으로 상기 제 3 레벨 층으로 형성되고, 상기 제 2 접속층은 상기 제 2 버스라인에 접속된 제 5 콘텍을 내부에 형성하고 있는 제 1 단부, 및 상기 열 선택 층이 활성화된 경우 상기 제 2 콘텍에 전기접속된 제 6 콘텍을 내부에 형성하고 있는 제 2 단부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제 33 항에 있어서, 상기 제 4 및 제 6 콘텍이 각각 제 3 및 제 4 버스라인을 오버래핑하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제 34 항에 있어서, 상기 제 2 레벨 층이 텅스텐 층으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제 35 항에 있어서, 상기 제 1 레벨 층이 알루미늄 층으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제 31 항에 있어서, 상기 제 3 레벨 층이 실리사이드 층으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제 31 항에 있어서, 상기 제 2 및 제 4 버스라인으로 데이터가 전송되는 경우 상기 제 1 및 제 2 비트라인이 프리차아징되는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제 31 항에 있어서, 상기 제 1 내지 제 4 버스라인이 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  40. 제 1 데이터 버스라인 쌍;
    제 2 데이터 버스라인 쌍;
    상기 제 1 데이터 버스라인 쌍에 각각 공통접속된 복수의 제 1 비트라인 쌍을 포함하는 제 1 플레이트를 구비하며, 상기 제 2 데이터 버스라인 쌍에 각각 공통접속된 복수의 제 2 비트라인 쌍을 포함하는 제 2 플레이트를 구비하는 제 1 뱅크;
    상기 제 1 데이터 버스라인 쌍에 각각 공통접속되고 상기 제 2 데이터 버스라인 쌍으로 오버래핑되는 복수의 제 1 비트라인 쌍을 포함하는 제 1 플레이트를 구비하며, 상기 제 2 데이터 버스라인 쌍에 각각 공통접속되고 상기 제 1 데이터 버스라인 쌍으로 오버래핑되는 복수의 제 2 비트라인 쌍을 포함하는 제 2 플레이트를 구비하는 제 2 뱅크; 및
    데이터가 상기 제 2 데이터 버스라인의 쌍으로 전송되고 상기 제 2 뱅크의 상기 제 1 플레이트내의 상기 복수의 상기 제 1 비트라인의 쌍 중의 적어도 하나의 전위가 변하는 경우 상기 제 2 뱅크의 상기 제 1 플레이트내의 상기 제 1 비트라인 쌍의 전위변화의 영향으로 데이터에 대응하는 전위가 변화하는 것을 방지하는 층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제 40 항에 있어서, 상기 비트라인이 제 1 레벨 층으로 만들어지고, 상기 데이터 버스라인이 제 2 레벨 층으로 만들어지고, 상기 층이 상기 제 1 레벨 층 및 상기 제 2 레벨 층 사이에 위치한 제 3 레벨 층으로 만들어지는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제 41 항에 있어서, 상기 층이 열 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  43. 복수의 비트라인 및 콘텍영역의 데이터 버스라인 사이에 위치하여 상기 복수의 비트라인 중의 제 1 비트라인 및 상기 데이터 버스라인 중의 제 1 데이터 버스라인 사이의 결합 커패시턴스 및 상기 비트라인 및 상기 데이터 버스라인 사이의 제 2 결합 커패시턴스를 감소 및 평준화하도록 하는 차폐층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  44. 제 43 항에 있어서, 상기 차폐층은 열 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  45. 제 44 항에 있어서, 상기 데이터 버스라인으로 데이터가 전송되는 경우 상기 제 1 및 제 2 복수의 비트라인이 프리차아징되는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제 44 항에 있어서, 상기 복수의 비트라인 중의 제 1 비트라인이 상기 제 2 복수의 비트라인 중의 제 2 비트라인에 상보인 것을 특징으로 하는 반도체 메모리 장치.
KR1019980012844A 1997-04-11 1998-04-10 반도체 메모리 장치 KR100323635B1 (ko)

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JP97-110400 1997-04-11
JP09110400A JP3085241B2 (ja) 1997-04-11 1997-04-11 半導体記憶装置

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