CN1196578A - 半导体存贮器件 - Google Patents

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Abstract

在一半导体存贮器中,为了消除位线和总线之间耦合电容的不平衡,在位线层和总线层之间配置一层中间层的列选择信号线。并且,将列选择线的宽度增大成能够盖住因有一接触而宽度互不相同的位线,以此用列选择信号线屏蔽位线和总线,并平衡位线和总线之间的耦合电容。

Description

半导体存贮器件
本发明涉及一种半导体存贮器件，特别涉及一种多库的存贮器结构。
人们都知道有一种在一芯片中设有多个独立运行的存贮库的多库存贮器结构，并且这些存贮器是相互交织着的。也就是说，交织系统的运行就是当某一贮存库在与其有关的一行地址锁闩电路上锁住一行地址而受到寻访的同时，一个不同存贮库的另一行地址就由一处理器向一与其有关的一锁闩电路传送。因而系统能够按序寻访两个贮存库而无需等待前一贮存库完成寻访之后再寻访后者。同样，当某一贮存库受到寻访时，另一贮存库能够进行预充或刷新运行。此外，当储存库之间共用的一条输入/输出(I/O)总线承担交织运行进行流水线作业时，可以从不同的贮存库按序输出数据。
目前，为了实现半导体存储器的高速运行，已采用了这样的一种储存库的存储器结构。
后文将描述图1中所示的包括储存库A和B两个储存库结构的多库存储器结构。参阅图1，储存库A包括两个板P1和P2并且每一板P1和P2各包含排成阵列的多个存储单元。例如，在板P1中，有多条字线与一行地址解码器RD1相连，多列选择线1至4与一列地址解码器CD1相连，以及如图2中所示的多对位线D1至D4、DB1至DB4。位线D1至D4与位线DB1至DB4互补。例如，当位线D1为高电平时(即逻辑1)，位线DB1为低电平(即逻辑O)。每一存储单元排列在各自位线对与各自字线相交的位置上。板P1中的位线D1至D4共同接至一条I/O总线T1，而位线DB1至DB4则共同接至一条I/O总线N1。总线T1与总线N1互补。板2的结构与板1的相同。板P2中的位线对与共用的I/O总线对T2和N2相连。另一方面，贮存库B有与储存库A相同的结构。板P3中的位线对D10、DB10、D20、DB20与共用的I/O总线对T1和N1相连。板P4中的位线对则共同接至I/O总线对T2和N2。I/O总线T1、N1、T2、N2接至一写入缓冲器(WBUF)和一数据放大器(DAMP)109以写入或读出数据。
接着，将说明这种存储器件的运行。通过对各自的字线作出响应，与储存库A中的位线D1和DB1耦合的存储单元(未示出)所存的数据向位线D1和DB1传送。然后，启动列选择线1(高电平)使其从位线D1和DB1向I/O总线T1和N1分别传送数据，并经储存库B向数据放大器(DAMP)109输出数据。在此情况下，与储存库B中的位线D10和DB10耦合的存储单元(未示出)所存的数据没有向I/O总线T1和N1传送的。反之，当存储库B中的数据由位线D10与DB10向I/O总线T1和N1传送时，存储库A中的数据就不向I/O总线T1与N1传送。
图3A示出在储存库P3中位线D10、DB10与I/O总线T1、N1之间的连接部位周围的布局。图3B示出图3A中所示IIIA-IIIA’线部位的剖面图。两条I/O总线T1/N1相互平行地沿一垂直方向延伸。I/O总线N1经接触孔208和209与扩散区K1相连。I/O总线T1经接触孔211和212扩散区K4相连。位线D10和DB10相互平行地沿一水平方向延伸。位线D10在I/O总线T1下面有一扩展部位经接触孔216和217与扩散区K5相连。位线DB10在I/O总线N1下面有一扩展部位经接触孔213和214与扩散区K2相连。一条列选择线206在俯视图的位线D10和DB10之间沿一水平方向延伸。列选择线206经一接触孔215与一层钨层204连接，而钨层204则经一接触孔210与一栅电极203耦接。位线D10和DB10是由硅化物层形成的一层低层导电层。I/O总线T1和N1以及钨层204是由钨(W)层形成的一层中间导电层。列选择线206是由一层铝层形成的上层导电层。
在此例中，当用所选的列选择线206提供一列选择信号时，该信号就经接触孔215、钨层204以及接触孔210传送至栅电极203。据此，扩散层K1和K2被导通，以及扩散层K4和K5被导通。其结果是，位线D10上的数据向I/O总线T1输出，而位线DB10上的数据则向I/O总线N1输出。
在此情况下，如图4A中所示，在邻近层之间例如在位线D10、DB10和I/O总线T1、N1之间存在着夹层电容。具体地说，如图4A中所示，在I/O总线T1和位线D10之间有一耦合电容C1，在I/O总线T1和位线DB10之间有一耦合电容C2，在I/O总线N1和位线D10之间有一耦合电容C3，以及在I/O总线N1和位线DB10之间有一耦合电容C4。要注意到由于是在电容C1和C4侧面制作接触，与电容C1和C4有关的位线宽度要大于与电容C2和C3有关的位线宽度。
然后，例如，储存库A中的列选择信号1对列地址选通(CAS)信号作出响应被起动，使位线D1和DB1上的数据向I/O总线T1和N1传送并经储存库B向数据放大器(DAMP)输出。在此期间，储存库B受到一个行地址选通(RAS)信号的寻访，使在经储存库B输出数据时将位线D10与DB10分别从供电电位Vcc与地电位GND预充至一中间电位Vcc/2。
由于对位线D10和DB10的预充，I/O总线T1和N1上的电平按照位线D10和DB10的预充而受到耦合电容C1至C4的影响。这里，若是位线D10和DB10的宽度彼此相等并保持不变，这些位线D10和DB10中的一条从Vcc的电位预充至Vcc/2，而另一条位线则从地电位预充至Vcc/2，其结果是使夹层电容对称地改变，而其影响就被抵消。也就是说，满足了C1-C2＝0和C3-C4＝0。但由于位线D10在I/O总线T1下面的位置处有接触孔216和217，而位线DB10在I/O总线N1下面的位置处有接触孔213和214，位线D10和DB10的宽度彼此不同，由此，耦合电容变成C1＞C2，以及C4＞C3。由于这种原因，根据电容C1至C4的不同而产生的电压改变成为在设有接触的一侧其改变较大，以致在I/O总线上产生噪音并对从储存库A输出数据有不利影响。当整个I/O总线的电容为C10时，而由I/O总线与位线之间的夹层电容的不平衡引起的全部电容差则为CBIT，这时CBIT约为C10的1％，并且位线因预充而有3.3伏的波动。结果如图B4中所示，由于这种波动的影响，在I/O总线中出现33毫伏左右的噪音。在I/O总线上产生的噪音直接导致对运行安全系数的破坏以致出现数据放大器(DAMP)的不正常工作，当高度集成时它就阻止着半导体存储器的正常进行。
在另一方面，公开的日本专利申请号No.62-60255示出一种一个晶体管类型的半导体存储器，它有一条字线、一条位线、以及在位线和字线之间的一条列寻址线，以此减少了位线和字线的电容。然而，日本专利No.62-60255只示出了仅仅减少了字线和位线之间的夹层电容，它未解释清楚由线的尺寸差异而产生电容的不平衡问题。此外，即使减少了位线上的噪音，当在总线上出现噪音时，就有因噪音而使与位线上的数据对应的电压产生变动的问题，以致最终使DAMP 109输出差错的数据。
如上所述，在多库结构的半导体存储器中，在多库之间共用I/O总线进行流水作业的情况下，会有这样一种情况，就是由向某储存库寻访的CAS信号造成的数据输出与由向通过其输出数据的储存库寻访的RAS信号造成的位线预充相重叠。在此情况下，位线和I/O总线的耦合电容是处于不平衡的情形，由于位线的预充而在I/O总线中出现噪音，由此而破坏了运行的安全系数并造成不精确的读出操作。
因而本发明的一项目的就是要提供一种半导体存储器件，它能抑制位线与I/O总线之间夹层电容的不平衡。
本发明的一种半导体存储器包括一条第一位线；一条与第一位线互补的第二位线；一条第一总线；一条与第一总线互补的第二总线；其中在第一总线与所述第一位线之间的第一电容以及在所述总线与所述第二位线之间的第二电容基本相同，在第二总线与第一位线之间的第三电容以及在第二总线与第二位线之间的第四电容基本相同。
本发明的特征在于，在第一和第二总线与第一和第二位线之间安排一个列选择信号。
最好在位线与总线相应层的夹层位置处安排一层列选择线，并且在位线上的列选择信号的线宽彼此各不相同，它们要宽得足以盖住位线的不同线宽部位，或者是它们要大于位线之间的间隙，借此屏蔽位线和总线以抑制耦合电容的不平衡。
附图的简要说明
图1为现有技术包含进行流水作业的多库的半导体存储器件的结构图；
图2为表示有关图1中所示半导体存储器件的储存库A中板P1部分的结构图；
图3A为有关图1中所示半导体存储器件的储存库B中板P3部分的平面图，以及图3B为图3A中所示半导体存储器件沿线IIIA-IIIA’处的剖面图；
图4A和4B为用以说明现有技术半导体存储器件在位线和I/O总线之间的连接(寄生)电容以及由于预充位线而出现噪音的示图。
图5为本发明一项实施例的有关图1中所示半导体存储器件的储存库B中板P3部分的平面图；
图6A至图6C为图5中所示半导体存储器件分别沿线VIB-VIB’、VIC-VIC’、VID-VID’方向的剖面图。
图7为用以说明本发明效果的示图。
图5和图6A至6C示出本发明的一项实施例。具体地说，图5绘示出表示本发明一项实施例的一个布局，图6A示出图5中所示沿线VIA-VIA’方向的剖面图，图6B示出图5中所示划线VIB-VIB’部位处的剖面图，而图6C则示出图5中所示划线VIC-VIC’处的剖面图。
在此实施例中，I/O总线T1、T2、N1和N2是用铝线层制成的上层导电层，而位线D10和DB10则是用硅化物层制成的低层，并且一条列选择信号线409和一层钨层405是用钨层制成的中间层。
在图5中，两对I/O总线T1、N1和I/O总线T2、N2相互平行地沿一垂直方向交替安排。I/O总线T1、T2、N1和N2是由低电阻的铝线制成。在I/O总线T1和N1之间产生一间隔使得I/O总线T2和N2(没有连接位线T2和N2的接触孔)能够与I/O总线T1和N1交替地布线。从板P1中属于位线D1、DB1的一存储单元以及从板P2中属于位线D30、DB30的一存储单元读出的数据基本上是在同时分别在I/O总线T1和N1、T2和N2中传送。接着，从板P1中属于位线D2、DB2的一存储单元以及从板P2中属于位线D31、DB31的一存储单元读出的数据基本上是在同时分别在I/O总线T1和N1、T2和N2中传送。在图3A中，在一对I/O总线T1和N1外侧有I/O总线T2和N2。
与I/O总线T1和T2有关的是，I/O总线T1经一接触孔413与钨层405连接。钨层405沿一水平方向伸展并经I/O总线T2下面的接触孔411和412与一扩散区K10连接。位线D10和DB10沿一水平方向相互平行地安排。位线DB10有经I/O总线T2下面的接触孔417和418与扩散区K11连接的扩展部位。列选择线409如图5的平面图中所示，沿着一水平方向安排在位线D2和DB2之间。列选择线409经接触孔419和420与栅电极407连接。注意到在栅电极和一半导体衬底之间形成有一层栅绝缘膜(未示出)，并且在诸如位线D10、DB10等各种导电层之间有绝缘膜。列选择线409有一扩展部位足以覆盖住位线D10和DB10以及I/O总线N1和N2之间的重叠部位。另一方面，有关I/O总线N1和N2一侧的情况，由于其布局基本与I/O总线T1和T2一侧相同，除去要注意位线D10有一扩展部位经接触孔421和422与扩散区K14连接之外，省略掉其余的说明。
这些扩散区K10-K15起着各自晶体管的源/漏区的作用。也就是说，第一晶体管包括扩散区K10和K11以栅电极407，第二晶体管包括扩散区K11和K12以及栅电极407，第三晶体管包括扩散区K13和K14以及栅电极407，以及第四晶体管包括扩散区K14和K15以及栅电极407。
当起动列选择线409时，经接触孔419和420就起动了栅电极407，使位线D10上的数据按顺序经接触孔421、422扩散区K14、K13、接触孔414和415、钨层406、以及接触孔416向I/O总线N1传送。此外，位线DB10上的数据则按顺序经接触孔417和418、扩散区K11、K10、接触孔411和412、钨层405、以及接触孔413向I/O总线T1传送。
假设通过用一CAS信号寻访储存库A从储存库A的板P2中的位线D30和DB30向I/O总线T2和N2传送数据，而后经储存库B向WBUF/DAMP109传送数据，并于此时，用RAS信号寻访储存库B，而从储存库A输出的数据则在储存库B中传送，以致预充储存库B中的位线D10和DB10。要注意寻访位线D30和DB30是在位线D1和DB1向I/O总线T1、T2、N1、N2输出所要输出的数据的同时进行的。
在该实施例中，钨层的列选择信号线409形成于一中间层次上并有一扩展部位扩展于I/O总线T2、N2和位线D10、DB10之间的间隔处。在中间层次形成列选择线使得位线D10、DB10和I/O总线T2、和N2之间的间隔大得足以降低它们之间的夹层电容。还有，当列选择信号409不工作时，列选择线409的扩展部位例如在予充位线D10和DB10时就固定在地电位上，并在位线D10、DB10和I/O总线T2、N2之间起着屏蔽作用，用以降低可能由位线D10和DB10所引起的在I/O总线T2和N2中的噪音。而且，在位线D10和DB10的布线宽度彼此不同处的列选择线409的部位处，列选择线409的宽度要设置成足以覆盖住位线宽度不同处的部位。换句话说，列选择线409的宽度大于位线之间的布线间隔，用以避免在位线D10、DB10和I/O总线T2、N2之间的夹层电容的不平衡。也就是在I/O总线N2和位线D10之间的电容C1、在I/O总线N2和位线DB10之间的电容C2、在I/O总线T2和位线D10之间的电容C3、以及在I/O总线T2和位线DB10之间的电容C4每一个都被降低或是消失。也就是如图7中所示，位线和数据总线的电容效应基本上被消除了。即使还有电容C1-C4，此时的电容C1基本上变成与电容C2相同，而电容C3则基本上变成与电容C4相同。因而，即若储存库B在I/O总线T2和N2的—输出期受到寻访，也能避免由于位线D10和DB10的预充而在I/O总线T2和N2中出现的噪音。
在I/O总线N1和T1上，在位线D10和I/O总线N1之间有一第五电容，在位线DB10和I/O总线N1之间有一第六电容，在位线T1和I/O总线D10之间有一第七电容，以及在位线DB10和I/O总线T1之间有一第八电容。然而，这些电容对I/O总线T1和N1上的数据没有影响。也就是，如图7中所示，由于每一电容都具有相同的尺寸，由第五和第七电容分别引起的在位线DB10上的电压改变所造成的在I/O总线N1、T1上的电压改变，它被由第六和第八电容分别引起的在位线DB10上的电压改变所造成的在I/O总线N1、T1上的电压改变抵消掉。因而，在位线DB1的DB10的电位改变时，I/O总线的电位只有少量或是没有变动。
如前所述，按照本发明所提供的结构，列选择线扩展到介于一条位线和一条I/O总线之间的一个中间部位，使列选择线屏蔽着位线和I/O线。此外，增加了列选择线的宽度，使其覆盖住位线宽度不同的部位处，以此平衡位线和I/O总线之间的夹层电容。结果使本发明有利于降低I/O总线中的噪音，以避免破坏运行的安全系数。
从实施例中明显可见，本发明不仅限于上述的实施例，而且在不偏离本发明的精神和范围的情况下还可对其作出修改和变动。例如，在图1中可以将三个或更多的储存库共同连接到I/O总线上。I/O总线的数目不限于两对，但位线T2和N2则至少可以是一对。在每一储存库中至少可以有一个板。尽管每一储存库有一行地址解码器和一列地址解码器，地址解码器的数目并不以此为限。例如，一列地址解码器可以是属于多个储存库的。尽管图1中储存库A的两个板是沿水平方向排列的，但它们也可以沿垂直方向排列。尽管在本发明的该实施例中使用了I/O总线，但它们可以仅是输入总线或输出总线。例如，当共同连接在储存库A与B上的总线是输入总线时，例如从缓冲器109经储存库B中的输出总线和位线向储存库A传送的数据是在这段时间预充的。从对本发明该实施例的描述中清楚地了解到与储存库A和B共同连接的总线可以是输出总线。它不限于按照图5中所示的总线N1、N2、T1、T2的顺序排列。例如，它们可以按照N1、T1、N2、T2的总线排列顺序以每对总线(如N1、T1)进行排列。而且，接触孔的数目出不限于本发明的实施例中所示的那些。

Claims (46)

1.一种半导体存贮器件，其特征在于，它包括：
一个包含一条第一位线的第一贮存库；
一个包含一条第二位线的第二贮存库；
一条在所述第一和第二贮存库中共同形成的第一总线；以及
用以使得与来自所述第一位线的数据对应的电位避免受到所述第二位线的电位变动的影响而产生变动的装置，当数据从所述第一贮存库输出并从所述第一位线向所述第一总线上传送以及访问所述第二贮存库时所述第二贮存库的所述第二位线的电位就基本上在同时产生变动。
2.按照权利要求1所述的器件，其特征在于，所述的装置就是在所述位线第二位线和所述总线之间的一层屏蔽层。
3.按照权利要求2所述的器件，其特征在于，所述的屏蔽层设置在所述第二位线和所述总线之间。
4.按照权利要求3所述的器件，其特征在于，所述的总线是一条输出总线。
5.按照权利要求4所述的器件，其特征在于，所述的屏蔽层是一条列选择线。
6.按照权利要求5所述的器件，其特征在于，所述第二位线是由一层第一阶层制成，所述总线是由一层第二阶层制成，而所述列选择线则由一层与所述第二位线及所述总线不同的第三阶层制成。
7.按照权种要求2所述的器件，其特征在于，它还包括在所述第二贮存库中的一条第三位线，所述第三位线与所述第二位线互补而且当所述第二位线的所述电位变动时所述第三位线的电位同时变动。
8.按照权利要求6所述的器件，其特征在于，所述第二位线包括与所述总线重叠的一扩展部位。
9.按照权利要求8所述的器件，其特征在于，当所述第二位线的所述电位变动时，它是由预充电引起的。
10.一种包含第一贮存库和第二贮存库的半导体存贮器件，其特征在于，它包括：
一条在所述第二贮存库中的第一位线；
一条在所述第二贮存库中的第二位线，所述第二位线与所述第一位线互补；
一条形成在所述第二贮存库中的总线，它从所述第一贮存库经过所述第二贮存库输出数据；以及
用以使所述第一位线与所述总线之间的第一电容和所述第二位线与所述总线之间的第二电容基本相等的一层。
11.按照权利要求10所述的器件，其特征在于，所述的层是一条列选择线。
12.按照权利要求11所述的器件，其特征在于，所述的列选择线是由一层硅化物层制成的。
13.按照权利要求10所述的器件，其特征在于，所述第一位线有一扩展部位，它在形成接触的地方重叠着所述总线，并有与所述扩展部位有相等重叠的所述层。
14.按照权利要求13的所述的器件，其特征在于，当在所述总线中传送数据时所述第一和第二位线被预充电。
15.按照权利要求11所述的器件，其特征在于，所述的总线是一条输出总线。
16.一种半导体存贮器件，其特征在于，它包括：
一条沿第一方向的第一总线；
一条沿着第二方向垂直于所述第一方向的第一位线，所述第一位线与所述第一总线相交叉；
一条沿着所述第二方向的第二位线，所述第二位线与所述第一总线相交叉并有一要与一接触孔连接的扩展部位，所述扩展部位与所述第一总线重叠；以及
一层沿着所述第二方向的屏幕层，所述屏蔽层有一第一扩展部位形成在所述第二位线的所述扩展部位与所述总线之间。
17.按照权利要求16所述的器件，其特征在于，所述屏蔽层还有在所述第一位线与所述总线之间的一个第二扩展部位以及在所述第二位线与所述总线之间的一个第三扩展部位。
18.按照权利要求17所述的器件，其特征在于，所述第一和第二位线是第一阶层，所述总线是第二阶层，而所述屏蔽层是在所述第一阶层和所述第二阶层之间的第三阶层。
19.按照权利要求18所述的器件，其特征在于，所述的屏蔽层是一条列选择线。
20.按照权利要求19所述的器件，其特征在于，所述的列选择线是一层硅化物层制成。
21.按照权利要求20所述的器件，其特征在于，当在所述总线中传送数据时，所述第一和第二位线被预充电。
22.按照权利要求16所述的器件，其特征在于，所述的总线是一条输出总线。
23.一种半导体存贮器件，其特征在于，它包括：
一条沿着第一方向的第一总线；
一条沿着所述第一方向的第二总线，所述第二总线与所述第一总线互补；
一条沿着第二方向垂直于所述第一方向的第一位线，所述第一位线与所述第一和第二总线交叉并有一要与第一接触连接的第一扩展部位，所述第一扩展部位与所述第一总线重叠；
一条沿着所述第二方向的第二位线，所述第二位线与所述第一和第二总线交叉并有一要与第二接触连接的第二扩展部位，所述第二扩展部位与所述第二总线重叠；以及
一层沿着所述第二方向的屏蔽层，所述屏蔽层有一形成在所述第一位线的所述第一扩展部位与所述第一总线之间的第一扩展部位并有一形成在所述第二位线的所述第二扩展部位与所述第二总线之间的第二扩展部位。
24.按照权利要求23所述的器件，其特征在于，所述第一扩展部位与重叠所述第一总线和所述第一位线的部位重叠，所述第二扩展部位与重叠所述第二总线和所述第二位线的部位重叠。
25.按照权利要求24所述的器件，其特征在于，所述屏蔽层还有一第三扩展部位，它重叠着所述第二位线与所述第一总线相重叠的部位，以及一第四扩展部位，它重叠着所述第一位线与所述第二总线相重叠的部位。
26.按照权利要求25所述的器件，其特征在于，所述的第一和第二位线是第一阶层，所述第一的第二总线是第二阶层，而所述屏蔽层是在所述第一和第二阶层之间的第三阶层。
27.按照权利要求26所述的器件，其特征在于，所述的屏蔽层是一条列选择线。
28.按照权得要求27所述的器件，其特征在于，所述的列选择线是由一层硅化物层形成。
29.按照权利要求23所述的器件，其特征在于，当在所述总线中传送数据时，所述第一和第二位线被预充电。
30.按照权利要求23所述的器件，其特征在于，所述的总线是一条输出总线。
31.一种半导体存贮器件，其特征在于，它包括：
一条沿着第一方向由第一阶层形成的第一总线；
一条沿着所述第一方向由所述第一阶层形成并与所述第一总线互补的第二总线；
一条沿着所述第一方向由所述第一阶层形成的第三总线；
一条沿着所述第一方向由所述第一阶层形成并与所述第三总线互补的第四总线；
一条沿着第二方向垂直于所述第一方向由第二阶层形成的第一位线，所述第一位线至少与所述第一至第四总线中的一条交叉，所述第一位线有一第一扩展部分重叠着所述第三总线以形成贯穿其间的第一接触；
一条沿着所述第二方向由所述第二阶层形成的第二位线，所述第二位线至少与所述第一至第四总线中的一条交叉，所述第二位线有一第二扩展部分重叠着所述第四总线以形成贯穿其间的第二接触；以及
一条沿着所述第二方向在所述第一与第二位线之间由在所述第一与第二阶层之间的一层中间层形成的列选择线，所述列选择线形成有一重叠着所述第一位线与所述第三总线相重叠的部位以及重叠着所述第一扩展部分的第一扩展部位，形成有一重叠着所述第一位线与所述第四总线相重叠的部位的第二扩展部位，形成有一重叠着所述第二位线与所述二总线相重叠的部位的第三扩展部位，以及形成有一重叠着所述第二位线与所述第四总线相重叠的部位以及重着所述第二扩展部分的第四扩展部位。
32.按照权利要求31所述的器件，其特征在于，还沿着所述第二方向由所述第三阶层形成一层第一连接层，所述第一连接层有一第一端，在其中形成有与所述第一总线连接的第三接触，并有一第二端，在其中形成有当所述列选择层起动时与所述第一接触电连接的第四接触。
33.按照权利要求32所述的器件，其特征在于，还沿着所述第二方向由所述第三阶层形成一层第二连接层，所述第二连接层有一第一端，在其中形成有与所述第二总线连接的第五接触，并有一第二端，在其中形成有当所述列选择层起动时与所述第二接触电连接的第六接触。
34.按照权利要求33所述的器件，其特征在于，所述第四和第六接触分别与所述第三和第四总线重叠。
35.按照权利要求34所述的器件，其特征在于，所述的第二阶层是由一层钨层形成的。
36.按照权利要求35所述的器件，其特征在于，所述的第一阶层是由一层铝层形成的。
37.按照权利要求31所述的器件，其特征在于，所述的第三阶层是由一层硅化物层形成的。
38.按照权利要求31所述的器件，其特征在于，当在所述第二和第四总线中传送数据时，所述第一和第二位线被预充电。
39.按照权利要求31所述的器件，其特征在于，所述第一至第四总线是输出总线。
40.一种半导体存贮器件，其特征在于，它包括：
一对第一对数据总线；
一对第二对数据总线；
一个第一贮存库，它有一个包含各与所述第一对数据总线共同连接的多对第一对位线的第一板，并有一个包含各与所述第二对数据总线共同连接的多对第二对位线的第二板；
一个第二贮存库，它有一个包含各与所述第一对数据总线共同连接的多对第一对位线的第一板，并有一个包含各与所述第二对数据总线共同连接的多对第二对位线的第二板，所述第一对位线与所述第二对数据总线重叠，所述第二对位线与所述第一对数据总线重叠；以及
当在所述第二数据总线对上传送数据并在所述第二贮存库的所述第一板中所述多对的所述第一对位中至少有一对变动电位时用以使与相应于所述数据的电位避免受到所述第二贮存库的所述第一板中所述第一对位线的电位变动影响而产生变动的一层。
41.按照权利要求40所述的器件，其特征在于，所述的位线是由第一阶层制成，所述数据总线是由第二阶层制成，而所述的层则由设于所述第一阶层与所述第二阶层之间的第三阶层制成。
42.按照权利要求41所述的器件，其特征在于，所述的层是一条列选择线。
43.一种半导体存贮器件，其特征在于，它包括：
一层屏蔽层，插在多条位线和一接触区内的一条数据总线之间，使得在所述多条位线的第一条和所述数据总线以及在所述位线的第二条和所述数据总线之间的耦合电容减小并相等。
44.按照权利要求43所述的器件，其特征在于，所述的屏蔽层是一条列选择线。
45.按照权利要求44所述的器件，其特征在于，当在所述数据总线中传送数据时所述第一和第二所述的多条位线被预充电。
46.按照权利要求44所述的器件，其特征在于，所述多条位线的所述第一条与所述多条位线的所述第二条互补。
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