CN1472812A - 具有在存储单元上方形成的信号布线线路的半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件，在衬底上形成有存储单元，字线和位线。每个字线与一些存储单元相连接。将位线布置在字线上方的布线层中，该位线与一些存储单元相连接，并且一个从被字线选择的存储单元中读取的信号被施加给该位线。将信号布线线路布置在位线上方的布线层中，并且部分地在位线上重叠。把屏蔽层布置在该位线和该信号布线线路之间的布线层中。当沿着垂直于半导体衬底表面的方向观察时，屏蔽层包括位于一个包含位线和信号布线线路的重叠区域的区域中的位线，在没有布置位线的区域内形成贯穿该屏蔽层的开口。

Description

具有在存储单元上方形成的信号布线线路的 半导体存储器件
技术领域
本发明涉及半导体存储器件，并且更特别地涉及具有在布置存储单元的区域上方形成的信号布线线路的半导体存储器件。
背景技术
如果在施加了信号的位线上方布置信号布线线路等等，则在信号布线线路中传输的电信号会在位线中产生噪音，其中被施加到位线上的信号是从半导体存储器件的存储单元读取的。为了防止噪音的产生，通常将信号布线线路等等设计成不被布置在存储单元区域上方。
当存储单元区域因半导体存储器件的大容量而变大时，不能布置信号布线线路的面积也随之变大。因此需要扩大芯片面积或者增加布线层数以便允许将必要的信号布线线路布置在除存储单元区域以外的区域中。
如果在位线和信号布线线路之间布置一个屏蔽层，那么即使将信号布线线路布置在位线上方，也能够防止在位线中产生噪音。
导电屏蔽层和层间绝缘膜具有不同的热膨胀系数。因为屏蔽层覆盖一个比其它布线图形更广阔的区域，所以屏蔽层的边缘承受了大的应力，因而导致了较低的生产率。
发明内容
本发明的一个目的是提供一种即使在存储单元区域上方布置信号布线线路也能够维持高生产率的半导体存储器件。
根据本发明的一个方面，提供一种半导体存储器件，该器件包括：在半导体衬底的表面上形成的多个存储单元；在半导体衬底的该表面上形成的多个字线，每个字线与多个存储单元连接并且在选择信号被施加到字线时选择与该字线连接的存储单元；布置在第二布线层中的多个位线，该第二布线层位于其中布置有字线的第一布线层的上方，该多个位线沿着与该多个字线交叉的方向延伸，该位线与一些存储单元连接并且从由各个字线选择的各存储单元中读取的信号被施加给该位线；与所述位线交叉并且布置在第二布线层上方的第三布线层中的多个信号布线线路；和对应于各信号布线线路布置的导电屏蔽线路，该导电屏蔽线路被布置在位于第二和第三布线层之间的第四布线层中，当沿着与半导体衬底表面垂直的方向观察时，该导电屏蔽层线路覆盖相应的信号布线线路。
根据本发明的另一个方面，提供一种半导体存储器件，该器件包括：在半导体衬底的表面上或者上方形成的多个存储单元；在半导体衬底的表面上或者上方形成的多个字线，每个字线与多个存储单元连接并且在选择信号被施加到字线时选择与该字线连接的存储单元；布置在第二布线层中的多个位线，该第二布线层位于其中布置有字线的第一布线层上方，该多个位线沿着与该多个字线交叉的方向延伸，每个位线与一些存储单元连接并且从由字线选取的存储单元中读取的信号被施加给该位线；与位线交叉并且布置在第二布线层上方的第三布线层中的多个信号布线线路；和对应于各信号布线线路布置的导电屏蔽线路，该导电屏蔽线路被布置在第二和第三布线层之间的第四布线层中，并且沿着与半导体衬底的表面垂直的角度观察时，该导电屏蔽线路包括位于其内侧的相应的信号布线线路。
屏蔽层或者线路减少了由信号布线线路中的电信号传输所引起的噪音。因为贯穿屏蔽层形成有开口，所以能够减轻由屏蔽层和层间绝缘膜的热膨胀系数之间的差别所产生的应力集中。可以布置狭窄的屏蔽线路以取代覆盖布置有存储单元的整个区域的屏蔽层，从而减少应力集中。
附图说明
图1是根据本发明的第一实施例的半导体存储器件的一个存储单元的等效电路图；
图2是第一实施例的半导体存储器件的一个存储单元的示意平面图；
图3是第一实施例的半导体存储器件的一个存储单元的横剖视图；
图4是示出第一实施例的半导体存储器件的第三布线层和更高层布线层的平面图；
图5是示出根据第一实施例的一个改进的半导体存储器件的第三布线层和更高层布线层的平面图；
图6是示出根据第二实施例的半导体存储器件的第三布线层和更高层布线层的平面图。
具体实施方式
图1是根据本发明的一个实施例的半导体存储器件的一个存储单元的等效电路图。一个存储单元由六个MOS晶体管Q1到Q6组成。串联连接p-沟道MOS晶体管Q1和n-沟道MOS晶体管Q2以形成一个反相器INV1，并且串联连接p-沟道MOS晶体管Q3和n-沟道MOS晶体管Q4以形成一个反相器INV2。
将MOS晶体管Q1和Q2的栅电极连接在一起并且与MOS晶体管Q3和Q4之间的一个互连点(反相器INV2的一个输出点)相连接。同样，将MOS晶体管Q3和Q4的栅电极连接在一起并且与MOS晶体管Q1和Q2之间的一个互连点(反相器INV1的一个输出点)相连接。
将MOS晶体管Q1和Q3的源电极连接到电源布线线路Vcc，并且将MOS晶体管Q2和Q4的源电极连接到地布线线路GND。通过一个n-沟道MOS晶体管Q5将反相器INV1的输出点连接到位线BL，并且通过一个n-沟道MOS晶体管Q6将反相器INV2的输出点连接到反相位线XBL。MOS晶体管Q5和Q6的栅电极与同一条字线WL相连接。
并列布置的位线BL和反相位线XBL构成单个位线对。布置多个位线对和多条字线WL并且使它们彼此交叉。在每个交叉点布置一个存储单元。字线WL与字线驱动器1相连接，而位线BL和反相位线XBL与读出放大器2相连接。
当一个选择信号被施加给字线WL时，选择与该字线WL相连接的存储单元。将被选择的存储单元中的存储信息读出到与被选择的存储单元连接的位线BL和反相位线XBL并且传输给读出放大器2。
图2A和2B是一个存储单元的示意平面图。沿图2B所示行和列方向重复布置多个存储单元，这些存储单元具有与图2A所示的存储单元相同或者轴对称的图形。四个有源区域10到13被限定在一个存储单元区域5内。有源区域10和11被布置在n-型阱中，有源区域12和13被布置在p-型阱中。第一栅电极15横越有源区域10和12，并且第二栅电极16横越有源区域11和13。
在有源区域10和第一栅电极15之间的一个交叉区域中形成p-沟道MOS晶体管Q1，并且在有源区域12和第一栅电极15之间的一个交叉区域中形成n-沟道MOS晶体管Q2。在有源区域11和第二栅电极16之间的一个交叉区域中形成p-沟道MOS晶体管Q3，并且在有源区域13和第一栅电极16之间的一个交叉区域中形成n-沟道MOS晶体管Q4。
字线WL横越有源区域12和13。在字线WL和有源区域12之间的一个交叉区域中形成n-沟道MOS晶体管Q5，并且在字线WL和有源区域13之间的一个交叉区域中形成n-沟道MOS晶体管Q6。MOS晶体管Q2和Q4共享相同的漏极区域，并且MOS晶体管Q4和Q6共享相同的漏极区域。
布置在第一布线层中的第一互连线18使MOS晶体管Q1和Q2的漏极区域相互连接。第一互连线18与第二栅电极16连接。布置在第一布线层中的第二互连线19使MOS晶体管Q3和Q4的漏极区域相互连接。第二互连线19与第一栅电极15连接。
用于与上层布线线路的连接的通孔H1到H4被布置在MOS晶体管Q1到Q4的源极区域中。用于与上层布线线路的连接的通孔H5和H6被布置在MOS晶体管Q5到Q6的源极区域中。
图2B是第二和更高层布线层的示意平面图。在第二布线层中布置电源布线线路Vcc和地布线线路GND。电源布线线路Vcc分别经通孔H1和H3与MOS晶体管Q1和Q3的源极区域相连接。地布线线路GND分别经通孔H2和H4与MOS晶体管Q2和Q4的源极区域相连接。
在第三布线层中布置位线BL和反相位线XBL。位线BL经通孔H5与MOS晶体管Q5的源极区域相连接。反相位线XBL经通孔H6与MOS晶体管Q6的源极区域连接。位线BL和反相位线XBL沿垂直于字线WL的方向(图2B中的垂直方向)延伸。
在第四布线层中布置具有开口25的导电屏蔽层。该开口25被布置在不与位线BL和反相位线XBL重叠的区域中。在图2B所示的实例中，开口25被布置在存储单元区域5的边界与地布线线路GND交叉处的区域中。屏蔽层覆盖存储单元区域5中没有布置开口25的区域。
在第五布线层中布置稍后讨论的信号布线线路(图2B中未示出)。
图3是沿着图2A和2B中的单点划线A3-A3得到的横剖视图。在硅衬底30的表面层中，通过浅沟槽隔离限定有源区域以形成元件分离绝缘膜31。在有源区域中形成MOS晶体管Q6。MOS晶体管Q6由源极区域S6，漏极区域D6和栅电极G6组成。字线WL的一部分被用做栅电极G6。例如，字线WL具有由多晶硅层和难熔金属硅化物层组成的两层式结构。
在硅衬底30的表面上形成多层布线层结构。通过公知的膜形成方法，光刻、蚀刻、化学机械研磨(CMP)等，能够形成该多层布线层结构。布线线路由铝，铜等组成。通过金属镶嵌(damascene)和双重金属镶嵌(dual damascene)的方法形成铜布线线路。
在第一布线层中布置第二互连线19。第二互连线19通过钨导电插塞与MOS晶体管Q6的漏极区域D6连接。在第二布线层中布置有地布线线路GND。辅助字线WLA沿字线WL布置在其上方。辅助字线WLA通过布置在多个位置上的插塞与字线WL连接以降低字线WL的有效电阻。
在第三布线层中布置反相位线XBL。该反相位线XBL通过填充在通孔H6中的导电插塞和一个布置在下面布线层中的导电中间层与MOS晶体管Q6的源极区域S6连接。在第四层中布置屏蔽层24。该屏蔽层24与图2B所示地布线层GND或者电源布线线路Vcc相连接。通过将该屏蔽层24连接到一个在硅衬底上形成的恒定电压发生器，可以向该屏蔽层24施加一个恒定电压。
在第一到第三各布线层中的布线线路的厚度均为600nm，并且在第四布线层中的布线线路的厚度是900nm。布线层之间的绝缘膜的厚度是800nm。
图4是示出多个存储单元区域5的平面图。在图4中示出第三和更高层布线层的图形。多个存储单元区域5被布置成矩阵型。沿着存储单元区域5的各列方向布置位线BL和反相位线XBL。将屏蔽层24布置得重叠在位线BL和反相位线XBL上。沿着两个在行方向上相邻的存储单元区域5的边界布置贯穿该屏蔽层24形成的开口25，使得开口25不在位线BL和反相位线XBL上重叠。
在屏蔽层24上方的第五布线层中布置多个信号布线线路26。信号布线线路26沿着与位线BL和反相位线XBL相交叉的方向延伸，并且被布置得不与贯穿屏蔽层24形成的开口25重叠。
当沿着垂直于硅衬底表面的方向观察时，在包含信号布线线路26与位线BL和反相位线XBL的交叉区域的区域中，屏蔽层24覆盖位线BL和反相位线XBL。将被固定到恒定电势的屏蔽层24布置在信号布线线路26与位线BL和反相位线XBL之间。因此，信号布线线路26中传输的电信号很难影响到位线BL和反相位线XBL。因此可以减少在位线BL和反相位线XBL中产生的噪音。
因为有贯穿屏蔽层24形成的开口25，所以能够减轻由屏蔽层和层间绝缘膜的热膨胀系数之间的差别而产生的应力集中。
为了减少由在信号布线线路26中的电信号传输引起的在位线BL和反相位线XBL中将产生的噪音。优选的是至少在信号布线线路26与位线BL交叉的区域和信号线26与反相位线XBL交叉的区域中布置屏蔽层24。在信号布线线路2 6没有穿过的存储单元区域5中，不必要求屏蔽层覆盖位线BL和反相位线XBL。
图5是根据第一实施例的改进的半导体存储器件的示意平面图。在图4所示的第一实施例中，对应于行方向上相邻的两个存储单元区域5之间的所有边界设置开口25。在本改进中，没有对应所有边界而是仅对应某些边界布置开口25。例如，沿着每行存储单元区域5，每隔一个边界布置一个开口25。相邻的两行中，将开口25布置在不同的列。
以减轻应力集中所需的密度布置开口25。
图6是根据本发明的第二实施例的半导体存储器件的示意平面图。存储单元区域5，位线BL和反相位线XBL的布局与图4所示的第一实施例的半导体存储器件的相同元件的布局相类似。对应每行存储单元区域5布置信号布线线路26。信号布线线路26的布局没有特别的意义，并且可以与图4所示的第一实施例相同，沿着在列方向上相邻的两个存储单元区域5的边界布置信号布线线路26。
在第四布线层布置屏蔽线路24A，该第四布线层位于布置有位线BL和反相位线XBL的第三布线层和布置有信号布线线路26的第五布线层之间。对应于各信号布线线路26布置该屏蔽线路24A，并且沿着垂直于硅衬底表面的方向观察，屏蔽线路24A覆盖相对应的信号布线线路26。也就是说屏蔽线路24A比相对应的信号布线线路26粗。类似于第一实施例的屏蔽层24，屏蔽线路24A与地布线线路GND，电源布线线路Vcc或者恒定电压发生器相连接。
同样在第二实施例中，因为固定到恒定电势的屏蔽线路24A被布置到位线BL和信号布线线路26之间，以及反相位线XBL和信号布线线路26之间，因此可以减少在位线BL和反相位线XBL中产生的噪音。
已经结合优选实施例描述了本发明。本发明不局限于上述实施例。很明显各种变型，改进，组合等等都能够由本领域的技术人员作出。

Claims (9)

1.一种半导体存储器件，它包括：
在半导体衬底的表面上或者上方形成的多个存储单元；
在半导体衬底的表面上或者上方形成的多个字线，每个字线与一些存储单元相连接，并且在选择信号被施加到字线时选择与该字线相连接的存储单元；
布置在第二布线层中的多个位线，该第二布线层位于布置有字线的第一布线层的上方，位线沿着与字线交叉的方向延伸，每个位线与一些存储单元相连接，并且从由字线选择的存储单元中读取的信号被施加给该位线；
在位线之上部分地重叠的多个信号布线线路，这些信号布线线路被布置在第二布线层上方的第三布线层中；以及
布置在第四布线层中的导电屏蔽层，该第四布线层位于第二和第三布线层之间，当沿着垂直于半导体衬底表面的方向观察时，该导电屏蔽层包括在其内侧的第一区域中的位线，该第一区域包括位线和信号布线线路彼此重叠的区域，在没有布置位线的区域中形成有贯穿导电屏蔽层的开口。
2.根据权利要求1所述的半导体存储器件，其中所述开口被布置在不与信号布线线路重叠的区域中。
3.根据权利要求1所述的半导体存储器件，进一步包括在半导体衬底上或者上方形成的电源布线线路和地布线线路，其中所述屏蔽层与电源布线线路或者地布线线路相连接。
4.根据权利要求2所述的半导体存储器件，进一步包括在半导体衬底上或者上方形成的电源布线线路和地布线线路，其中所述屏蔽层与电源布线线路或者地布线线路相连接。
5.根据权利要求1所述的半导体存储器件，进一步包括在半导体衬底上或者上方形成的恒定电压发生器，其中由恒定电压发生器产生的恒定电压被施加到屏蔽层。
6.根据权利要求2所述的半导体存储器件，进一步包括在半导体衬底上或者上方形成的恒定电压发生器，其中由恒定电压发生器产生的恒定电压被施加到屏蔽层。
7.一种半导体存储器件，它包括：
在半导体衬底表面上或者上方形成的多个存储单元；
在半导体衬底表面上或者上方形成的多个字线，每个字线与一些存储单元连接，并且在选择信号被施加到字线时选择连接到该字线的存储单元；
布置在第二布线层中的多个位线，该第二布线层位于布置有字线的第一布线层的上方，所述位线沿着与字线交叉的方向延伸，每个位线与一些存储单元相连接，并且从由字线选择的存储单元中读取的信号被施加给该位线；
与位线交叉的多个信号布线线路，这些信号布线线路被布置在第二布线层上方的第三布线层中；以及
对应每个信号布线线路布置的导电屏蔽线路，该导电屏蔽线路被布置在第四布线层中，该第四布线层位于第二和第三布线层之间，并且当沿着垂直于半导体衬底表面的方向观察时，该导电屏蔽线路包括在其内侧的相对应的信号布线线路。
8.根据权利要求7所述的半导体存储器件，进一步包括在半导体衬底上或者上方形成的电源布线线路和地布线线路，其中所述导电屏蔽线路与电源布线线路或者地布线线路相连接。
9.根据权利要求7所述的半导体存储器件，进一步包括在半导体衬底上或者上方形成的恒定电压发生器，其中由恒定电压发生器产生的恒定电压被施加到导电屏蔽线路。
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