CN1819210A - 半导体集成电路器件 - Google Patents

Abstract

提供一种能够增加电容器电容的半导体集成电路元件。根据本发明的实施例的半导体集成电路元件包括：电路单元，形成在半导体衬底之上；以及电容器，形成在半导体衬底之上。电容器包括：下电容电极，由与电路单元相连的下层布线线路组成；电容绝缘膜，覆盖下层布线线路的上表面和侧表面；以及上电容电极，形成在电容绝缘膜之上，下电容电极至少包括由下层布线线路形成的电源线和地线之一。

Description

半导体集成电路器件

技术领域

本发明涉及一种具有电容器作为布线结构中电容性单元的半导体集成电路器件。具体地，本发明涉及一种半导体集成电路器件，适用于在电容器中记录数据的SRAM(静态随机存取存储器)。

背景技术

近年来，设计半导体集成电路器件，将电源电压降低到大约1.0V到2.1V。随着这种趋势，尝试精细地设置不同的单元尺寸或布线线路宽度。例如，在SRAM中，缩减存储单元尺寸，并且使与存储器相连的布线线路变窄。这种线路宽度和存储单元尺寸的缩减对于高速操作是有效的，因为减少了连接在单元之间的布线线路的阻抗值。相反地，存在增加布线线路的寄生电容值从而影响单元特性的可能。例如，由图14的六个MOS晶体管Q1到Q6组成的SRAM单元使用连接在互相反向地导通/截止的一对驱动晶体管Q3和Q4的栅极端子和漏极端子之间的布线线路N1和N2(在本说明书中，下文中布线线路N1和N2称为“节点布线线路”，以及节点布线线路表示与负载晶体管Q1的漏极端子和驱动晶体管Q3相连之处的节点相连的线路，以及与线路负载晶体管Q2的漏极端子和驱动晶体管Q4相连之处的节点相连的线路)的寄生电容(下文中称为“节点电容”)。然而，随着存储单元尺寸或线路宽度的缩减，组成节点电容的扩散层(栅极区)也缩减。这减小了节点电容，并且导致软故障(soft error)。另外，术语“软故障”表示当利用α线或中子束来应用存储单元时在节点电容中聚积的数据电荷向半导体衬底一侧泄漏，导致数据丢失。

为了克服这种软故障，在日本未审专利公开No.10-163440中公开了一种技术，涉及部分地层压经由绝缘层组成存储单元的一对驱动晶体管的各个节点布线线路(在图14所示的范例中为节点布线线路N1和N2)。则在层压部分中形成电容器，从而增加了节点布线线路的寄生电容，即，节点电容。因此，随着节点电容的增加，聚积的数据电荷的量增加，因此可以获得良好地抗软故障的SRAM，而不增加存储器尺寸。

此外，在日本未审专利公开No.2002-324855中公开了一种技术，涉及：为了增加节点电容，在半导体衬底上形成的绝缘膜中形成沟槽，并且在沟槽中嵌入导电膜，从而形成节点布线线路。此外，日本未审专利公开No.2002-324855公开了一种技术：在节点布线线路的一部分中形成类插头的第一电极，使第一电极的上端露出希望的高度，并且形成电容性绝缘膜以及第二电极来覆盖露出的部分。利用日本未审专利公开No，2002-324855中的技术，使用第一电极的上表面和侧表面形成了电容器，因此可以增加与第二电极相对的电容器的面积，这对于增加节点电容是有效的。此外，电容性绝缘膜和第二电极在第一电极上具有平坦的表面，使得形成组成具有均匀厚度的电容器的电容性绝缘膜成为可能，并且提高了电容器的可靠性。

利用与在Soft Error Immune 0.64μm² SRAM Cell with MIM NodeCapacitor by 65nm CMOS Technology for Ultra High Speed SRAM0-7803-7873-3/03/$17.00(c)2003 IEEE(下文中称为非专利文献1)中公开的类似技术，像日本未审专利公开No.2002-324855一样，在绝缘膜中形成的一对节点布线线路之间形成了沟槽。电容性绝缘膜覆盖沟槽，并且导电膜作为第二电极被嵌入在沟槽中，因此在一对节点布线线路和第二电极之间形成了电容器。利用该技术，形成了第二电极，覆盖在绝缘膜中形成的沟槽。因此，没有节点布线线路突出绝缘膜，并且相比于日本未审专利公开No.2002-324855的技术，该技术对于使表面水平是有效的。

日本未审专利公开No.10-163440的技术要求层压一对驱动晶体管的节点布线线路。结果，应该层压两个层的节点布线线路。因此，相比于在相同的层中形成两个节点线路的现有SRAM，改变了节点布线线路图样。此外，形成用于使在上层中形成的节点布线线路与晶体管相连的触点的步骤必然会增加步骤数。此外，只在两个节点布线线路的相交部分形成电容器，因此难以保证大面积的相对电极，并且限制了节点电容的增加。

利用日本未审专利公开No.2002-324855的技术，在相同的层中形成了一对驱动晶体管的两个节点电极，因此可以增加节点电容，而不改变现有SRAM的节点布线线路图样。此外，根据日本未审专利公开No.2004-324855和非专利文献1的两种技术，在节点布线线路的上表面和侧表面之间形成电容器，并且形成了形成用于覆盖上表面和侧表面的第二电极。因此，上述技术对于增加节点布线线路的面积是有效的，从而增加了电容器的节点电容。然而，根据日本未审专利公开No.2004-324855和非专利文献1的两种技术，只使用节点布线线路和第二电极形成了电容器。因此，影响节点电容的与电极相对的电容器的面积取决于节点布线线路的面积。因此，在缩减节点布线线路宽度的情况中，减少了与电极相对的电容器的面积，这对于增加节点电容是不利的。此外，根据非专利文献1的技术，只在存储单元的一部分中形成第二电极，因此在具有第二电极的面积和其它面积存在高度差。恐怕会在上层中形成布线线路的断开。具体地，如果在一个存储单元中独立地形成多个第二电极，在各个第二电极及其周边部分之间会产生高度差，并且其整个长度相当长。

此外，在生产出半导体集成电路元件之后，执行各种特征检验。例如，在执行CDM(元件充电模型)检验来检验标准电压的情况中，利用产生的静电来充电半导体集成电路元件。因此，对通过经由电容绝缘膜在节点布线线路中形成电容电极来给出节点电容而获得的SRAM进行充电。此外，同时充电电容电极，导致节点布线线路、电源线或地线的放电，从而电容绝缘膜遭受静电放电破坏。电容绝缘膜的静电放电破坏导致电容电极和节点布线线路之间的短路，从而使SRAM不能工作。即使没有短路，丧失了节点电容，使得降低了抗软故障的能力。

发明内容

根据本发明的方案的半导体集成电路元件包括：电路单元，形成在半导体衬底之上；以及多个电容器，形成在半导体衬底之上。每一个电容器包括：下电容电极，由与电路单元相连的下层布线线路组成；电容绝缘膜，覆盖下层布线线路的上表面和侧表面；以及上电容电极，形成在电容绝缘膜之上。下电容电极至少包括由下层布线线路组成的电源线和地线之一。根据本发明的元件，使用由下层布线线路组成的下电容电极的上表面和侧表面形成电容器，并且电源线或地线被用作下电容电极，从而可以增加电容器电容。

根据本发明的半导体集成电路元件，可以增加电容器电容。

附图说明

通过下面结合附图所进行的描述，显而易见本发明的上述及其它目的、优点和性质，图中：

图1是根据本发明实施例的SRAM的等效电路图；

图2A示出了在根据本发明实施例的SRAM中使用的保护单元的范例；

图2B示出了在根据本发明实施例的SRAM中使用的另一个保护单元的范例；

图3A示出了包括根据本发明实施例的SRAM的整个半导体芯片的布置范例；

图3B示出了包括根据本发明实施例的SRAM的整个半导体芯片的另一个布置范例；

图4是图3A所示的区域Q的放大视图；

图5示出了在图4的区域R中的扩散层和栅极电极的布置；

图6示出了在图4的区域R中的第一布线层的布置；

图7示出了在图4的区域R中的电容电极层的布置；

图8示出了在图4的区域R中的第二布线层的布置；

图9是图8的线路A-A’的截面图；

图10是图8的线路B-B’的截面图；

图11是图8的线路C-C’的截面图；

图12是图8的线路D-D’的截面图；

图13A是示出了在制作电容器的处理中的一个步骤的截面图；

图13B是示出了在制作电容器的处理中的一个步骤的截面图；

图13C是示出了在制作电容器的处理中的一个步骤的截面图；

图13D是示出了在制作电容器的处理中的一个步骤的截面图；以及

图14是示出了传统SRAM的等效电路图。

具体实施方式

现在结合示出的实施例来说明本发明。本领域的技术人员可以认识到，使用本发明的教导可以实现多个可选实施例，并且本发明不局限于为了演示目的而示出的实施例。

根据本发明的半导体集成电路元件包括在半导体衬底之上形成的电路单元和电容器。电容器包括由与电路单元相连的下层布线线路组成的下电容电极、覆盖下层布线线路的上表面和侧表面的电容绝缘膜以及在电容绝缘膜之上形成的上电容电极。此外，下电容电极至少包括由下层布线线路组成的电源线或地线之一。在将根据本发明的半导体集成电路元件应用到SRAM的情况中，在存储单元区域上，除了与上层布线线路电连接的部分，形成上电容电极。此外，当在半导体衬底上排列多个存储单元时，上电容电极延伸到相邻存储单元。此外，在根据本发明的SRAM中，至少一个存储单元和阱接触单元位于一个线路上，阱接触单元被配置用于使存储单元与由上层布线线路组成的电源线和地线相连。下电源线和下地线延伸到阱接触单元，并且与此处的电源线或地线电连接。

此外，可能给本发明的半导体集成电路元件提供保护单元。保护单元由MOS晶体管、双极晶体管组成，或者由二极管以及组成SRAM的发送晶体管、驱动晶体管和负载晶体管组成。此外，在存储单元和阱接触单元被排列在一个方向的位置上，在存储单元阵列的至少一侧上设置保护单元。即，存储单元阵列包括其中存储单元和阱接触单元被排列在一个方向上的多个存储单元线路，而保护单元被设置在一个存储单元线路的至少一侧上。在这种情况中，保护单元与存储单元线路一一对应地相连。或者，保护单元同时与多个存储单元线路相连。

第一实施例

接下来，结合附图来说明本发明的实施例。图1是根据本发明实施例的SRAM的等效电路图，其由六个MOS晶体管Q1到Q6组成。如图1所示，两个位线DL1和DL2与一个字线WL相交，并且在相交处定义了存储单元MC。存储单元MC包括分别由P沟道MOS晶体管组成的负载晶体管Q1和Q2、分别由N沟道MOS晶体管组成的驱动晶体管Q3和Q4，以及分别由N沟道MOS晶体管组成、并且将数据发送到位线DL1和DL2的发送晶体管Q5和Q6。然后，负载晶体管Q1和Q2具有与电源VDD相连的源极端子、分别与驱动晶体管Q3和Q4的漏极端子相连的漏极端子、分别与驱动晶体管Q3和Q4的栅极相连的栅极。此外，驱动晶体管Q3和Q4的源极端子与地GND相连。驱动晶体管Q3的漏极端子经由节点布线线路N1与驱动晶体管Q4的栅极相连，驱动晶体管Q4的漏极端子经由节点布线线路N2与驱动晶体管Q3的栅极相连。驱动晶体管Q3和Q4的漏极端子分别经由发送晶体管Q5和Q6与位线DL1和DL2相连。发送晶体管Q5和Q6的每一个栅极与字线WL相连。此外，节点布线线路N1和N2与作为节点电容的电容器C1和C2相连。电容器C3和C4与电容器C1和C2相关地连接在地GND和电源VDD之间。即，电容器C3连接在电容器C1和地GND之间，以及电容器C4连接在电容器C1和电源VDD之间。类似地，电容器C3连接在电容器C2和地GND之间，以及电容器C4连接在电容器C2和电源VDD之间。

此外，保护单元连接在地GND和节点N3之间，节点N3与电容器C1和C2以及电容器C3和C4相连。保护单元由N沟道MOS晶体管Q11组成。MOS晶体管Q11具有与节点N3相连的漏极、与地GND相连的栅极和源极。保护单元是图2A所示的二极管或者图2B所示的NPN-型双极晶体管的二极管连接。

图3A示出了包括本发明的SRAM的完整半导体芯片CH的布置。在此，在半导体芯片CH中，排列了多个单元阵列块CAB。在每一个单元阵列块CAB中，排列了多个单元阵列CA。在每一个单元阵列CA中，存储单元MC和阱接触单元TU是按照下面所要描述的那样进行排列的。此外，在每一个单元阵列块CAB中，在每一个单元阵列CA的末端设置包括保护单元的保护部分HO。

图4示出了单元阵列CA的一部分的布置，并示出了与图3A的虚线所包围的部分相对应的区域。单元阵列CA包括按照矩阵排列并且在X和Y方向中延伸的多个存储单元MC。此外，阱接触单元TU被排列在每一个存储单元MC的X方向中，使多个存储单元MC中的每一个与电源VDD和地GND相连。在示出的范例中，阱接触单元TU被设置在单元阵列CA的一端。在每一个存储单元MC上，一对位线DL1和DL2在Y方向中延伸。在阱接触单元TU上，一个电源线VDDL和一个地线GNDL沿着Y方向延伸。尽管图4中省略了图1的字线WL，在下层区域中由多晶硅制成的字线在X方向中延伸，此外，在上层区域中，作为下层字线的延续部分的由金属制成的字线在X方向中延伸。

接下来详细说明在SRAM的单元阵列CA中的一个存储单元MC、其中的一个阱接触单元TU、设置在由图4的交替长和短虚线包围的区域R中的单元阵列CA的一端的保护部分HO。另外，阱接触单元TU和保护部分HO之间的边界同样表示单元阵列CA和保护部分之间的边界，并且在图4中由点P表示。图5到8的每一个示出了存储单元MC、阱接触单元TU和保护部分HO的扩散层、栅极层、第一布线层、电容电极层以及第二布线层的布置。图9到12分别是图8的线路A-A’、线路B-B’、线路C-C’以及线路D-D’的截面图。

图5是示出了扩散层和栅极层的平面图。N型扩散层103、P型扩散层104以及栅极电极106被用于形成存储单元MC中的N沟道MOS晶体管Q3到Q6和P沟道MOS晶体管Q1和Q2。在阱接触单元TU中，尽管栅极电极106部分地与N型扩散层103交叉，没有晶体管在相交部分形成。此外，在保护部分HO中，形成了作为保护单元的由N型扩散层103和栅极电极107组成的N沟道MOS晶体管Q11。结合图9到12的截面图来说明图5的配置。在硅衬底100中形成场绝缘膜101。在由场绝缘膜101包围的区域内形成N型扩散层103和P型扩散层104。在本实施例中，在N型硅衬底100中形成P型阱102，并且在P型阱102中形成N型扩散层103。不用说，可以使用P型硅衬底。在硅衬底100的表面上形成薄的硅氧化膜，并且在其上形成多晶硅膜。然后，使这些膜形成希望的形状，从而形成栅极绝缘膜105和栅极电极106。即，使硅氧化膜形成图样来形成栅极绝缘膜105，并且使多晶硅膜形成图样来形成栅极电极106。此外，在本实施例中，在栅极电极106的两侧上形成侧壁106a，并且MOS晶体管具有LDD结构。然而，为了便于解释，附图中省略了LDD层。在存储单元MC中，使用每一个扩散层和栅极电极从而形成了六个MOS晶体管Q1到Q6。在形成MOS晶体管Q1到Q6的同时，在保护部分HO中形成MOS晶体管Q11。此外，发送晶体管Q5和Q6的栅极电极随着字线WL在X方向中延伸。字线WL与阱接触单元TU在X方向中相交。

图6是示出了第一布线层的平面图。为了与MOS晶体管Q1到Q6和Q11相连，形成多个通孔V1。通过第一通孔V1相连的第一布线层H1被形成为所希望的图样。结合图9到12的截面图来说明图6的结构。在图5的栅极电极106和栅极电极107上形成第一中间层绝缘膜111。在中间层绝缘膜111中，形成多个第一通孔V1，以便达到扩散层103和104以及阱接触单元TU中的栅极电极。通过：在穿过中间层绝缘膜111的通孔中形成由TiN(氮化钛)构成的阻挡金属膜112、在其中埋入例如W(钨)的布线金属113、并且根据化学机械抛光(CMP)方法使其表面经历平面化以便冲洗中间层绝缘膜111的表面，来形成第一通孔V1。还在其上形成第二中间层绝缘膜121。在第二中间层绝缘膜121之上形成图4的第一布线层H1。

作为所谓的埋入布线层来形成第一布线层H1。通过将由TiN构成的阻挡金属膜122和例如W的布线金属123埋入在几乎第二中间层绝缘膜121的整个厚度中形成为希望图样的凹槽中，准备第一布线层H1。参考图6，第一布线层H1部分地形成节点布线线路N1和N2，用于使存储单元MC中的晶体管Q1到Q6的源极端子、漏极端子以及栅极互相连接。即，由第一节点布线线路N1形成第一布线层H1，用于使负载晶体管Q1、驱动晶体管Q3以及发送晶体管Q5的源极端子与发送晶体管Q4的栅极相连。此外，形成第一布线层H1作为第二节点布线线路N2，用于使负载晶体管Q2、发送晶体管Q4以及发送晶体管Q6的源极端子与驱动晶体管Q3的栅极相连。第一布线层H1的另一部分形成下电源线UVDDL和下地线UGNDL。第一布线层H1的另外一部分形成与顶层中的位线DL1和DL2电连接的继电电极T11，如下面所述的。

同时，如图6所示，在阱接触单元TU中，第一布线层H1部分地形成从存储单元MC延伸出来的下电源线UVDDL和下地线UGNDL。第一布线层H1的另一个部分形成与图6未示出的上金属字线电连接的继电电极T12。在保护部分HO中，第一布线层H1的一部分形成延伸到栅极电极107和源极(N型扩散层103)的下地线UGNDL，并且其另一部分形成延伸到MOS晶体管Q11的漏极(N型扩散层103)的继电电极T13。

图7是示出了第二布线层的平面图。结合图9到12的截面图来说明图7的结构。从第二中间层绝缘膜121中露出由阻挡金属膜122和布线金属123形成的第一布线层H1的上表面和下侧表面。在露出第一布线层H1的表面上形成由氮化硅构成的薄的电容绝缘膜131。按照这种方式，第一布线层H1被电容绝缘膜131覆盖。此外，在电容绝缘膜131上形成具有所要求图样的、由例如W的高熔点金属构成的第二布线层H2。电容绝缘膜131上的第二布线层H2被用于形成上电容电极132。第二布线层H2被形成为具有远大于第一布线层H1的露出部分的厚度。因此，上电容电极132完全地填满了在第一布线层H1的图样之间形成的凹处，并几乎水平。形成第二布线层H1，即上电容电极132，覆盖存储单元MC的几乎整个区域，除了包括继电电极T11的区域之外。此外，在阱接触单元TU中，形成上电容电极132，不干扰与下面所述顶层中的电源线VDDL相连的第二通孔V2。此外，第二布线层H2的一部分延伸到保护部分HO。

现在，简要说明第一布线层H1、电容绝缘膜131和第二布线层H2(上电容电极132)的制造过程。如图13A所示，在第二中间层绝缘膜121的几乎整个厚度中形成所要求图样的凹槽。形成由TiN构成的阻挡金属膜122来覆盖凹槽的表面。然后，将由W构成的无线金属123埋入凹槽中。根据CMP方法对阻挡金属膜122进行平面化，以便与第二中间层绝缘膜121的表面平齐。按照这种方式，如图13B所示，准备了埋入第二中间层绝缘膜121中的第一布线层H1。其后，如图13C所示，将第二中间层绝缘膜121蚀刻到所希望的深度，以便从第二中间层绝缘膜121中露出第一布线层H1的上部分。结果，露出了第一布线层H1的上表面和上侧表面。然后，根据CVD方法，在整个表面上形成具有所希望厚度的氮化硅膜，从而形成电容绝缘膜131。此外，如图13D所示，通过在电容绝缘膜131上溅射形成W膜，从而形成第二布线层H2。第二布线层H2被形成为具有远大于第一布线层H1的露出部分的厚度。形成的W膜完全地填满第一布线层H1的图样之间的凹处。此后，选择性地将第二布线层H2和位于第二布线层之下的电容绝缘膜131蚀刻为所要求的图样。如果需要，根据图13D的虚线所示的CMP方法抛光第二布线层H2的表面，并因此使其平整。去除了超出图13D虚线的部分，获得平坦的表面。

在具有第二布线层H2的区域内，利用作为第二布线层H2的上电容电极132、位于上电容电极之下的电容绝缘膜131以及位于电容绝缘膜131之下的第一布线层H1，形成电容器。即，电容器包括上电容电极132、第一布线层H1和介入它们之间的电容绝缘膜131。在用作节点布线线路N1的第一布线层H1中形成电容器C1。在用作节点布线线路N2的第一布线图像H1中形成电容器C2。此外，在用作下地线UGNDL的第一布线层H1中形成电容器C3。在用作下电源线UVDDL的第一布线层H1中形成电容器C4。如图1所示，因此节点布线线路N1和N2与电容器C1和C2相连。此外，电容器C1和C2经由第二布线层H2与电容器C3和C4串联。即，电容器C3被设置在电容器C1和下地线UGNDL之间，以及电容器C4被设置在电容器C1和下电源线UVDDL之间。此外，电容器C3被设置在电容器C2和下地线UGNDL之间，以及电容器C4被设置在电容器C2和下电源线UVDDL之间。换句话说，在电容器C1和地线GND之间经由下地线UGNDL形成电容器C3，以及在电容器C1和电源线VDD之间经由下电源线UVDDL形成电容器C4。类似地，在电容器C2和地线GND之间经由下地线UGNDL形成电容器C3，以及在电容器C2和电源线VDD之间经由下电源线UVDDL形成电容器C4。

回到参考图7，在第二布线层H2上形成第二通孔V2。第二通孔V2位于存储单元MC中的继电电极T11之上。此外，在阱接触单元TU中的继电电极T12、下电源线UVDDL以及下地线UGNDL之上形成第二通孔V2。在保护部分HO中的第二布线层H2和继电电极T13的延伸部分上形成第二通孔V2。如图9到12所示，在第二布线层H2上形成第三中间层绝缘膜141。在第三中间层绝缘膜141中形成第二通孔V2。通过利用由TiN构成的阻挡金属膜142覆盖在第三中间层绝缘膜141中形成的穿孔的表面、以及在其中埋入例如W的布线金属143并且使膜平坦以便与第三中间层绝缘膜141平齐，制备第二通孔V2。

图8是示出了第三布线层的平面图。第三布线层H3形成存储单元MC中的位线DL1和DL2。此外，第三布线层H3形成阱接触单元TU中的电源线VDDL、地线GNDL以及继电电极T3。另外，继电电极T3与示出的上金属字线相连。这些布线线路经由第二通孔V2与下层布线线路相连。例如，在存储单元MC中，位线DL1和DL2通过第二通孔V2、继电电极T11和第一通孔V1与发送晶体管Q5和Q6的漏极端子相连。在保护部分HO中，第三布线层H3形成与布线线路CNT相连的保护单元，布线线路CNT用于使上电容电极132和MOS晶体管Q11的漏极相连。与布线线路CNT相连的保护单元经由第二通孔V2与上电容电极132和MOS晶体管Q11的漏极相连。结合图9到12的截面图来说明图8的结构。在第三中间层绝缘膜141上，具有多层TiN/Al(铝)/TiN结构的第三布线层H3被形成为所希望的图样。电源线VDDL通过第二通孔V2、下电源线UVDDL以及第一通孔V1与负载晶体管Q1和Q2的源极端子相连。地线GNDL通过第二通孔V2、下地线UGNDL以及第一通孔V1与驱动晶体管Q3和Q4的源极端子相连。第三布线层H3的继电电极T3通过第二通孔V2、继电电极T11以及第一通孔V1与字线WL相连。另外，字线WL与上金属字线MWL相连，以便减少其阻抗值。在保护部分HO中，与布线线路CNT相连的保护单元的一端通过第二通孔V2与上电容电极132相连，并且其另一端通过第二通孔V2、继电电极T13以及第一通孔V1与MOS晶体管Q11的漏极相连。

在上述配置的SRAM中，通过使用第一布线层H1(即节点布线线路N1和N2)、下地线UGNDL以及下电源线UVDDL，此外，电容绝源膜131覆盖这些布线线路的上表面和上侧表面，以及上电容电极132作为在电容绝缘膜131之上形成的第二布线层H2，形成了电容器C1到C4。然后，设置在节点布线线路N1和N2以及上电容电极132之间的电容器C1和C2通过相同的上电容电极132与设置在下地线UGNDL和下电源线UVDDL之间的电容器C3和C4串联。此外，与电容器C3和C4串联的电容器C1和C2进一步经由电容器C3或C4与地GND或电源VDD相连。简而言之，电容器C1到C4中的每一个跟与两个驱动晶体管Q3和Q4的源极端子相连的节点布线线路N1和N2并联连接。例如，形成电容器C1的第一布线层H1和节点布线线路N1经由负载晶体管Q1与电源VDD相连，并且经由电容器C1和C4与电源VDD相连。此外，作为电容器C1到C4中共享的节点N3的上电容电极132与MOS晶体管Q11的漏极相连。同时，作为电容器C1到C4中共享的节点N3的上电容电极132经由MOS晶体管Q11与下地线UGNDL相连。

参考图1，如上所述，电容器C1和C3连接在节点布线线路N1和地GND之间，并且电容器C1和C4连接在节点布线线路N1和电源VDD之间。此外，电容器C2和C3连接在节点布线线路N2和地GND之间，以及电容器C2和C4连接在节点布线线路N2和电源VDD之间。此外，电容器C1和C2连接在节点布线线路N1和N2之间。通过应用α线，在硅衬底中产生电子和空穴对，并且电子(负电荷)和空穴(正电荷)影响存储在存储单元中的数据。因此，通过应用α线所产生的电子和空穴会导致软故障。然而，利用上述结构，连接在节点布线N1和N2以及地GND和电源VDD之间的电容器C1到C4增加了电容，从而提高了抗软故障的能力。此外，在本实施例中，从连接在节点布线线路N1和N2之间的电容器C1和C2中产生的节点间电容进一步提高了抗软软故障能力。此外，不像日本未审专利公开No.10-163440的技术，不必要在两层中形成节点布线线路N1和N2对，并且可以在单个层中形成这些布线线路。因此，对于节点布线线路不需要采用复杂的制作处理。

此外，在实施例中，在包括下地线UGNDL和下电源线UVDDL以及节点布线线路N1和N2的几乎整个存储单元MC上，形成第二布线层H2，第二布线层H2形成电容器C1到C4的上电容电极。此外，第二布线层H2的上表面是平坦的，因此上第三中间层绝缘膜141和在其上形成的第三布线层H3可以在几乎整个存储单元MC上获得平面。因此，可以避免绝缘膜和布线线路的形成时会发生的断开。因此，相比于在一个存储单元中排列多个上电容电极的非专利文献1的结构，可以缩减延伸到周边部分的上电容电极的整个长度，并且可以减少与周边部分的高度差。此外，优选地，上电容电极处于浮空状态、与电源相连的状态或接地状态中。此外，如果上电容电极处于浮空状态中，优选的是保护单元连接在浮空状态中的上电容电极和电源线或地线之间。

此外，如果由于CDM测试对SRAM进行充电，则可以对作为上电容电极132的第二布线层H2进行充电。然而，在上述结构中，上电容电极132，即图1的节点N3与作为保护部分HO的保护单元的MOS晶体管Q11相连，因此第二布线层H2中聚积的电荷经由MOD晶体管Q11流过下地线UGNDL。因此，可能避免由于上电容电极132和上电容电极之下的节点布线线路N1和N2或下地线UGNDL之间的放电而导致的电容绝缘膜的损坏。因此，避免上电容电极132与节点布线线路N1和N2或下地线UGNDL短路，确保足够的节点电容和较高的抗软故障能力。

在第一实施例中，在节点布线线路N1和N2、下地线UGNDL和下电源线UVDDL上形成了作为第二布线层H2的上电容电极132。然而，对于下地线UGNDL和下电源线UVDDL，至少可以在下地线UGNDL上形成上电容电极。相比于只在节点布线线路上形成电极的相关技术的结构，即使这种结构也可以增加节点电容。

此外，在第一实施例中，在下地线UGNDL和下电源线UVDDL上形成上电容电极132，使上电容电极132可能延伸到相邻存储单元。具体地在使存储单元最小化的情况中，为了形成上电容电极132，不必要使用更精细的掩膜图样。因此，利于掩膜设计，并且可以容易地制作上电容电极。

在第一实施例中，针对每一个单元阵列CA形成保护单元，然而如图3B所示，在多个单元阵列CA中可以共享一个保护部分HO。在这种情况中，电容电极可以是针对多个单元阵列CA共同设置的，并且电容电极与保护部分HO电连接。此外，可以在单元阵列CA的两侧上设置保护部分。另外，如果上电容电极被负充电，保护部分可以被设置在单元阵列和电源线之间。即，在上电容电极132和电源线之间设置保护单元。

第一实施例说明了将本发明的电容器应用于SRAM的范例，然而本发明适用于除了SRAM之外的任意半导体集成电路元件的电容器。即，由与半导体集成电路元件的电路单元相连的下层布线线路组成的下电容电极组成电容器的一部分，并且下电容电极只需要至少包括由下层布线线路组成的电源线和地线之一。根据本发明的半导体集成电路元件，使用由下层布线线路组成的下电容电极的上表面和侧表面，形成了电容器，并且电源线或地线被用作下电容电极，增加了电容器电容。此外，上电容电极可以延伸出电源线或地线，并因此可以是整个电路单元。使由于上电容电极而导致的高度差最小化，获得了平坦表面，并且确保了在其上形成的上层布线层的平坦表面。因此，可靠地形成上层布线层。在将本发明的半导体集成电路元件应用于SRAM的情况中，不仅节点布线线路而且下电源线或下地线可以被用作下电容电极，从而可以增加节点电容，以增加用于存储数据的电荷，并提高了抵抗由于α线的应用而导致的软故障的能力，即使缩减SRAM的单元尺寸和布线线路宽度。

显而易见的是，本发明不局限于上述实施例，并且可以被修改和改变，而不脱离本发明的范围和精神。

Claims (15)

1、一种半导体集成电路元件，其中包括：

电路单元，形成在半导体衬底之上；以及

多个电容器，形成在半导体衬底之上，

每一个电容器包括：

下电容电极，由与电路单元相连的下层布线线路组成；

电容绝缘膜，覆盖下层布线线路的上表面和侧表面；以及

上电容电极，形成在电容绝缘膜之上，下电容电极至少包括由下层布线线路形成的电源线和地线之一。

2、根据权利要求1所述的半导体集成电路元件，其中，下电容电极被埋入在半导体衬底之上形成的中间层绝缘膜中形成的槽中，以及从中间层绝缘膜中露出下电容电极的上表面和至少侧表面的一部分，

电容绝缘膜覆盖从中间层绝缘膜中露出的下电容电极的露出表面，以及

至少上电容电极的一部分与下电容电极的露出表面相对。

3、根据权利要求1所述的半导体集成电路元件，其中，电路单元是SRAM的存储单元，以及SRAM包括驱动晶体管对，其中利用节点布线线路对至少将驱动晶体管对中栅极和漏极交叉连接，

多个电容器包括每一个与节点布线线路对相连的电容器对，以及

电容器的下电容电极由节点布线线路以及至少下地线和下电源线之一形成。

4、根据权利要求3所述的半导体集成电路元件，其中，SRAM具有六个晶体管，包括：

发送晶体管对，每一个发送晶体管连接在节点布线线路对和位线对之间；以及

负载晶体管对，每一个负载晶体管与驱动晶体管对相连。

5、根据权利要求3所述的半导体集成电路元件，其中，上电容电极覆盖节点布线线路以及至少下地线和下电源线之一。

6、根据权利要求5所述的半导体集成电路元件，其中，上电容电极至少处于：浮空状态、与电源电势相连的状态和接地状态之一。

7、根据权利要求5所述的半导体集成电路元件，其中，上电容电极处于浮空状态中，并且保护单元连接在上电容电极和电源线或地线之间。

8、根据权利要求3所述的半导体集成电路元件，其中，在存储单元区域上，除了与上层布线线路电连接的部分，形成上电容电极。

9、根据权利要求7所述的半导体集成电路元件，其中，保护单元由MOS晶体管、双极晶体管组成，或由二极管以及发送晶体管、驱动晶体管以及负载晶体管组成。

10、根据权利要求3所述的半导体集成电路元件，其中，在半导体衬底上排列多个存储单元作为存储单元，以及

上电容电极延伸到相邻存储单元。

11、根据权利要求3所述的半导体集成电路元件，其中，SRAM至少包括一个存储单元以及阱接触单元，阱接触单元用于使存储单元与由上层布线线路组成的电源线和地线相连，以及

下电源线和下地线延伸到阱接触单元，并且分别与阱接触单元中的电源线和地线电连接。

12、根据权利要求7所述的半导体集成电路元件，其中，SRAM至少包括一个存储单元以及阱接触单元，阱接触单元用于使存储单元与由上层布线线路组成的电源线和地线相连，以及

在存储单元线路的至少一侧上设置保护单元，其中在所述至少一侧上，存储单元和阱接触单元排列在一个方向上。

13、根据权利要求12所述的半导体集成电路元件，其中，保护单元一一对应地与存储单元线路相连。

14、根据权利要求12所述的半导体集成电路元件，其中，保护单元共同与多个存储单元线路相连。

15、根据权利要求7所述的半导体集成电路元件，其中，依次在存储单元中的晶体管上形成第一布线层、第二布线层和第三布线层，

第一布线层形成节点布线线路、下电源线和下地线，

第二布线层形成上电容电极，以及

第三布线层形成上层布线线路。

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