CN1107980C - 数据线与电源线平行的静态半导体存储器件 - Google Patents
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Abstract
一种静态存储单元，其中包括两个与电源线Vcc连接的负载电阻(R1、R2)、两个交叉耦合的驱动晶体管(Qd1、Qd2)和两个变晶体管(Qt1、Qt2)，驱动晶体管(Qd1、Qd2)连接在负载电阻(R1、R2)和两根地线(Vss1、Vss2)之间，两个变换晶体管(Qt1、Qt2)连接在负载电阻和两根数据线(DL1、DL2)之间，数据线平行于电源线和地线，而不跨越电源线或地线。
Description
技术领域
本发明涉及一种静态半导体存储器件，更具体地说，涉及一种静态随机存取存储(SRAM)器件的静态存储单元的改进。
背景技术
现有的静态随机存取存储单元由触发器构成，该触发器由交叉耦合(cross-coupled)的第一和第二倒相器以及变换晶体管构成，所述变换晶体管连接在触发器的第一、第二结点和数据线之间。也就是说，第一倒相器由电源线与第一结点之间的第一负载电阻和第一结点与地线之间的驱动MOS晶体管组成。同样，第二倒相器由电源线与第二结点之间的第二负载电阻和第二结点与地线之间的第二驱动MOS晶体管组成。
然而，在上述现有的静态随机存取存储单元中，由于数据线跨越至少一根电源线和地线，因而，增大了数据线的寄生电容，这将会降低静态随机存取存储单元的存取速度。这将在后面作详细说明。
发明内容
本发明的目的是提高静态随机存取存储单元的存取速度。
根据本发明，静态存储单元包括：连接到电源线上的两个负载电阻、连接在负载电阻和两根地线之间的两个交叉耦合(cross-coupled)的驱动晶体管、以及连接在负载电阻和两根数据线之间的两个变换晶体管，数据线与信号线和地线平行，而不跨越信号线和地线，从而减小了数据线的寄生电容。
附图说明
下面将参照附图，对照现有技术，详细地说明本发明，从中可以更清楚地理解本发明。
附图中：
图1是等效电路图，表示现有的对称电阻型静态随机存取存储单元；
图2是图1所示静态随机存取存储单元的平面图；
图3和图4分别是沿图2中I-I线和II-II线的截面图；
图5是图2所示静态随机存取存储单元的有源区域的平面图；
图6是图2所示静态随机存取存储单元的栅极的平面图；
图7是图2所示静态随机存取存储单元的地线的平面图；
图8是图2所示静态随机存取存储单元的高电源线和电阻的平面图；
图9是图2所示静态随机存取存储单元的数据线的平面图；
图10是等效电路图，表示现有的不对称电阻型静态随机存取存储单元；
图11是图10所示静态随机存取存储单元的平面图；
图12是等效电路图，表示现有的CMOS型静态随机存取存储单元；
图13是图12所示静态随机存取存储单元的平面图；
图14是等效电路图，表示另一种现有的CMOS型静态随机存取存储单元；
图15是图14所示静态随机存取存储单元的平面图；
图16是等效电路图，表示本发明的对称电阻型静态随机存取存储的第一实施例；
图17是图16所示静态随机存取存储单元的平面图；
图18、19和20分别是沿图17中I-I线、II-II线和III-III线的截面图；
图21是图17所示静态随机存取存储单元的有源区的平面图；
图22是图17所示静态随机存取存储单元的栅极的平面图；
图23是图17所示静态随机存取存储单元的连接孔(contact holes)的平面图；
图24是图17所示静态随机存取存储单元的高电源线和地线的平面图；
图25是图17所示静态随机存取存储单元的连接孔的平面图；
图26是图17所示静态随机存取存储单元的数据线的平面图；
图27是平面图，表示本发明的对称电阻型静态随机存取存储单元的第二实例；
图28是图27所示静态随机存取存储单元的有源区域的平面图；
图29是图27所示静态随机存取存储单元的控制电极的平面图。
具体实施方式
在说明最佳实例之前，首先结合图1到图15说明现有技术的静态随机存取存储单元。
图1是等效电路图，表示现有的对称电阻型静态随机存取存储单元，其中，在字线WL1和WL2以及两根辅助数据线DL1和DL2之间提供一个静态随机存取存储单元。这个存储单元由触发器构成，该触发器由两个交叉耦合的(cross-coupled)倒相器和变换N沟道MOS晶体管Qt1和Qt2构成，晶体管Qt1和Qt2连接在触发器的结点N1和N2与数据线DL1和DL2之间。
变换晶体管Qt1和Qt2分别由字线WL1和WL2上的电压控制。这时，应当注意，字线WL1上的电压与字线WL2上的电压是相同的。
每个倒相器包括负载电阻R1(R2)和驱动N沟道MOS晶体管Qd1(Qd2)，MOS晶体管Qd1(Qd2)位于高电源线VCC1(VCC2)和低电源线(地线)VSS之间。这时，高电源线VCC1的电压与高电源线VCC2的电压相同。结点N1连接到驱动晶体管Qd2的栅极上，从而，驱动晶体管Qd2由结点N1上的电压驱动。同样，结点N2连接到驱动晶体管Qd1的栅极上，从而，驱动晶体管Qd1由结点N2上的电压驱动。
图1中，数据线DL1和DL2垂直于高电源线VCC1和VCC2以及地线VSS，换句话说，数据线DL1和DL2跨越高电源线VCC1和VCC2以及地线VSS。
图2是图1所示静态随机存取存储单元的平面图，图3和图4分别是沿图2中I-I线和II-II线的截面图。注意，点划线所围成的区域内为一个静态随机存取存储单元。
下面结合图5到图9以及图2、3、4，说明图1所示的静态随机存取存储单元。
参考标号101表示N-型单晶硅基片，其杂质浓度大约为1015/cm3，其上生长了P-型阱102，其杂质浓度大约为1016到1017/cm3。
利用局部硅氧化工艺，将基片101加热氧化，形成约200～500nm厚的场(field)硅氧化层103。这时，在场硅氧化层103的下面形成P+型沟道阻挡层104，其杂质浓度为大约1017～1018/cm3。注意，场硅氧化层103构成有源区域AR，如图5所示。
对基片101进行加热氧化，在有源区域AR中形成约5到20nm厚的栅硅氧化层105。而且，在场硅氧化层103和栅硅氧化层105上，形成栅极层106，该栅极层106包括大约50到200nm厚的多晶硅层1061和大约100到200nm厚的硅化钨层1062。栅极层106形成字线WL1和WL2、以及驱动晶体管Qd1的栅极G1和驱动晶体管Qd2的栅极G2，如图6所示。进一步地，用栅极106作掩模，将亚磷离子或砷离子注入到阱102中，形成N+型杂质扩散区107，其杂质浓度大约为1020到1021/cm3。
此外，用化学气相淀积的方法，在整个表面上形成绝缘层108，而连接孔CONT1穿过绝缘层108(见图7)。作为地线VSS的硅化钨层109形成在绝缘层108上，并通过连接孔CONT1连接到驱动晶体管Qd1和Qd2的源极上，如图7所示。
进一步地，用化学气相淀积的方法，在整个表面上形成绝缘层110，而连接孔CONT2穿过绝缘110(见图8)。用作高电源线VCC1和VCC2的多晶硅层111形成在绝缘层110上，并且通过连接孔CONT2连接到结点N1和N2上，如图8所示。这时，将N型杂质掺入多晶硅层111中，但是R1和R2所表示的区域除外。这样，R1和R2部分用来作为高阻值的电阻。
最后，用化学气相淀积的方法，在整个表面上形成绝缘层112，并且使连接孔CONT3穿过绝缘层112(见图9)。在绝缘层112上形成铝层113，将铝层113作为数据线DL1和DL2，这些数据线通过连接孔CONT3连接到变换晶体管Qt1和Qt2的源极上，如图9所示。
然而，在图1到图9所示的静态随机存取存储单元中，由于数据线DL1和DL2跨越电源线VCC1和VCC2以及地线VSS，因此，由数据线DL1和DL2、线VCC1、VCC2和VSS以及它们之间的绝缘110和112所形成的电容增大了数据线DL1和DL2的寄生电容，这就降低了静态随机存取存储单元的存取速度。另外，由于与电源线VCC1和VCC2相连的电阻R1和R2分别与数据线DL1和DL2相对，因此，由数据线DL1和DL2、电阻R1和R2、以及它们之间的绝缘层112所形成的电容也增大了数据线DL1和DL2的寄生电容，这将会进一步降低静态随机存取存储单元的存取速度。注意：如果电阻R1和R2沿着数据线DL1和DL2设置，但不在数据线DL1和DL2的下面，则静态随机存取存储单元的面积就会增大，这会降低集成度。
图10是等效电路图，表示现有的不对称电阻型静态随机存取存储单元(见JP-A-60-4253)，其中，用一根字线WL替代了图1中的两根字线WL1和WL2，用一根高电源线VCC替代了图1中的两根高电源线VCC1和VCC2。用两根地线VSS1和VSS2替代了图1中的一根地线VSS。
图10中，数据线DL1和DL2与地线VSS1和VSS2平行，但是，数据线DL1和DL2垂直于电源线VCC，换句话说，数据线DL1和DL2跨越高电源线VCC。
图11是图10所示静态随机存取存储单元的平面图，下面结合图11，说明图10所示的静态随机存取存储单元。
图11中，阴影线所示阴影部分为杂质扩散区，这些扩散区是通过对硅氧化层(未示出)分区而形成的。杂质扩散区用来作为晶体管Qt1、Qt2、Qd1和Qd2的源/漏区。此外，淀积第一层多晶硅层，并制成图形，形成晶体管Qt1、Qt2、Qd1和Qd2的栅和字线WL。而且，还淀积第二层多晶硅层，并制成图形，形成高电源线VCC以及与高电源线VCC连接的电阻R1和R2。在这种情况下，电阻R1的阻值接近于电阻R2的阻值。最后，淀积一层铝，并制成图形，形成数据线DL1和DL2以及地线VSS1和VSS2。数据线DL1和DL2通过连接孔CONT1与变换晶体管Qt1和Qt2的杂质区相连，而地线VSS1和VSS2通过连接孔CONT2与驱动晶体管Qd1和Qd2的杂质扩散区相连。
在图10和11所示的静态随机存取存储单元中，地线VSS1和VSS2与数据线DL1和DL2在同一表面上平行排列，以致于它们之间的电容很小。然而，数据线DL1和DL2仍然跨越电源线VCC，由数据线DL1和DL2、线VCC以及它们之间的绝缘层所形成的电容增大了数据线DL1和DL2的寄生电容，这会降低静态随机存取存储单元的存取速度。另外，由于与电源线VCC连接的电阻R1和R2分别与数据线DL1和DL2相对，因此，由数据线DL1和DL2、电阻R1和R2、以它们之间的绝缘层所形成的电容也会增大数据线DL1和DL2的寄生电容，这将会进一步降低静态随机存取存储单元的存取速度。注意：在这种情况下，如果电阻R1和R2沿数据线DL1和DL2排列，但不在数据线DL1和DL2之下，则静态随机存取存储单元的面积将会增大，这就降低了集成度。
图12是等效电路图，表示现有的CMOS型态随机存取存储单元(参见A.Sekiyama等人的文章“1-V控制256kb全CMOS静态随机存取存储器(A1-V operating 256-kb Full-CMOS SRAM)”，IEEE期刊，固态电路(IEEE Journal of Solid-State Circuit)，第27卷(Vo1.27)，No.5，第776～782页，1992年5月)，其中，用P沟道MOS晶体管Qp1和Qp2替代了图10中所示的电阻R1和R2。
在图12中，数据线DL1和DL2与地线VSS1和VSS2平行设置，但是，数据线DL1和DL2垂直于高电源线VCC，换句话说，数据线DL1和DL2跨越高电源线VCC。
图13是图12所示的静态随机存取存储单元的平面图，下面结合图13，说明图12所示的静态随机存取存储单元。
图13中，阴影线所示的部分为P型和N型杂质扩散区，这些扩散区是通过对场硅氧化层(未示出)分区而形成的。在这种情况下，P型杂质扩散区用来作为晶体管Qp1和Qp2的源/漏区，N型杂质扩散区用来作为晶体管Qt1、Qt2、Qd1和Qd2的源/漏区。此外，淀积一层多晶硅层，并制成图形，形成晶体管Qt1、Qt2、Qp1、Qp2、Qd1和Qd2的栅以及字线WL。而且，淀积第一铝层302，并制成图形，形成高电源线VCC和带有结点N1和N2的连接线。在这种情况下，图13中，结点N1用N1p和N1n表示，结点N2用N2p和N2n表示。最后，淀积第二铝层，并制成图形，形成数据线DL1和DL2、以及地线VSS1和VSS2。数据线DL1和DL2通过连接孔CONT1连接到变换晶体管Qt1和Qt2的杂质区上，地线VSS1和VSS2通过连接孔CONT2连接到驱动晶体管Qd1和Qd2的杂质扩散区上。
在图12和13所示的静态随机存取存储单元中，地线VSS1和VSS2与数据线DL1和DL2在同一表面上平行排列，以致于使它们之间的电容很小。然而，数据线DL1和DL2仍然跨越电源线VCC，由数据线DL1和DL2、线VCC、以及它们之间的绝缘层所形成的电容增大了数据线DL1和DL2的寄生电容，这会降低静态随机存取存储单元的存取速度。
图14是等效电路图，表示另一种现有的CMOS型静态随机存取存储单元(参见JP-A-59-217356)，其中，用一根地线VSS替代了图12中的两根地线VSS1和VSS2，用两根字线WL1和WL2替代了图12中的字线WL。
甚至在图14中，数据线DL1和DL2与地线VSS平行排列，但是，数据线DL1和DL2垂直于高电源线VCC，换句话说，数据线DL1和DL2跨越高电源线VCC。
图15是图14所示的静态随机存取存储单元的平面图，下面结合图15，说明图14所示的静态随机存取存储单元。
在图15中，高电源线VCC由P型杂质扩散区形成。而字线WL1和WL2以及晶体管的栅(未示出)由多晶硅层形成。此外，地线VSS以及带结点N1和N2的连接线由第一铝层形成，数据线DL1和DL2由第二铝层形成。注意：标记“×”代表连接孔。
在图14和15所示的静态随机存取存储单元中，地线VSS与数据线DL1和DL2平行排列，并且相隔一定的距离，因此，它们之间的电容很小。而且，由于高电源线VCC由P型杂质扩散区形成，因此，数据线DL1和DL2与高电源线VCC之间的电容也很小。但是，用P型杂质区作高电源线VCC增大了静态随机存取存储单元的面积，这降低了集成度。
图16是等效电路图，表示本发明的对称电阻型静态随机存取存储单元的第一实施例，其中，用一根字线WL替代了图1中的两根字线WL1和WL2，用一根高电源线VCC替代了图1中的两根高电源线VCC1和VCC2。此外，用两根地线VSS1和VSS2替代了图1中的地线VSS。
在图16中，数据线DL1和DL2与高电源线VCC以及地线VSS1和VSS2平行排列，换句话说，数据线DL1和DL2没有跨越高电源线VCC或地线VSS1和VSS2。这将在后面作详细说明。因此，数据线DL1(DL2)与高电源线VCC之间的电容很小，并且数据线DL1(DL2)与地线VSS1和VSS2之间的电容也很小。
图17是图16所示的静态随机存取存储单元的平面图，图18、19和20分别是沿图17中I-I线、II-II线和III-III线的截面图。注意，点划线所围成的区域为一个静态随机存取存储单元。
下面结合图21到26以及图17、18、19和20，说明图16所示的静态随机存取存储单元。
参考标号1表示N-型单晶硅基片，其杂质浓度大约为1015/cm3，在基片1上生长P-型阱2，其杂质浓度大约为1016到1017/cm3。
用局部硅氧化工艺，将基片1加热氧化，形成大约200-500nm厚的场(field)硅氧化层3。在这种情况下，在场硅氧化层3的下面形成P+型沟道阻挡层4，其杂质浓度为大约1017到1019/cm3。注意：场硅氧化层3构成了有源区域AR，如图21所示。
将基片1加热氧化，在有源区AR内形成5到20nm厚的栅硅氧化层5(gate silicon oxide)。此外，在场硅氧化层3和栅硅氧化层5上形成栅极层6，该栅极层6包括大约50到200nm厚的多晶硅层61和大约100到200nm厚的硅化钨层62。栅极层6形成字线WL1和WL2、驱动晶体管Qd1的栅极G1和驱动晶体管Qd2的栅极G2，如图22所示。进一步地，用栅极层6作掩模，将亚磷离子或者砷离子注入阱2中，形成N+型杂质扩散区7，其杂质浓度大约为1020到1021/cm3。
此外，用化学气相淀积的方法，在整个表面上形成绝缘层8，连接孔CONT1和CONT2穿过绝缘层8，如图23所示。注意，连接孔CONT1对应用于电阻R1，连接孔CONT2对应用于电阻R2。
下面参照图19详细说明电阻R1(R2)。即，在整个表面上淀积一层约20到100nm厚的多晶硅层91。然后，与器件的表面成正常的角度，向多晶硅层91中注入亚磷离子，注入密度为1014到1016/cm2。结果，经过退火过程后，连接孔CONT1(CONT2)底部的多晶硅层91的电阻低变低了，而连接孔CONT1(CONT2)侧面的多晶硅层91仍保持高电阻值。在这种情况下，在阱2内形成N+型杂质扩散区90，并且该扩散区90连接到晶体管Qd1(Qd2)的N+型杂质扩散区7上。而且，在整个表面上淀积多晶硅层92，其厚度为100nm或更厚一些，然后将绝缘层8上的多晶硅层91和92蚀刻掉。这样，高阻值的电阻就以连接销(contactpluy)的形式掩埋在连接孔CONT1(CONT2)中。
进一步地，在形成电阻R1和R2以后，如图23所示，制作连接孔CONT3、CONT4、CONT5和CONT6，使它们穿过绝缘层8。这时，连接孔CONT3对应于地线VSS1，连接孔CONT4对应于地线VSS2，连接孔CONT5对应于数据DL1，以及连接孔CONT6对应于数据线DL2。也就是，用蚀刻工艺，在连接孔CONT3、CONT4、CONT5和CONT6内掩埋钨连接销(tungsten pluy)10。
此外，淀积铝层11，并制成图形，形成高电源线VCC和地线VSS1和VSS2，如图24所示。在这种情况下，数据线DL1和DL2的接触盘(pads)同时形成。
最后，用化学气相淀积方法，在整个表面上形成绝缘层12，并且制作连接孔CONT7和CONT8，使它们穿过绝缘层12，如图25所示。在这种情况下，连接孔CONT7露出图24的接触盘11(DL1)，而连接孔CONT8露出图24的接触盘11(DL2)。在绝缘层12上形成铝层13，将铝层13作为数据线DL1和DL2，通过连接孔CONT7和CONT8将数据线DL1和DL2分别连接到变换晶体管Qt1和Qt2的源上，如图26所示。
在图16到26所示的静态随机存取存储单元中，由于数据线DL1(DL2)没有跨越电源线VCC或地线VSS1(VSS2)，因此，由数据线DL1和DL2、线VCC、VSS1和VSS2以及它们之间的硅氧化层8和12形成的电容很小，从而抑制了数据线DL1和DL2的寄生电容的增大，这样便提高了静态随机存取存储单元的存取速度。
图27是平面图，表示本发明的静态随机存取存储单元的第二实施例，其中，有源区AR′相对于字线来说是斜的，而且晶体管Qd1和Qd2的栅6′(G1)和6′(G2)相对于字线来说也是斜的。有源区AR′详细地表示在图28中，晶体管Qd1和Qd2的栅详细地表示在图29中。除了有源区AR′和栅6′(G1)和6′(G2)之外，其它结构与图17所示的基本上相同。
在第二实施例中，每个静态随机存取存储单元在垂直于字线方向的长度缩短了。而且数据线DL1和DL2的长度也缩短了。另一方面，由于每个静态随机存取存储单元在平行于字线方面的长度稍微增加了一点，从而数据线DL1和DL2的距离增大了，因此，数据线DL1和DL2的寄生电容减小了，这将会进一步提高静态随机存取存储单元的存取速度。
如上所述，根据本发明，由于数据线没有跨越高电源线或地线，因此，降低了数据线的寄生电容，从而能够提高存取速度。
Claims (15)
1.一种在单位单元区域上形成的半导体静态存储单元，包括：
沿第一方向设置的至少一根字线(WL1、WL2)；
沿第二方向设置的第一电源线(VCC)，第二方向垂直于所述的第一方向；
沿第二方向设置的至少一根第二电源线(VSS1、VSS2)；
沿所述的第二方向设置的第一和第二数据线(DL1、DL2)，所述的第一和第二数据线不跨越所述第一和第二电源线；
第一负载电阻(R1)，它连接于所述第一电源线和第一结点(N1)之间；
第二负载电阻(R2)，它连接在所述的第一电源线和第二结点(N2)之间；
第一驱动晶体管(Qd1)，它连接在所述的第一结点和所述的第二电源线之间，其栅连接到所述的第二结点上；
第二驱动晶体管(Qd2)，它连接在所述的第二结点和所述的第二电源线之间，其栅连接到所述的第一结点上；
第一变换晶体管(Qt1)，它连接在所述的第一数据线和所述的第一结点之间，其栅连接到所述的字线上；以及
第二变换晶体管(Qt2)，它连接在所述的第二数据线和所述的第二结点之间，其栅连接到所述的字线上。
2.根据权利要求1所述的半导体静态存储单元，其中，利用绝缘层(12)使所述的第一和第二数据线与所述的第一和第二电源线隔开。
3.根据权利要求1所述的半导体静态存储单元，其中，每个所述的第一和第二负载电阻都包括连接销(91、92)，连接销(91、92)掩埋在绝缘层(8)的连接孔(CONT1、CONT2)中，所述的连接孔位于所述单位单元区域的中央。
4.根据权利要求3所述的半导体静态存储单元，其中，所述的第一和第二负载电阻都沿着所述的第二方向设置。
5.根据权利要求1所述的半导体静态存储单元，其中，在所述单元区域的边端，所述的第二电源线连接到所述的第一和第二驱动晶体管上。
6.根据权利要求1所述的半导体静态存储单元，其中，在所述单元区域的边端，所述的第一和第二数据线连接到所述的第一和第二变换晶体管上。
7.根据权利要求1所述的半导体静态存储单元，其中，所述的第一和第二电源线由第一导电层(11)形成，所述的第一和第二数据线由第二导电层(13)形成。
8.根据权利要求1所述的半导体静态存储单元，其中，每个所述的第一和第二驱动晶体管的栅极相对于所述的第一和第二方向来说是斜的。
9.一种制造如权利要求1所述的半导体静态存储单元的方法，该方法包括下列步骤：
在半导体基片(1，2)上形成第一导电层(6)；
将所述的第一导电层制成图形，形成所述的第一和第二字线(WL1、WL2)以及所述第一和第二驱动晶体管(Qd1、Qd2)的栅极；
在所述的第一和第二字线以及所述第一和第二驱动晶体管的栅极上形成第一绝缘层(8)；
制作第一和第二连接孔(CONT1、CONT2)，使它们穿过所述的第一绝缘层；
在所述的第一和第二连接孔内分别填充第一和第二导电栓塞(91、92)，使第一和第二导电栓塞分别用作所述的第一和第二负载电阻；
在填充所述第一和第二导电栓塞后，制作第三、第四、第五和第六连接孔(CONT3、CONT4、CONT5、CONT6)，使它们穿过所述的第一绝缘层；
在所述的第三、第四、第五和第六连接孔内分别填充第三、第四、第五和第六导电栓塞(10)；
在所述的第一、第二、第三、第四、第五和第六导电栓塞上形成第二导电层(11)；
将所述的第二导电层制成图形，从而在所述的第一和第二导电栓塞上形成所述的电源线；在所述的第三和第四导电栓塞上分别形成所述的第一和第二地线；在所述的第五和第六导电栓塞上形成第一和第二接触盘；
在所述的电源线、所述的第一和第二地线、以及所述的第一和第二接触盘上形成第二绝缘层(12)；
对应于第一和第二接触盘分别制成第七和第八连接孔(CONT7、CONT8)，使它们穿过所述的第二绝缘层；
在所述的第二绝缘层上形成第三导电层(13)；
将第三导电层制成图形，使在所述的第一和第接触盘上分别形成所述的第一和第二数据线；
所述的第一和第二数据线平行于所述的电源线以及所述的第一和第二地线，并且不跨越所述的电源线以及所述第一和第二地线。
10.根据权利要求9所述的方法，其中，填充所述的第一和第二导电栓塞包括下列步骤：
在所述的第一和第二连接孔内形成第一多晶硅层(91)；
以所述第一多晶硅层的正常角度，向所述的第一多晶硅层内注入离子；
在所述的第一多晶硅层上形成第二多晶硅层(92)；以及
蚀刻所述的第一和第二多晶硅层。
11.根据权利要求9所述的方法，其中，所述的第一和第二连接孔大致位于所述单位单元区域的中央。
12.根据权利要求11所述的方法，其中，所述的第一和第二连接孔沿所述的第二方向排列。
13.根据权利要求9所述的方法，其中，所述的第三、第四、第五和第六连接孔位于所述单位单元区域的边端。
14.根据权利要求9所述的方法，其中，所述的第一和第二字线、所述的电源线、所述的第一和第二地线、所述的第一和第二负载电阻、所述的第一和第二驱动晶体管以及所述的第一和第二变换晶体管就所述单位区域的中心来说是对称布置的。
15.根据权利要求9所述的方法，其中，在所述的第一导电层制成图形的步骤中，将所述的第一导电层制成一定的图形，使所述第一和第二驱动晶体管的栅极相对于所述的第一和第二字线来说是斜的。
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