CN1933163A - 非易失性半导体存储器件及其制造方法 - Google Patents

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CN1933163A CNA2006101537461A CN200610153746A CN1933163A CN 1933163 A CN1933163 A CN 1933163A CN A2006101537461 A CNA2006101537461 A CN A2006101537461A CN 200610153746 A CN200610153746 A CN 200610153746A CN 1933163 A CN1933163 A CN 1933163A
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Abstract

一种非易失性半导体存储器件，包括：多个柱子，从半导体衬底向上突起并具有各个顶表面和相对侧壁；在柱子的顶表面上并沿着第一方向连接一行柱子的位线；在多个柱子之一的相对侧壁上并在位线之下横跨的字线对；以及在字线对的分别一个和多个柱子之一之间插入的存储器层对。一种制造非易失性半导体存储器件的方法，包括：选择性地蚀刻半导体衬底，以形成多个具有相对侧壁并沿着一方向排列的条；沿着条的侧壁形成存储器层和字线；选择性地蚀刻条，以形成多个柱子；以及形成位线，其连接柱子并在字线之上横跨。

Description

非易失性半导体存储器件及其制造方法
相关申请的交叉引用
该U.S.非临时专利申请根据U.S.C.§119要求2005年9月15日提交的韩国专利申请号10-2005-0086443的优先权，将其全部公开在此引用作为参考。
技术领域
本发明涉及非易失性半导体存储器件及其制造方法。具体，本发明涉及具有垂直沟道晶体管的非易失性半导体存储器件及其制造方法。
背景技术
用于存储二进制数据的半导体存储器件典型地分类为易失性和非易失性半导体存储器件。如果关闭到其的电源，易失性存储器丢失它们的数据，而即使关闭到其的电源，非易失性存储器保持它们的数据。SRAM(静态随机存取存储器)和DRAM(动态随机存器半导体)是典型类型的非易失性半导体存储器，而闪存是典型的非易失性半导体存储器。
SRAM存储器件可具有高的读取和写入速度以及低的功耗。然而，SRAM器件对于高集成度是不利的，因为SRAM单位单元可包括六个晶体管。DRAM单位单元的面积可以小于SRAM单位单元，由于DRAM单元可仅包括一个晶体管和一个电容器。
由于闪存器件可具有相似于MOS晶体管的单位单元而没有类似DRAM单元的电容器的数据存储单元，闪存器件的集成度可以是相对高的。基于它们的单元的结构特性，闪存器件可以分类为浮置栅或浮置阱型闪存器件。浮置栅闪存器件具有使用半导体衬底和字线之间的绝缘膜隔离的浮置栅。通过将电荷注入浮置栅，在浮置栅闪存器件中存储数据。通过将电荷注入在字线和半导体衬底之间的非导电性电荷阱层中形成的阱位置，浮置阱闪存器件存储数据。
图1示出闪存器件的通常结构。
参照图1，在半导体衬底1上排列用于连接到外围电路或外部电源的位线BL。在衬底1上排列字线WL，垂直于并横跨位线BL。存储单元M位于其中位线BL和字线WL彼此横跨的区域中。字线WL对应于构成存储单元的晶体管的栅电极，并且在字线WL和半导体衬底1之间形成存储器层(未示出)。在浮置阱闪存器件中，存储器层包括隧道绝缘膜、电荷阱膜以及阻挡绝缘膜。电荷阱膜包括阱级(trappinglevel)，其中俘获电荷。在存储或擦除数据中，通过向单元的相应字线WL和位线BL施加合适的电压，电荷注入特定单元或者从特定单元发出。
在图1中，作为可获得的最小特征尺寸的符号“F”限定字线WL和位线BL的宽度，以及相邻字线和/或相邻位线之间的间隔。因此，单位单元M占据尺寸4F2的面积。这种特征尺寸可以小于SRAM或DRAM单元的。另一方面，有多种类型的具有达6F2或10F2的特征尺寸的闪存。
发明内容
根据本发明的某些实施例的非易失性半导体存储器件包括多个柱子，从半导体衬底向上突起并具有各个顶表面和相对侧壁，在柱子的顶表面上并沿着第一方向连接一行柱子的位线。字线对在多个柱子之一的相对侧壁上并在位线之下横跨，以及在字线对的分别一个和多个柱子之一之间插入存储器层对。
多个柱子之一在其中可包括源区和漏区，其垂直分隔并连同字线对限定垂直沟道晶体管对。
可以沿着柱子的下部以及半导体衬底的表面设置源区。
存储器件还可以包括源区和漏区之间的沟道区。沟道区可导电地连接到衬底。
存储器层可以在半导体衬底的表面和字线的底边缘之间延伸。
每个存储器层可包括隧道绝缘膜、电荷存储膜以及阻挡绝缘膜。
根据本发明的某些实施例的制造非易失性半导体存储器件的方法包括选择性地蚀刻半导体衬底，以形成多个具有相对侧壁并沿着某方向排列的条、沿着条的侧壁形成存储器层和字线、选择性地蚀刻条以形成多个柱子、以及形成位线，其连接相邻柱子的行并横跨字线。
该方法还包括在包括存储器层的半导体衬底上淀积导电膜，并执行回蚀工序以形成字线。
该方法还可包括在形成条之前，在半导体衬底的表面以及在半导体衬底的表面之下的区域中形成杂质层。
形成多个柱子可包括使用第一绝缘膜填充字线之间的间隔、形成掩模以选择性地露出部分条、除去条的露出部分以形成柱子、以及使用第二绝缘膜填充柱子之间的间隔。
可以与柱子自对准形成位线。
该方法还可包括在使用绝缘膜填充条之间的间隔之前，以及在形成存储器层和字线之后，将掺杂原子注入在条之间的间隔中的半导体衬底。该方法还可包括在使用绝缘膜填充柱子之间的间隔之前，将掺杂原子注入在柱子之间的间隔中的半导体衬底。
每个存储器层可包括隧道绝缘膜、电荷存储膜和阻挡绝缘膜。
附图说明
包括附图以提供本发明的进一步理解，并且引入附图并构成本说明书的一部分。附图说明本发明的示例性实施例，以及连同说明用于解释本发明的原理。在附图中：
图1是传统闪存器件的平面图；
图2是说明根据本发明的某些实施例的非易失性存储器件的平面图；
图3A至3E是说明根据本发明的实施例的非易失性存储器件的某些特征的截面图，其中图3A、3B、3C、3D和3E分别沿图2的线I-I’、II-II’、III-III’、IV-IV’和V-V’所取；
图4A至4E是说明根据本发明的其他实施例的非易失性存储器件的某些特征的截面图，其中图4A、4B、4C、4D和4E分别沿图2的线I-I’、II-II’、III-III’、IV-IV’和V-V所取；以及
图5A至10A以及图5B至10B是说明根据本发明的某些实施例的处理步骤的截面图；其中图5A至10A是沿图2的线I-I’所取，而图5B至10B是沿图2的线II-II’所取。
具体实施方式
参考附图更全面地说明本发明的实施例，其中说明了本发明的实施例。然而，可以以许多不同形式实施本发明，而不应被构建为限制于在此阐述的实施例。而是，提供这些实施例使得本公开是全面和完整的，并能将本发明的范围完全传递给本领域技术人员。通篇相同参考数字指示相同元件。
应理解，尽管在此使用术语第一、第二等来描述不同元件，不应由这些术语来限制这些元件。这些术语仅用于将一个元件从另一元件区分开。例如，第一元件可以称为第二元件，以及相似地，第二元件可以称为第一元件，而不背离本发明的教导。如在此使用，术语“和/或”包括一个或多个相关列项的任何和所有组合。
在此使用的术语仅仅是为了说明特定实施例的目的，而不旨在限制本发明。如在此使用，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文清楚指示。还应理解，当在此使用时，术语“comprises”、“comprising”、“includes”和/或“including”指定所述特性、整数、步骤、操作、元件、和/或组件的存在，而不排除一个或多个其他特性、整数、步骤、操作、元件、组件和/或其组的存在或增加。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域中普通技术人员所通常理解的相同含义。还应理解在通常使用的字典中使用的术语，应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且不以理想化或者过分形式的意义来解释，除非在此明显地定义。
应理解，当元件例如层、区域或衬底被称为在其他元件层“之上”、延伸“到其上”时，它可以直接在其上、或直接延伸到其他元件上，或可以存在中间元件。相反，当元件被称为“直接在其上”或“直接延伸到”其他元件时，不存在中间元件。还应理解，当元件例如层被称为“连接到”或“耦接到”其他元件时，它可以直接连接到或耦接到到其他元件上，或可以存在中间元件。相反，当元件被称为“直接连接到”或“直接耦接到”其他元件时，不存在中间元件。
在此使用相对术语，例如“底下”或“之上”或者“上”或“下”或者“水平”或“垂直”，来描述一个元件、层或区域与如图所示的其他元件、层或区域的关系。应理解，这些术语旨在包括除图中所描述的指向之外设备的不同指向。
在此参照截面图描述了本发明的示例性实施例，这些截面图是本发明的理想化实施例(以及中间结构)的原理图。可以为了清楚起见放大图中的层和区域的厚度。此外，期望由于例如制造工艺和/或容差所导致的说明的形状的变化。因此，本发明的实施例不应被构建为限制于在此说明的区域的特定形状，而是包括由于例如制造所导致的形状的偏差。例如，示为矩形的注入区将典型地具有圆形或弧形的特征和/或在其边缘的杂质浓度的梯度，而不是从注入到非注入的离散变化。相似地，通过注入形成的掩埋区可导致掩埋区和通过其发生注入的表面之间的区域中的某些注入。因此，在图中所说明的区域在本质上是原理性的，它们的形状不旨在说明器件的区域的实际形状，并且不旨在限制本发明的范围。
参照半导体层和/或区域说明本发明的某些实施例，这些半导体层和/或区域特征为具有例如n型或p型的导电类型，指在层和/或区域中的主要载流子。因此，n型材料具有带负电的电子的主要均衡浓度，而p型材料具有带正电的空穴的主要均衡浓度。某些材料可被设计为具有“+”或“-”(如n+、n-、p+、p-、n++、n--、p++、p--等)，以指示相比于另一层或区域主要载流子的相对大(“+”)或小(“-”)的浓度。然而，这种指示不意味在层或区域中的主要或少载流子的特定浓度的存在。
还应理解，如在此使用，术语“行”和“列”指示两个非平行的方向，其可以彼此垂直。然而，术语行和列不指示特定的水平或垂直定向。
图2是说明根据本发明的某些实施例的非易失性存储器件的平面图。
参照图2，沿着水平方向在半导体衬底10上排列多个平行位线BL(即，在图2中横地)。在垂直方向上形成多个平行字线WL以横跨位线BL(即，图2中纵地)。在位线BL之下形成柱子20，并且从半导体衬底10突起。在柱子20的相对侧上设置字线WL和存储器层30。即，在每个柱子20的两侧上设置字线WL。将相邻与柱子20的字线WL的侧面称为“内侧”，而将相对柱子20设置的字线WL的侧面称为“外侧”。因此，柱子20设置在其中位线BL横跨字线WL对的内侧的区域中。沿着垂直方向字线WL与存储器层30耦接。使用层间绝缘膜40填充柱子20之间的纵向间隔。沿着横向方向，还在围绕柱子20的字线对的内侧中形成层间绝缘膜40。多个柱子20设置在半导体衬底10上，并导电地彼此隔离。存储器层30每个包括电荷存储膜。由于在每个柱子20的两侧上设置存储器层对30，每个柱子20可以存储两位信息。
还参照图2，假设最小特征尺寸“F”表示柱子20的宽度，以及相邻柱子之间的横向或纵向间隔，单位存储单元占据2F2的尺寸。由于在柱子20的两侧上包括两个电荷存储膜的存储器层30一共能够存储两位，获得该尺寸效果，同时单位柱子20占据4F2尺寸的面积。因此，根据本发明的某些实施例的存储器件可提供高集成度级，由于可以在图1所示的传统存储器件的尺寸的一半的存储空间中存储一位信息。根据本发明的某些实施例，可以通过相似于形成典型MOS晶体管的栅隔片的工序，在柱子20的两侧上形成字线WL。由于在柱子20之间的间隔中形成字线WL，通常为了其中导电元件之间的电隔离，使用层间绝缘膜40填充该间隔，可以不需要用于字线WL的额外间隔。
现在将描述根据本发明的某些实施例的具有N型晶体管的垂直存储器件。图3A至3E是说明根据本发明的实施例的在图2中所示的非易失性存储器件的某些特征的截面图。图3A、3B、3C、3D和3E分别沿图2的线I-I’、II-II’、III-III’、IV-IV’和V-V所取。
图3A和3B是沿着图2的位线BL的横向(水平)方向的截面图。图3A示出位线BL的截面，而图3B示出相邻位线BL之间的间隔的截面。
参照图3A，形成柱子以从半导体衬底10向上突起。横跨相邻柱子20形成位线BL，以彼此连接柱子20。在每个柱子20的两侧上形成存储器层30和字线WL。使用层间绝缘膜40填充柱子20之间的间隔。柱子20的下部和上部包括源区50和漏区60，其包括电掺杂剂。因此，柱子20的单位结构包括垂直沟道晶体管对，具有字线WL对用作柱子20的相对侧上的栅电极。掺杂的源区50和漏区60位于柱子20的下部和上部。如果垂直沟道晶体管是N型晶体管，在P型衬底10中使用N型掺杂剂掺杂源区50和漏区60。在源区50和漏区60之间形成沟道区55。如图3A所示，沿着柱子20的底和半导体衬底10的表面，源区50可以互相连接。在这种情况下，可以节约接触的空间，其可以另外地用于将源区50彼此电连接。
在根据本发明的实施例的浮置阱闪存器件中，存储器层30包括隧道绝缘膜、电荷存储膜以及阻挡绝缘膜。隧道绝缘膜可以由热氧化物(例如SiO2)构成，其可以通过例如氧化硅衬底而获得。电荷存储膜包括绝缘膜，其阱密度和电子吸引高于隧道或阻挡绝缘膜。例如，电荷存储膜可包括氮化硅(Si3N4)、氮氧化硅(SiON)、和/或铁电材料。阻挡绝缘膜可由典型的氧化硅膜构成，但是可以替换地或额外地由例如氧化铝(Al2O3)的具有相对大的能量能带隙和/或高的介电常数的金属氧化物构成。可以形成存储器层30以覆盖柱子20的两侧。
在存储器层30的外侧上形成的字线WL对应于垂直沟道晶体管的栅电极。字线WL可由多晶硅和/或金属和金属硅化物的混合物形成，以降低其阻抗。布置字线WL以与沟道区55重叠。此外，字线WL的两个垂直端可以部分地与源区50和漏区60重叠。如图3A所示，在邻近于柱子20的底的衬底10的上表面10A和字线WL的下边缘12之间可以有空间间隙。可以使用层间绝缘膜40填充该间隙，以使得相邻柱子20彼此电隔离。然而，在某些实施例中，存储器层30可延伸以至少部分地覆盖半导体衬底10的上表面和/或至少部分地填充字线WL的下边缘12和半导体衬底10的上表面10A之间的间隙。
由于每个柱子20对应于能够存储两个信息位的单位存储单元，期望彼此电隔离柱子20。为了隔离柱子20，沿着图2所示的横向(水平)和纵向(垂直)方向，在柱子20之间插入层间绝缘膜40。应理解，相同的参考标号指定给层间绝缘膜40的横向和纵向部分，因为它们基本上彼此相似，尽管可以在不同的时间形成它们。从在图3B所示的位线BL之间的部分，可以看出柱子20排列为通过层间绝缘膜40彼此隔离，而存储器层30和字线WL沿着位线BL的纵向方向持续延伸。
图3C至3E是沿着字线WL的截面图。图3C示出具有柱子20的线上的部分，而图3D示出在相邻字线WL之间的部分。图3E进一步示出部分字线WL。
参照图3C，柱子20形成为从半导体衬底10向上突起。在柱子20上设置位线BL。层间绝缘膜40在柱子20之间。每个柱子20包括各个源区50和漏区60，以及在源区50和漏区60之间限定的沟道区55。
参照图3D，在P型半导体衬底10上形成N型杂质层50，其包括部分源区50。由于图3D对应于字线WL之间的部分，层间绝缘膜40和位线BL示为在图3D中的N型杂质层50上。参照图3E，字线WL形成为具有在字线WL和半导体衬底10之间插入的层间绝缘膜40。在某些实施例中，可以通过存储器层30而不是层间绝缘膜40形成半导体衬底10和字线WL之间的绝缘膜，如下参照相关制造工序所述。
现在将描述参照本发明的实施例说明形成的闪存器件的操作。返回图2和3A、通过选择性地寻址字线WL和位线BL，指定特定柱子20。通过设置在柱子20的侧面上的字线WL之一，仅指定柱子20的一侧。在选择柱子20的一侧之后，通过将电荷注入柱子20的所选择侧面上的存储器层30或者通过从柱子20的所选择侧面上的存储器层30放电电荷，执行编程或擦除操作。
制成柱子20和存储器层30(即，隧道绝缘膜、电荷存储膜和阻挡绝缘膜)以及字线WL的材料每个具有固有的能带隙。相邻材料之间的能带隙差异可导致在其界面形成势垒。可以以隧道热电子模式或者Fowler-Nordheim(F-N)隧穿模式执行用于编程的电荷注入。例如，如果将正电压施加到字线WL和漏区60，而源区60接地，从源区50朝向漏区50加速电子。所加速的电子部分地被电荷存储膜所俘获，部分地通过隧道绝缘膜的势垒。这样，当在电荷存储膜中俘获并加速电子时，垂直沟道晶体管的阈值电压可以增加，以提供器件的编程状态。相反，在其中通过向字线WL施加负电压生成从沟道区55到字线WL的电场的偏压条件下，电子通过隧道绝缘膜从电荷存储膜释放到半导体衬底10。在这种情况下，垂直沟道晶体管的阈值电压减小，以提供擦除状态。因此，可以通过基于晶体管的阈值电压电平确定是否在电荷存储膜中俘获电子，从所选择的垂直沟道晶体管读取数据。
图4A至4E是说明根据本发明的其他实施例的图2所示的非易失性存储器件的某些特征的截面图。图4A、4B、4C、4D和4E分别沿图2的线I-I’、II-II’、III-III’、IV-IV’和V-V所取。
参照图4A，柱子20形成为从半导体衬底10向上突起。在柱子20上，形成位线BL以彼此连接柱子20。在柱子20的两侧，形成存储器层30和字线WL。使用层间绝缘膜40填充柱子20之间的间隙。柱子20的下和上部分包括源区50和漏区60，其包含有掺杂杂质。源区50和漏区60以及字线WL构成垂直沟道晶体管的单位单元。
在特定实施例中，在半导体衬底10上，在柱子20的部分底和相邻柱子20的左和右侧之间设置源区50。垂直沟道晶体管的沟道区55连接到半导体衬底10。换句话说，与图3A中所示的结构相反，沟道区55导电地连接到半导体衬底10，而没有通过源区50隔离。因此，在将电荷注入存储器层30的电荷存储膜或者从存储器层30的电荷存储膜放电电荷的情况下，可以使用不同的控制模式操作晶体管，由于可以通过半导体衬底10直接向沟道区55施加正或负电压。此外，沟道区55和半导体衬底10的连接在减小和/或防止其中的浮置体效应是有用的。
浮置体效应指其中当硅原子与晶体管启动时所生成的高能(“热”)载流子相遇时，热量或电子空穴对在半导体器件的体内集聚的现象。如果热量或电子空穴对由于浮置体效应集聚，器件的操作可靠性降低，和/或例如阈值电压的器件特性变化。然而，如图4A所示的源区50的分开结构可以允许沟道区55连接到P型半导体衬底10，使得提供用于电子空穴对的放电路径，其可减小和/或防止其中的浮置体效应。
参照图4B，其说明相邻位线BL之间的间隔部分，沿着位线BL排列存储器层30和字线WL。不出现在图4A中说明的柱子20，而是在图4B中所示的层间绝缘膜40。因此，可见柱子20通过层间绝缘膜40彼此电隔离。每个柱子20可以用作用于存储两个信息位的单位存储单元。
在图4A-4E所示的实施例中，源区50通过柱子20之下的预设距离彼此分开，但可以在其中没有柱子20的层间绝缘膜40之下连接。然而，如图4A所示，源区50可以不中断沟道区55和半导体衬底10之间的导电连接。此外，由于源区50彼此连接作为整体，可以减小用于连接源区50的接触间隔。
图4C示出沿着字线WL具有柱子30的线的中心上的部分。如图4C所示，可以通过注入掺杂杂质而形成的源区50在柱子20之间的层间绝缘膜40之下，并彼此连接作为整体。此外，参照图4D，其示出沿着相邻字线WL之间的层间绝缘膜40的中心的部分，源区50彼此连接作为整体并部分地形成有杂质掺杂层。另一方面，从图4E中所示的字线的部分，可以看出在半导体衬底10上形成源区50。在源区50上顺序层叠字线WL和层间绝缘膜40。具有图4A-4E所示的结构的存储器件以与图3A至3E所示相似的方式操作。
上述说明涉及浮置阱闪存器件作为实例。然而，其中在突起的半导体衬底部分的两侧上设置字线，以使得构建垂直沟道结构的结构，可以应用到各种类型的存储器件。例如，这种结构可用于具有垂直沟道结构的浮置栅闪存器件，如果存储器层30配置为包括由绝缘膜隔离的浮置栅，如图2、3A至3E和4A至4E所示。
现在将说明制造在图2和3A至3E中示出的存储器件的操作。应理解，下面的操作是用于制造根据本发明的某些实施例的存储器件的某些不同方法，并且本发明的某些实施例不限制于在此描述的特定处理步骤。将在图3A和3E中示出的浮置阱闪存器件的基础上描述处理操作。这些操作还可以应用到制造图4A至4E所示的器件中，尽管由于结构的不同在某些操作中会有某些差异。
图5A至10A以及图5B至10B是说明根据本发明的某些实施例的处理步骤的截面图，其中图5A、6A、7A、8A、9A和10A是沿图2的线I-I’所取，而图5B、6B、7B、8B、9B和10B是沿图2的线II-II’所取。
参照图5A和5B，将掺杂杂质注入P型半导体衬底10以分别在半导体衬底10的表面形成杂质掺杂层60a并在衬底10的某深度形成杂质掺杂层50a。在后续处理步骤中，杂质掺杂层50a和60a将变为源区50和漏区60。在某些实施例中，通过使用不同的离子注入能量，杂质掺杂层50a和60a将形成在离衬底10的表面不同的深度。在其他实施例中，在通过离子注入或扩散到半导体衬底10而形成N型杂质层50a之后，可通过从杂质掺杂层50a外延地生长而形成P型硅膜55a。相似地，可以通过在P型硅膜55a上的外延生长形成N型杂质层60a。在制造其中沟道区55连接到半导体衬底10的器件的情况下，可以在中间操作期间将掺杂离子注入其中，而不是形成杂质掺杂层50a和60a作为外延层。
参照图6A和6B，在包括杂质掺杂层50a和60a的半导体衬底10上形成掩模70，并选择性地蚀刻半导体衬底10。掩模70可以是包含有氮化硅成分的典型氮化物掩模。为了形成掩模70，在半导体衬底10上淀积氮化硅(Si3N4)膜。可以执行光刻胶膜的光刻工序，以部分地蚀刻掉氮化硅膜，形成掩模70。排列掩模70以沿着长度方向(即，沿着字线WL)覆盖柱子20，如图2所示。然后选择性地蚀刻半导体衬底10以形成多个条20a，在垂直方向(长度方向)上延伸。在该工序中，通过合适地调节对半导体衬底10的蚀刻深度，如图6A所示，可以部分地蚀刻N型杂质层50a，使得在条20a的底和部分N型杂质层50a中提供的部分N型杂质层50a沿着半导体衬底10的表面10A延伸。
参照图7A和7B，在条20a的相对侧(即，左和右侧)上形成存储器层30和字线WL。存储器层30包括隧道绝缘膜、电荷存储膜和阻挡绝缘膜。隧道和阻挡绝缘膜可包括氧化硅(SiO2)，而电荷存储膜可包括氮化硅(Si3N4)。可以通过热氧化和/或化学汽相淀积(CVD)方法形成该膜。在淀积/生长膜之后，可以执行化学机械抛光(CMP)工序以从掩模70的上侧除去膜，同时留下沿着半导体衬底10的表面形成的存储器层30。
如图7A所示，可以在半导体衬底10的表面上以及条20a的两侧上形成存储器层30。然而，可以沿着条20a的侧面形成通过其电荷移动的沟道，在半导体衬底10的表面上的部分存储器层30用于存储电荷。因此，可以从半导体衬底10的表面除去部分存储器层30，然后在后续工序步骤中使用层间绝缘膜40填充从其中除去存储器层30的区域。然而，由于存储器层30也由绝缘材料构成，可以有效地将存储器层留在半导体衬底10的表面上，而不执行用于除去它们的额外处理。
然后可以在半导体衬底10上淀积导电膜之后，通过执行用于生成MOS晶体管的栅隔片的典型工序，例如通过回蚀工序来形成字线WL。在完成字线WL之后，注入掺杂离子以形成源区50和漏区60。在如图4A所示的沟道区55和半导体衬底10的结合结构中，在该阶段在衬底10中形成杂质层50a和60a，或者通过在完成字线WL之后将掺杂离子注入衬底10形成杂质层50a和60a。
为了使得沟道区55接触半导体衬底10，如图4A所示，在条20a之下，可以不将用于形成源区50的掺杂杂质注入衬底10。为了允许在第一处理时间将杂质注入特定区域，需要额外的掩模。然而，可以通过字线WL将掺杂离子注入条20a之间的特定的区域，而不使用额外的掩模。在完成杂质注入之后，可以执行退火工序以固化由于离子注入工序导致的损坏，使得掺杂原子扩散到条20a的向下边缘。在此工序期间，覆盖条20a的掩模70可以防止杂质穿透条20a的底周围的半导体衬底10，使得杂质层50a彼此隔离，而没有连接为整体。如果需要彼此连接杂质层50a，可以执行额外的离子注入工序。还可以通过相似的工序步骤在相同的结构中形成漏区60。
参照图8A和8B，淀积层间绝缘膜40以填充条20a之间的间隔，使用通过等离子增强的化学汽相淀积(PECVD)获得的例如未掺杂的硅化物玻璃(USG)、高密度等离子体(HDP)氧化物和/或正硅酸乙酯(TEOS)的绝缘材料。此外，可以平整化层间绝缘膜40，直到露出用于构建条20a的掩模70的上表面的高度。该平整化工序可以使用例如CMP的技术。
参照图9A和9B，部分地蚀刻条20a，以形成柱子20。为了该构图工作，在形成氮化硅的掩模71以限定用于柱子20的区域之后，可以通过干法蚀刻工序的方法除去由掩模71露出的区域。
提供掩模71以覆盖柱子20的区域。可以从用于构建条20a的掩模70形成掩模71。即，可以通过光刻工序的方法，选择性地除去用于覆盖条20a的区域的掩模70，以形成掩模71来覆盖其中从条20a构建柱子20的区域。然后可以在掩模71之下选择性地蚀刻掉条20a，以形成柱子20。在完成柱子20的结构之后，分别从杂质层50a和60a形成源区50和漏区60。
如上所述，在形成字线WL之后将掺杂原子扩散到衬底10的情况下，可以执行离子注入工序以将杂质层50a彼此连接作为整体。可以完成其，使得通过掩模71和杂质层50a露出的柱子20中的区域，其在条20a之下彼此隔离，通过将离子注入到露出的区域彼此连接，导致公共源区50a。
接下来，参照10A和10B，再次淀积层间绝缘膜40以填充通过选择性地蚀刻条20a而生成的间隔。可以通过与淀积为填充条20a之间的间隔的先前的层间绝缘膜40相同的方法形成层间绝缘膜40。换句话说，在形成柱子20的同时使用例如HDP氧化物膜填充通过选择性地蚀刻条20a而生成的间隔之后，可以执行CMP工序来平整化所的结构。在这之后，可以通过例如使用磷酸的剥离工序除去氮化物掩模71。然后可以将用于位线的导电材料淀积在所的结构上，并构图以形成位线BL，完成图3A至3E所示的存储器件。
在该工序期间，可以通过离子注入工序的方法形成漏区60，使得在除去掩模71之后露出柱子20的向上面。如上所述，可以从第一杂质层60a形成漏区60。由于通过填充从其除去掩模71的区域形成位线的导电材料，可以与柱子20自对准形成位线BL。
如上所述，根据本发明的某些实施例，可以形成对于高集成度有利的非易失性半导体存储器件，由于这种器件的数据存储容量可以是具有相同面积的传统器件的两倍。而且，如上所述，在其中半导体衬底连接到沟道区的实施例中，可以以各种模式控制存储器件，由此可以减小和/或防止器件操作期间的浮置体效应。
尽管参照在附图中所说明的实施例描述了本发明，其不限制于此。对于本领域技术人员，很清楚可以对其作出各种替换、改进和变化，而不背离本发明的精神和实质。

Claims (13)

1.一种非易失性半导体存储器件，包括：
多个柱子，从半导体衬底向上突起并具有各个顶表面和各个相对侧壁；
在柱子的顶表面上并沿着第一方向连接一行柱子的位线；
在多个柱子之一的相对侧壁上并在位线之下横跨的字线对；以及
在字线对的分别一个和多个柱子之一之间插入的存储器层对。
2.如权利要求1的非易失性半导体存储器件，其中多个柱子之一在其中包括垂直分隔的源区和漏区，并连同字线对限定垂直沟道晶体管对。
3.如权利要求2的非易失性半导体存储器件，其中沿着柱子的下部以及半导体衬底的表面设置源区。
4.如权利要求2的非易失性半导体存储器件，还包括：
源区和漏区之间的沟道区，其中沟道区导电地连接到衬底。
5.如权利要求2的非易失性半导体存储器件，其中存储器层在半导体衬底的表面和字线的底边缘之间延伸。
6.如权利要求1的非易失性半导体存储器件，其中每个存储器层包括隧道绝缘膜、电荷存储膜以及阻挡绝缘膜。
7.一种制造非易失性半导体存储器件的方法，包括：
选择性地蚀刻半导体衬底，以形成多个具有相对侧壁并沿着一方向排列的条；
沿着条的侧壁形成存储器层和字线；
选择性地蚀刻条，以形成多个柱子；以及
形成位线，其连接相邻柱子的行并在字线之上横跨。
8.如权利要求7的方法，还包括：
在包括存储器层的半导体衬底上淀积导电膜；以及
执行回蚀工序以形成字线。
9.如权利要求7的方法，还包括在形成条之前，在半导体衬底的表面以及在半导体衬底的表面之下的区域中形成杂质层。
10.如权利要求7的方法，其中形成多个柱子包括：
使用第一绝缘膜填充字线之间的间隔；
形成掩模以选择性地露出条的一部分；
除去条的露出部分以形成柱子；以及
使用第二绝缘膜填充柱子之间的间隔。
11.如权利要求10的方法，其中与柱子自对准形成位线。
12.如权利要求10的方法，还包括：
在使用第一绝缘膜填充条之间的间隔之前，以及在形成存储器层和字线之后，将掺杂原子注入在条之间的间隔中的半导体衬底；以及
在使用第二绝缘膜填充柱子之间的间隔之前，将掺杂原子注入在柱子之间的间隔中的半导体衬底。
13.如权利要求7的方法，其中每个存储器层包括隧道绝缘膜、电荷存储膜和阻挡绝缘膜。
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