KR102636211B1 - 단기 저장형 플래시 메모리 소자 및 어레이 - Google Patents

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Abstract

본 발명은 단기 저장형 플래시 메모리 소자 및 어레이에 관한 것으로, 채널이 형성되는 바디 영역과 접하게 전하트랩층을 구비하고, 게이트 라인과 바디 라인만으로 프로그램(PGM)과 이레이즈(ERS)가 가능하게 함으로써, NOR 플래시의 HEI보다 전력소모를 낮추면서도 빠른 PGM 속도를 가지며, 비휘발성 특성을 갖는 단기 저장형 플래시 메모리 소자 및 어레이를 구현할 수 있는 효과가 있다.

Description

단기 저장형 플래시 메모리 소자 및 어레이{SHORT-TERM FLASH MEMORY DEVICE AND ARRAY}
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 Storage Class Memory(SCM)를 이용한 단기 전하 저장형 플래시 메모리 소자 및 어레이에 관한 것이다.
컴퓨터 등에 있어, 메모리 계층 구조(Memory Hierarchy)는 CPU가 메모리에 접근하는 속도와 필요에 따라 도 1과 같이 구분할 수 있다.
도 1의 메모리 계층 구조에서 CPU 레지스터(CPU Register)와 캐시 메모리(Cache memory)는 CPU 내부에 존재하므로 CPU에 빠르게 접근할 수 있지만, 상대적으로 적은 기억 용량을 가진다. 그에 반하여 주 기억 장치(Main Memory)와 하드 디스크(Hard Disk)는 CPU 외부에 존재하므로 상대적으로 CPU에 느리게 접근하지만, 큰 저장 용량을 가진다.
주 기억 장치는 메모리 계층 위쪽에 속해 있으며 보조기억장치와는 다르게 CPU가 직접 접근하는 기억장치로서 보편적인 주 기억 장치로는 RAM(Random Access Memory)과 ROM(Read-Only Memory)이 있다. ROM은 저장된 데이터를 읽기만 하는 기억장치로서 전원이 공급되지 않아도 정보가 유지되는 비휘발성을(Non-Volatile) 갖는다. RAM은 임의의 주소가 주어질 때 어떤 작업이든 같은 시간 내 접근이 가능하다. 또한 전원 공급이 중단되면 저장된 정보가 모두 지워지는 휘발성(Volatile) 메모리이다. RAM은 SRAM(Static Random Access Memory)과 DRAM(Dynamic Random Access Memory)으로 구분된다. 이중 DRAM은 집적도가 높으며 전력 소비가 작아 대용량 메모리에 적합하여 주기억장치로 사용된다. SRAM의 경우 DRAM에 비해 회로가 복잡하고 전력 소모가 큰 반면 동작 속도가 빨라 캐시 메모리에 주로 사용된다.
보조기억장치(Secondary memory)는 메모리 계층 구조에서 아래쪽에 속해 있으며, CPU와의 데이터 전달은 data bus를 통해 이루어져 접근시간이 오래 걸린다. 또한 특징으로는 데이터를 반영구적으로 저장할 수 있다. 보조기억장치는 HDD(Hard Disk Drive), SSD(Solid State Disk) 등이 있다. HDD는 자기장의 원리로 정보를 저장하며, 데이터 접근 속도가 빠르다. 다만 플래터(Platter)라 불리는 원판에 데이터를 저장하고 회전시켜 읽는 방식으로 SSD에 비해 느린 저장 속도를 가진다. SDD는 읽고 저장하는 속도가 HDD에 비해 상대적으로 빠르지만, HDD보다 용량 대비 높은 단가의 단점이 있다. 위와 같은 비휘발성 메모리 기술들이 현재 데이터 저장장치로 사용되고 있으며, data bus를 통하여 CPU에 접근을 하고 있으므로 느린 처리 속도를 가진다.
메모리 소자들의 대표적인 기능으로는 크게 집적도, 비휘발성, 속도로 나눌 수 있다. 종래의 메모리 소자인 DRAM과 플래시 메모리 소자는 이 3가지를 전부 가지지 못한다. 우선 플래시 메모리 소자는 직접도와 비휘발성은 뛰어나지만 속도 측면에서 느리며, DRAM은 속도 측면에서 빠르지만 비휘발성 특성을 갖지 못한다. 이에 따라 스토리지 클래스 메모리(Storage Class Memory, SCM)라는 새로운 기술이 개발되었다. 대표적인 SCM으로는 RRAM(Resistivity Random Access Memory), MRAM(Magnetoresistive Random Access Memory), PCM(Phase Change Memory) 등이 있다. SCM은 SDRAM(Synchronous Dynamic Random Access Memory)과 같이 바이트 단위로 랜덤 접근이 가능하며 플래시 메모리 소자처럼 데이터를 저장할 수 있는 메모리이다. 종래 RRAM은 미국특허 제8,724,369호와 같이 교차하는 두 개의 전극 라인 사이에 저항변화메모리층과 pn 다이오드가 연결된 구조를 갖거나, One transistor one resistor(1T1R) 구조를 갖는다.
한편, NOR 플래시 어레이의 경우는 Common Source Line(CSL)을 사이에 두고 양측에 위치한 Drain Line(DL)과 병렬 연결되며 DL이 Gate Line(GL)에 수직하게 배치된 구조를 가져서 빠른 random access가 가능하다. 그런데, 종래 플래시 메모리 소자는 전하 저장층을 갖는 게이트 절연막이 게이트로부터 블로킹 산화막/전하트랩층/터널링 산화막(blocking layer/storage layer/tunneling layer)의 적층 구조를 가지고, 프로그램(PGM) 동작 시 hot electron injection(HEI)을 사용함으로써 높은 전력 소모의 단점이 있다(한국특허 제10-0640973호 참조).
NAND 플래시 어레이의 경우는 각 DL을 따라 직렬 연결되며 DL이 GL에 수직하게 배치된 구조를 가져서 PGM 동작 시 Fowler-Nordheim tunneling(FN tunneling) 사용으로, NOR 플래시 어레이에 비해 낮은 전력소모의 장점은 있지만, 읽는 속도가 느린 단점이 있다.
이에 본 발명은 채널과 접하게 전하트랩층을 구비하고, GL과 Body Line(BL)만으로 PGM과 이레이즈(ERS)가 가능하게 함으로써, NOR 플래시의 HEI보다 전력소모를 낮추면서도 빠른 PGM 속도를 가지며, 비휘발성 특성을 갖는 단기 저장형 플래시 메모리 소자 및 어레이를 제공하고자 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 단기 저장형 플래시 메모리 소자는 반도체 기판의 바디 영역; 상기 바디 영역과 접하며 형성된 전하트랩층; 상기 전하트랩층 상에 블로킹 산화막을 사이에 두고 형성된 게이트; 상기 게이트 양측으로 상기 바디 영역 내에 구비된 소스 및 드레인 영역; 상기 바디 영역에 전원을 인가하는 BL; 및 상기 게이트에 전원을 인가하는 GL을 포함하고, 상기 BL과 상기 GL에 인가된 전원만으로 밴드 투 트랩 터널링(band to trap tunneling) 방식으로 상기 전하트랩층에 전하를 주입하거나 빼서 PGM이나 ERS 동작을 하도록 구비된 것을 특징으로 한다.
상기 전하트랩층은 실리콘 질화막(Si3N4)인 것을 본 발명에 의한 단기 저장형 플래시 메모리 소자의 다른 특징으로 한다.
상기 블로킹 산화막은 알루미늄 산화막(Al2O3)이고, 상기 바디 영역은 P-, 상기 게이트는 N+로 각각 도핑되어 형성된 것을 본 발명에 의한 단기 저장형 플래시 메모리 소자의 다른 특징으로 한다.
본 발명에 의한 단기 저장형 플래시 메모리 어레이는 상술한 단기 저장형 플래시 메모리 소자를 상기 반도체 기판에 M행과 N열로 복수 개 형성하여 행렬 M x N의 플래시 메모리 어레이를 구성하되, 상기 바디 영역은 격리 절연막으로 상기 N열의 각 열을 따라 N개의 부분 바디 영역으로 나눠지고, 상기 BL은 상기 N개의 부분 바디 영역 각각에 전기적으로 연결된 N개의 BL으로, 상기 GL은 상기 M행의 각 행을 따라 배열된 N개의 게이트와 전기적으로 연결된 M개의 GL으로 각각 형성되고, 상기 N개의 부분 바디 영역 각각에는 M개의 소스 영역과 M개의 드레인 영역이 형성되고, 상기 N열의 각 열을 따라 상기 M개의 드레인 영역을 전기적으로 연결하는 N개의 DL이 상기 M개의 GL에 각각 수직하게 형성된 것을 특징으로 한다.
상기 복수 개의 단기 저장형 플래시 메모리 소자는 각각 상기 N개의 부분 바디 영역 각각에서 상기 M개의 GL과 같은 방향 또는 수직한 방향으로 채널이 형성되도록 배치된 것을 본 발명에 의한 단기 저장형 플래시 메모리 어레이의 다른 특징으로 한다.
상기 N개의 부분 바디 영역은 각각 상기 M개의 소스 영역과 이웃한 위치에 M개의 바디 컨택 영역이 더 형성되고, 상기 N개의 BL은 각각 상기 M개의 바디 컨택 영역에 전기적으로 연결되고 상기 N개의 DL과 평행하게 형성된 것을 본 발명에 의한 단기 저장형 플래시 메모리 어레이의 다른 특징으로 한다.
상기 N개의 부분 바디 영역은 각각 공통 바디 컨택 영역이 더 형성되고, 상기 N개의 BL은 각각 상기 공통 바디 컨택 영역에 전기적으로 연결된 것을 본 발명에 의한 단기 저장형 플래시 메모리 어레이의 다른 특징으로 한다.
본 발명은 채널이 형성되는 바디 영역과 접하게 전하트랩층을 구비하고, GL과 BL만으로 PGM과 ERS가 가능하게 함으로써, NOR 플래시의 HEI보다 전력소모를 낮추면서도 빠른 PGM 속도를 가지며, 비휘발성 특성을 갖는 단기 저장형 플래시 메모리 소자 및 어레이를 구현할 수 있는 효과가 있다.
도 1은 메모리 계층 구조를 보인 개념도이다.
도 2는 본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 소자 및 어레이의 구조 및 연결 관계를 보인 모형도이다.
도 3은 본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 소자의 구조 및 동작 방법을 보인 사시도이다.
도 4는 도 3의 정면도이다.
도 5는 본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 소자의 프로그램 동작 방법을 보인 에너지 밴드도이다.
도 6은 본 발명의 제 1 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이다.
도 7은 도 6의 레이아웃(layout)이다.
도 8은 도 6을 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 9는 본 발명의 제 2 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이다.
도 10은 도 9의 레이아웃이다.
도 11은 도 9를 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 12는 본 발명의 제 3 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이다.
도 13은 도 12의 레이아웃이다.
도 14는 도 12를 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 15는 본 발명의 제 4 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이다.
도 16은 도 15의 레이아웃이다.
도 17은 도 15를 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 18은 본 발명의 단기 저장형 플래시 메모리 어레이의 등가회로도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 소자는, 도 2에 예시된 바와 같이, 반도체 기판의 바디 영역(10); 상기 바디 영역과 접하며 형성된 전하트랩층(42); 상기 전하트랩층 상에 블로킹 산화막(44)을 사이에 두고 형성된 게이트(50); 상기 게이트 양측으로 상기 바디 영역 내에 구비된 소스 및 드레인 영역(20, 30); 상기 바디 영역(10)에 전원을 인가하는 BL(100); 및 상기 게이트(50)에 전원을 인가하는 GL(200)을 포함하고, 상기 BL(100)과 상기 GL(200)에 인가된 전원만으로 band to trap tunneling 방식으로 상기 전하트랩층(42)에 전하를 주입하거나 빼서 PGM이나 ERS 동작을 하도록 구비된다.
여기서, 상기 전하트랩층(42)은 도 5에 예시된 실리콘 질화막(Si3N4)과 같은 복수 개의 트랩을 갖는 물질층으로, 소스 영역(20)과 드레인 영역(30) 사이에 채널이 형성되는 바디 영역(10)과 접하며 형성되어, 게이트(50)와 바디 영역(10) 사이에 band to trap tunneling 방식으로 접한 채널이나 바디 영역(10)으로부터 직접 전하를 주입하거나 빼서 PGM이나 ERS 동작을 하도록 구비된다. 블로킹 산화막(44)과 함께 게이트 절연막(40)으로 구성될 수 있다.
그리고 상기 블로킹 산화막(44)은 알루미늄 산화막(Al2O3)과 같은 고유전율막이고, 상기 바디 영역(10)은 P-, 상기 게이트(50)는 N+로 각각 도핑되어 형성된 것일 수 있다. 이때, P-는 N+보다 불순물이 저농도로 도핑되고, N+와 도전형이 반대인 것을 말한다.
도 5는 바디 영역(10), 전하트랩층(42), 블로킹 산화막(44) 및 게이트(50)를 하나의 예시로 보이며 PGM 시의 동작관계를 보인 것이나, 각 물질에 한정되는 것은 아니다.
도 5는 PGM 동작 시의 에너지 밴드도로, 도 3에서와 같이 BL(100)을 통해 바디 영역(10)에 0 V, GL(200)을 통해 게이트(50)에 VPGM을 인가할 때의 모습이다. 전하트랩층(42)과 접한 바디 영역(10)은 접합면을 향해 에너지 밴드가 휘어지면서 생긴 홈으로 전하(전자)가 모여 채널이 형성되고, 채널에 있는 전하(전자)는 게이트(50)에 걸린 전압에 의해 전하트랩층(42)의 트랩으로 터널링되어 들어가면서 PGM하게 된다.
반대로 ERS 동작 시에는, 도 3에서와 같이 BL(100)을 통해 바디 영역(10)에 VERS, GL(200)을 통해 게이트(50)에 0 V을 인가하면 된다. 이 경우, 도 5의 에너지 밴드도에서 블로킹 산화막(45)과 전하트랩층(42)은 반대로 경사지고, 전하트랩층(42)과 접한 바디 영역(10)도 접합면에서 에너지 밴드가 아래로 휘어지면서 채널이 없어지게 되고, 전하트랩층(42)의 트랩에 있는 전하(전자)는 게이트(50)에 걸린 전압에 의해 바디 영역(10)으로 터널링되어 나오면서 ERS하게 된다.
도 4는 도 3의 정면도로 도시된 것으로, 이에 의하면 BL(100)은 P- well인 바디 영역(10)에 전기적 접속을 위해 형성된 P+ 바디 컨택 영역(12)에 연결되고, 소스 영역(20)과 드레인 영역(30)은 N+로 도핑되어 형성되어. 각각 CSL(300)과 DL(400)에 연결되며, 전하트랩층(42)을 갖는 게이트 절연막(40) 상의 N+ 게이트(50)은 GL(200)에 연결된다.
상기와 같이, 채널이 형성되는 바디 영역(10)과 접하게 전하트랩층(42)을 구비하고, GL(200)과 BL(100)만으로 band to trap tunneling에 의한 PGM과 ERS가 가능하게 된다. 따라서, 종래 NOR 플래시의 HEI보다 전력소모를 낮추면서도 빠른 PGM 속도를 가지며, 전하트랩층(42)에 의한 비휘발성 특성을 갖는 단기 저장형 플래시 메모리 소자를 구현할 수 있게 된다.
본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 어레이는, 도 2 및 도 6으로 참조되는 바와 같이, 상술한 단기 저장형 플래시 메모리 소자를 상기 반도체 기판에 M행과 N열로 복수 개 형성하여 행렬 M x N의 플래시 메모리 어레이를 구성한다.
여기서, 상기 바디 영역(10)은 격리 절연막(60)으로 상기 N열의 각 열을 따라 N개의 부분 바디 영역(11, 13)으로 나누어, N개의 BL(100)으로 구성한다. 즉, 상기 N개의 부분 바디 영역(11, 13) 각각에 전기적으로 연결된 N개의 BL(100)으로 한다.
상기 GL(200)은 BL(100)과 수직하게 상기 M행의 각 행을 따라 배열된 N개의 게이트(50)와 전기적으로 연결된 M개의 GL(200)으로 각각 형성된다.
상기 N개의 부분 바디 영역(11, 13) 각각에는 M개의 소스 영역(20)과 M개의 드레인 영역(30)이 형성되고, 상기 N열의 각 열을 따라 상기 M개의 드레인 영역을 전기적으로 연결하는 N개의 DL(400)이 상기 M개의 GL(200)에 각각 수직하게 형성된다.
상기 어레이의 각 실시예에서, 복수 개의 단기 저장형 플래시 메모리 소자는 각각 상기 N개의 부분 바디 영역(11, 13) 각각에서, 도 6 및 도 9와 같이, 상기 M개의 GL(200)과 같은 방향으로 채널이 형성되도록 배치될 수도 있고, 도 12 및 도 15와 같이, 상기 M의 GL(200)과 수직한 방향으로 채널이 형성되도록 배치될 수 있다.
도 6은 본 발명의 제 1 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이고, 도 7은 도 6의 레이아웃(layout)이며, 도 8은 도 6을 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 6를 참조하면, 제 1 실시예에 의한 단기 저장형 플래시 메모리 어레이에서 각 소자의 소스 영역(20)과 드레인 영역(30)은 각 GL(200)과 같은 방향으로 형성되어, 각 소자의 채널이 GL(200)과 평행한 구조를 갖는다.
또한, 상기 N개의 부분 바디 영역(11, 13)은 각 부분 바디 영역(11)(13) 즉, 각 열을 따라 각 소스 영역(20)과 이웃한 위치에 바디 컨택 영역(12)이 형성되어, 각 열을 따라 M개의 바디 컨택 영역이 더 형성될 수 있다. 이때, 상기 N개의 BL(100)은, 도 6과 같이, 각각 상기 M개의 바디 컨택 영역(12)에 전기적으로 연결되고 상기 N개의 DL(400)과 평행하게 형성될 수 있다.
결국, 제 1 실시예에 의한 단기 저장형 플래시 메모리 어레이는 바디 컨택이 각 소자별로 이루어지게 되어, 후술하는 공통 바디 컨택보다 스피드 측면에서 유리한 장점이 있게 된다. 다만, 바디 컨택이 소자별로 존재하여 소자의 크기에서 단점이 있다.
도 7은 제 1 실시예에 관한 도 6의 레이아웃이다. Cell feature size는 가로 8 F, 세로 3 F로 총 24 F2이다.
도 8은 도 6을 다른 각도로 본 사시도, 평면도 및 단면도이다. 먼저 도 8(c)의 AA'선 단면도를 살펴보면, 소자 마다 BL(100)에 컨택 되어 있음을 알 수 있다. 이어 도 8(d)의 BB'선 단면도를 살펴보면, DL(400) 방향의 소자들 사이에는 격리를 위하여 게이트 절연막(40)과 게이트(50)를 증착하기 전에 실리콘 산화물 등으로 열방향 격리 절연막(62)을 증착한 것을 알 수 있다. 열방향 격리 절연막(62)은 GL(200) 방향의 소자들 사이 격리를 위한 행방향 격리 절연막(60)보다 얕게 P-well인 바디 영역(10)에 형성된다.
도 9는 본 발명의 제 2 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이고, 도 10은 도 9의 레이아웃이며, 도 11은 도 9를 다른 각도로 본 사시도, 평면도 및 단면도이다.
제 2 실시예는 제 1 실시예와 같이 각 소자의 소스 영역(20)과 드레인 영역(30)은 각 GL(200)과 같은 방향으로 형성되어, 각 소자의 채널이 GL(200)과 평행한 구조를 갖는다.
다만, 제 1 실시예와 달리, 상기 N개의 부분 바디 영역(11, 13)은 각각 P+ 공통 바디 컨택 영역(14)이 더 형성되고, 상기 N개의 BL(100)은 각각 상기 공통 바디 컨택 영역(14)에 전기적으로 연결된다. 즉, 공통 바디 컨택의 형태를 지닌다. 공통 바디 컨택 구조는 제 1 실시예의 각 소자별 BL 컨택과 비교하면 소자의 크기면에서 이점이 있으나, 스피드면에서 단점이 있어 trade off 관계가 있다.
도 10은 제 2 실시예에 관한 도 9의 레이아웃이다. Cell feature size는 가로 6 F, 세로 3 F로 총 18 F2이다.
도 11은 도 9를 다른 각도로 본 사시도, 평면도 및 단면도이다. 먼저 도 11(c)의 AA'선 단면도를 살펴보면, 각 소자의 채널이 GL(200)과 평행한 구조를 가지고 있음을 알 수 있다. 도 11(e)의 CC'선 단면도를 살펴보면, 각 소자별 BL 컨택이 존재하는 제 1 실시예와 달리, P+ 공통 바디 컨택 영역(14)을 통한 공통 바디 컨택임을 알 수 있다. 도 11(d)의 BB'선 단면도를 살펴보면, DL(400) 방향의 소자 사이에는 격리를 위하여 게이트 절연막(40)과 게이트(50)를 증착하기 전에 실리콘 산화물 등으로 열방향 격리 절연막(62)을 증착한 것을 알 수 있다.
도 12는 본 발명의 제 3 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이고, 도 13은 도 12의 레이아웃이며, 도 14는 도 12를 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 12를 참조하면, 제 3 실시예에 의한 단기 저장형 플래시 메모리 어레이에서 각 소자의 소스 영역(20)과 드레인 영역(30)은 각 GL(200)과 수직한 방향으로 형성되어, 각 소자의 채널이 GL(200)과 수직한 구조를 갖는다.
또한, 상기 N개의 부분 바디 영역(11, 13)은 각 부분 바디 영역(11)(13) 즉, 각 열을 따라 각 소스 영역(20)과 이웃한 위치에 바디 컨택 영역(12)이 형성되어, 각 열을 따라 M개의 바디 컨택 영역이 더 형성될 수 있다. 이때, 상기 N개의 BL(100)은, 도 12와 같이, 각각 상기 M개의 바디 컨택 영역(12)에 전기적으로 연결되고 상기 N개의 DL(400)과 평행하게 형성될 수 있다.
결국, 제 3 실시예에 의한 단기 저장형 플래시 메모리 어레이도 제 1 실시예와 같이 바디 컨택이 각 소자별로 이루어지게 되어, 공통 바디 컨택 보다 빠른 스피드를 가지지만, 소자의 크기가 크다는 점에서 trade off 관계가 있다.
도 13은 제 3 실시예에 관한 도 12의 레이아웃이다. Cell feature size는 가로 6 F, 세로 6 F로 총 36 F2이다.
도 14는 도 12을 다른 각도로 본 사시도, 평면도 및 단면도이다. 먼저 도 14(c)의 AA'선 단면도를 살펴보면, 제 1, 2 실시예와 같이, 행방향으로 소자들 사이를 완전 격리하기 위한 행방향 격리 절연막(60)이 형성되어 있음을 알 수 있다. 도 14(d)의 BB'선 단면도를 살펴보면, 각 소자의 소스/드레인 영역(20, 30) 사이 채널이 GL(200)과 수직한 구조를 가지고 있고, DL(400) 방향 즉 열방향으로 소자들 사이의 격리를 위하여 열방향 격리 절연막(62)이 증착된 것을 알 수 있다. 도 14(e)의 CC'선 단면도를 살펴보면, 소자 마다 BL(100)에 컨택되어 있음을 알 수 있다.
도 15는 본 발명의 제 4 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이고, 도 16은 도 15의 레이아웃이며, 도 17은 도 15를 다른 각도로 본 사시도, 평면도 및 단면도이다.
제 4 실시예는 제 3 실시예와 같이 각 소자의 소스 영역(20)과 드레인 영역(30)은 각 GL(200)과 수직한 방향으로 형성되어, 각 소자의 채널이 GL(200)과 수직한 구조를 갖는다.
다만, 제 3 실시예와 달리, 상기 N개의 부분 바디 영역(11, 13)은 각각 공통 바디 컨택 영역(14)이 더 형성되고, 상기 N개의 BL(100)은 각각 상기 공통 바디 컨택 영역(14)에 전기적으로 연결된다. 즉, 공통 바디 컨택의 형태를 지닌다. 공통 바디 컨택 구조는 제 3 실시예의 각 소자별 BL 컨택과 비교하면 소자의 크기면에서 이점이 있으나, 스피드면에서 단점이 있어 trade off 관계가 있다.
도 16은 제 4 실시예에 관한 도 15의 레이아웃이다. Cell feature size는 가로 6 F, 세로 4.5 F로 27 F2이다.
도 17은 도 15를 다른 각도로 본 사시도, 평면도 및 단면도이다. 먼저 도 17(c)의 AA'선 단면도를 살펴보면, 행방향으로 소자들 사이을 완전 격리하기 위한 행방향 격리 절연막(60)이 형성되어 있음을 알 수 있다. 도 17(d)의 BB'선 단면도를 살펴보면, 각 소자의 소스/드레인 영역(20, 30) 사이 채널이 GL(200)과 수직한 구조를 가지고 있고, DL(400) 방향 즉 열방향으로 소자들 사이의 격리를 위하여 열방향 격리 절연막(62)이 증착된 것을 알 수 있다.
도 18은 본 발명의 단기 저장형 플래시 메모리 어레이의 등가회로도이다. 도 18에 의하면, 본 발명의 단기(short term) 저장형 플래시 메모리 어레이의 GL(200)과 BL(100)은 서로 수직한 형태를 가짐을 알 수 있다. 이와 같은 구조를 이용하기 때문에 PGM과 ERS 동작 시 위의 2 단자 즉, GL과 BL만을 이용하여 PGM, ERS 동작을 수행할 수 있다. 또한 본 발명의 단기 저장형 플래시 메모리 소자(원으로 표시된 Cell 소자)인 SCM 소자는 터널링 산화막이 없는 구조이며, PGM, ERS 동작은 band to trap tunneling 방식으로 수행된다. 이에 따라 PGM 동작은 GL에 높은 양의 전압(VPGM)을 인가하며, BL에는 0 V를 인가함으로써 수행할 수 있다. 마찬가지로 ERS 동작은 GL에 0 V를 인가하며, BL에는 높은 전압(VERS)을 인가함으로써 수행할 수 있다.
[표 1] <단기 저장형 플래시 메모리 어레이의 동작 방법>
위의 표 1는 본 발명의 단기 저장형 플래시 메모리 어레이의 동작 방법을 예시적으로 보여준다. 본 발명에서 읽기 동작 시 모든 BL과 CSL에는 0 V의 전압이 인가되고 선택된 DL과 GL에는 각 VDL,Read, VWL,Read의 읽기 전압을, 그 외 선택되지 않은 DL과 GL에는 0 V를 인가한다. 위와 같은 방법을 사용하면 개별 읽기 동작이 가능하다. PGM 동작의 경우 모든 DL과 CSL은 플로팅 시킨 후, 선택된 GL과 BL에는 각 VPGM과 0 V를 인가하고 선택되지 않는 GL과 BL에는 1/2 VPGM을 인가한다. ERS 동작도 PGM 동작과 같이 모든 DL과 CSL은 플로팅 시킨 후, 선택된 GL과 BL에는 각 0 V과 VERS를 인가하고 선택되지 않는 GL과 BL에는 1/2 VERS를 인가한다.
이상으로, 첨부된 도면을 중심으로 본 발명의 바람직한 실시예에 대하여 설명하였으나, 첨부된 도면은 본 발명을 이해하기 위한 예시에 불과하므로, 이에 제한되지 않는다.
10: 바디 영역 11, 13: 부분 바디 영역
12: 바디 컨택 영역 14: 공통 바디 컨택 영역
20: 소스 영역 30: 드레인 영역
40: 게이트 절연막 42: 전하트랩층
44: 블로킹 산화막 50: 게이트
60: 열방향 격리 절연막 62: 행방향 격리 절연막
100: 바디 라인 200: 게이트 라인
300: 소스 라인 400: 드레인 라인

Claims (10)

  1. 반도체 기판의 바디 영역;
    상기 바디 영역과 접하며 형성된 전하트랩층;
    상기 전하트랩층 상에 블로킹 산화막을 사이에 두고 형성된 게이트;
    상기 게이트 양측으로 상기 바디 영역 내에 구비된 소스 및 드레인 영역;
    상기 바디 영역에 전원을 인가하는 body line(BL); 및
    상기 게이트에 전원을 인가하는 gate line(GL)을 포함하고,
    상기 BL과 상기 GL에 인가된 전원만으로 밴드 투 트랩 터널링(band to trap tunneling) 방식으로 상기 전하트랩층에 전하를 주입하거나 빼서 프로그램(PGM)이나 이레이즈(ERS) 동작을 하도록 구비된 것을 특징으로 하는 단기 저장형 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 전하트랩층은 실리콘 질화막(Si3N4)인 것을 특징으로 하는 단기 저장형 플래시 메모리 소자.
  3. 제 2 항에 있어서,
    상기 블로킹 산화막은 알루미늄 산화막(Al2O3)이고,
    상기 바디 영역은 P-, 상기 게이트는 N+로 각각 도핑되어 형성된 것을 특징으로 하는 단기 저장형 플래시 메모리 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항의 단기 저장형 플래시 메모리 소자를 상기 반도체 기판에 M행과 N열로 복수 개 형성하여 행렬 M x N의 플래시 메모리 어레이를 구성하되,
    상기 바디 영역은 격리 절연막으로 상기 N열의 각 열을 따라 N개의 부분 바디 영역으로 나눠지고,
    상기 BL은 상기 N개의 부분 바디 영역 각각에 전기적으로 연결된 N개의 BL으로, 상기 GL은 상기 M행의 각 행을 따라 배열된 N개의 게이트와 전기적으로 연결된 M개의 GL으로 각각 형성되고,
    상기 N개의 부분 바디 영역 각각에는 M개의 소스 영역과 M개의 드레인 영역이 형성되고, 상기 N열의 각 열을 따라 상기 M개의 드레인 영역을 전기적으로 연결하는 N개의 drain line(DL)이 상기 M개의 GL에 각각 수직하게 형성된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
  5. 제 4 항에 있어서,
    상기 복수 개의 단기 저장형 플래시 메모리 소자는 각각 상기 N개의 부분 바디 영역 각각에서 상기 M개의 GL과 같은 방향으로 채널이 형성되도록 배치된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
  6. 제 5 항에 있어서,
    상기 N개의 부분 바디 영역은 각각 상기 M개의 소스 영역과 이웃한 위치에 M개의 바디 컨택 영역이 더 형성되고,
    상기 N개의 BL은 각각 상기 M개의 바디 컨택 영역에 전기적으로 연결되고 상기 N개의 DL과 평행하게 형성된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
  7. 제 5 항에 있어서,
    상기 N개의 부분 바디 영역은 각각 공통 바디 컨택 영역이 더 형성되고,
    상기 N개의 BL은 각각 상기 공통 바디 컨택 영역에 전기적으로 연결된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
  8. 제 4 항에 있어서,
    상기 복수 개의 단기 저장형 플래시 메모리 소자는 각각 상기 N개의 부분 바디 영역 각각에서 상기 M개의 GL과 수직한 방향으로 채널이 형성되도록 배치된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
  9. 제 8 항에 있어서,
    상기 N개의 부분 바디 영역은 각각 상기 M개의 소스 영역과 이웃한 위치에 M개의 바디 컨택 영역이 더 형성되고,
    상기 N개의 BL은 각각 상기 M개의 바디 컨택 영역에 전기적으로 연결되고 상기 N개의 DL과 평행하게 형성된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
  10. 제 8 항에 있어서,
    상기 N개의 부분 바디 영역은 각각 공통 바디 컨택 영역이 더 형성되고,
    상기 N개의 BL은 각각 상기 공통 바디 컨택 영역에 전기적으로 연결된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
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