KR20130010915A - 챕터 데이터가 저장될 수 있는 캐쉬 메모리 어레이를 구비하는 3차원 반도체 장치 및 그 동작 방법 - Google Patents

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Abstract

캐쉬 메모리 어레이를 구비하는 3차원 반도체 장치들이 제공된다. 상기 캐쉬 메모리 어레이는 페이지 이상의 데이터를 저장하도록 구성될 수 있다. 상기 캐쉬 메모리 어레이를 사용한 쓰기 및/또는 읽기 동작은 메인 메모리 어레이에 대한 데이터 교란을 효과적으로 줄이도록 실시될 수 있을 뿐만 아니라 증가된 동작의 속도를 구현할 수 있다.

Description

챕터 데이터가 저장될 수 있는 캐쉬 메모리 어레이를 구비하는 3차원 반도체 장치 및 그 동작 방법{Three-Dimensional Semiconductor Devices Having A Cache Memory Array, In Which Chapter Data Can Be Stored, And Methods Of Operating The Same}
본 발명은 3차원 메인 메모리 어레이와 1차원 페이지 버퍼 사이에 제공된 2차원 캐쉬 메모리 어레이를 구비하는 3차원 반도체 장치에 관한 것이다.
3차원적으로 배열되면서 재기록이 가능한 메모리 셀들을 포함하는, 다양한 3차원 메모리 장치들이 제안되어 왔다. 예를 들면, 3차원 플래쉬 메모리 장치들 및 3차원 크로스-포인트 메모리 장치들이 2차원 메모리 장치들에서의 기술적 한계를 극복하기 위해 연구되고 있다. 3차원 메모리 장치들은 기판 상에 차례로 적층된 복수의 수평 전극들(예를 들면, 3D 수직 채널 낸드 플래시 장치의 워드라인들)을 포함할 수 있다. 연결 구조에서의 복잡성을 피하기 위해, 상기 수평 전극들 중에서 동일한 높이에 위치하는 복수의 것들은 전기적으로 서로 연결된다. 이러한 연결 구조의 결과로서, 3차원 메모리 장치들은 프로그램 및 읽기 교란 문제에 취약하다.
본 발명의 일부 실시예들은 쓰기 및/또는 읽기 교란을 억제할 수 있는 3차원 메모리 장치들 및 그 동작 방법들을 제공한다.
본 발명의 일부 실시예들은 쓰기 및/또는 읽기 동작의 속도를 향상시킬 수 있는 3차원 메모리 장치들 및 그 동작 방법들을 제공한다.
본 발명의 일부 실시예들은 에너지 소모를 줄일 수 있는 3차원 메모리 장치들 및 그 동작 방법들을 제공한다.
본 발명의 실시예들에 따른 3차원 반도체 장치들은 페이지 이상의 데이터(예를 들면, 2차원적 챕터 데이터)를 저장하도록 구성된 캐쉬 메모리 어레이를 구비한다. 상기 캐쉬 메모리 어레이는 3차원적으로 배열된 메모리 셀들을 포함하는 메인 메모리 어레이와 주변 회로 영역(예를 들면, 비트라인 디코더 또는 페이지 버퍼) 사이에 제공된다. 상기 캐쉬 메모리 어레이의 사용은, 3차원의 메인 메모리 어레이와 1차원의 페이지 버퍼 사이의 차원 차이에 의해 초래되는, 데이터 교환에서의 기술적 어려움들(예를 들면, 쓰기/읽기 교란 또는 불필요한 에너지 소모)을 해결하는 것을 가능하게 한다. 이에 더하여, 상기 캐쉬 메모리 어레이가 상기 메인 메모리 어레이에 비해 빠른 동작 속도를 갖는 메모리 요소들을 사용하여 구현될 경우, 상기 캐쉬 메모리 어레이를 사용하지 않는 경우에 비해, 상기 메인 메모리 어레이에 대한 읽기 및 쓰기 동작의 속도를 획기적으로 향상시킬 수 있다.
상기 캐쉬 메모리 어레이의 사용에 의해, 3차원 메모리 장치들에서의 쓰기 및/또는 읽기 교란 그리고 에너지 소모를 효과적으로 줄일 수 있을 뿐만 아니라 쓰기 및/또는 읽기 동작의 속도를 향상시킬 수 있다.
도 1는 일반적인 3차원 메모리 장치를 도시하는 개략적인 사시도이다.
도 2는 메인 메모리 어레이의 다른 두 구조들을 도시하는 도면이다.
도 3은 본 발명의 실시예들에 따른 3차원 메모리 장치들의 일 예를 도시하는 개략적인 사시도이다.
도 4는 본 발명의 실시예들에 따른 3차원 메모리 장치들의 배치 구조들을 예시적으로 도시하는 표이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 3차원 메모리 장치들의 다른 예들을 도시하는 사시도들이다.
도 8 내지 도 12는 본 발명의 실시예들에 따른 메인 및 캐쉬 메모리 어레이들의 일 측면을 개략적으로 보여주는 사시도들이다.
도 13은 메인 메모리 어레이의 계층 구조를 예시적으로 도시하는 도면이다.
도 14는 비트라인들을 통해 수행되는 데이터 전송 과정의 일 측면을 보여주는 도면이다.
도 15는 본 발명의 실시예들에 따른 3차원 메모리 장치에서 수행되는 동작들의 일부를 도시하는 도면이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 3차원 메모리 장치의 동작들이 수행되는 방법을 예시적으로 보여주는 도면들이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 3차원 메모리 장치의 읽기 동작의 한 예를 보여주는 도면들이다.
도 20 및 도 21은 본 발명의 실시예들에 따른 3차원 메모리 장치의 쓰기 동작의 한 예를 보여주는 도면들이다.
도 22 및 도 23은 각각 본 발명의 실시예들에 따른 3차원 메모리 장치의 다른 동작들을 예시적으로 보여주는 도면들이다.
도 24 내지 도 29는 변형된 동작 방법들 또는 이들의 조합을 통해 수행되는 데이터 처리 방법들을 예시적으로 보여주는 도면들이다.
도 30 내지 도 32는 본 발명의 실시예들에 따른 3차원 메모리 장치의 동작 단계들의 기술적 특징들의 일부를 예시적으로 설명하기 위한 표들이다.
도 33은 단위 캐쉬 메모리들을 포함하는 캐쉬 셀 어레이를 예시적으로 도시하는 회로도이다.
도 34 및 도 35는 단위 캐쉬 메모리의 가능한 구조들의 일부를 개략적으로 그리고 예시적으로 보여주는 도면들이다.
도 36은 캐쉬 셀들로 사용될 수 있는 메모리 요소들을 예시적으로 보여주는 도면이다.
도 37은 메인 메모리 어레이의 가능한 구조들의 일부를 예시적으로 보여주는 도면이다.
도 38은 본 발명의 실시예들에 따른 3차원 메모리 장치의 동작에서의 일 측면을 설명하기 위한 표이다.
도 39 내지 도 43은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 44 내지 도 46은 본 발명의 변형된 실시예들을 설명하기 위한 도면들이다.
도 47 내지 도 53은 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 54 내지 도 57은 본 발명의 다른 변형된 실시예들에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 58은 CM-CM 복사의 한 예를 도시하는 도면이다.
도 59 및 도 60은 본 발명의 일부 실시예들에 따른 반도체 장치를 도시하는 사시도들이다.
도 61 내지 도 65는 본 발명의 다른 실시예들에 따른 반도체 장치를 도시하는 도면들이다.
도 66은 본 발명의 또 다른 실시예들에 따른 반도체 장치 및 그 동작의 일부를 예시적으로 도시하는 도면이다.
도 67은 본 발명의 또 다른 실시예들에 따른 3차원 메모리 장치 및 동작 전류의 경로들을 개략적으로 도시하는 도면이다.
도 68은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치를 도시하는 개략 사시도이다.
도 69 내지 도 72는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치들의 일부 예들을 도시하는 회로도들이다.
도 73 및 도 74는 본 발명의 일부 실시예들에 따른 반도체 칩들을 예시적으로 도시하는 개략적인 평면도들이다.
도 75 및 도 76은, 각각, 분산된 부분 캐쉬 메모리 어레이들을 포함하는 본 발명의 실시예들을 예시적으로 도시하는 블록도 및 사시도이다.
도 77은 본 발명의 실시예들과 종래 기술에 따른 동작 방법들을 교란 횟수의 측면에서 비교한 그래프이다.
도 78 및 도 79은 본 발명의 실시예들과 종래 기술에 따른 읽기 및 쓰기 동작들 사이의 소요 시간들을 비교한 그래프들이다.
도 80은 본 발명에 따른 메모리 장치를 포함하는 전자 제품을 도시하는 개략도이다.
본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 또한, 도면의 구성 요소들의 크기 및 두께 등은 명확성을 위하여 과장된 것일 수 있다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용될 수 있지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용될 수 있다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
한국 특허 번호 10-2012-0129303, 10-2012-0123938, 및 10-2012-0119179에 개시된 내용들은 이 출원의 일부로서 포함된다.
여기에서 언급되는 기술 용어들은 아래의 의미로서 사용될 수 있다. 비트라인은 메모리 셀에 저장된 정보(즉, 전기적 신호)를 주변회로(예를 들면, 센싱 회로, 디코더 또는 페이지 버퍼 등)으로 전송하는데 이용되거나 외부 데이터를 메모리 셀로 전송하는 데 이용되는 신호 전송 라인을 의미한다. 워드라인은 하나의 비트라인에 접속하는 복수의 메모리 셀들 중의 일부를 선택하는데 이용되는 신호를 전송하도록 구성된 라인을 의미한다.
메모리 셀은 전하 저장이 가능한 물질 또는 박막 구조, 가변 저항 특성을 나타내는 물질 또는 박막 구조(예를 들면, PCM, MTJ, 저항성 메모리 요소)를 포함하는 영역을 의미할 수 있다. 하지만, 본 발명은 특정한 유형의 메모리 셀에 한정되는 것은 아니며, 사용되는 메모리 셀의 특성에 기초하여, 본 발명의 실시예들은 더욱 세분화되고 또한 다양화될 수 있다.
인접하는 메모리 셀들은 공간적으로 서로 분리된 국소화된 패턴들의 형태로서 또는 서로 연결된 적어도 일부분을 포함하는 구조로서 제공될 수 있다.
배선 또는 와이어는 낮은 비저항을 갖는 물질로 형성되는 도전 패턴을 의미할 수 있다. 예를 들면, 이들은 (이에 한정되는 것은 아니지만) 금속 또는 고농도의 반도체 물질일 수 있지만, 유기물, (나노 튜브 또는 그래핀 등과 같은) 탄소 나노 구조체, 또는 몰리브덴 황화물(molybdenum sulfide)가 상기 배선 또는 와이어를 구현하기 위해 사용될 수도 있다.
일부 실시예들에 따르면, 상기 주변 회로와의 데이터 교환은 광학적 신호의 형태로 이루어질 수도 있다. 이 경우, 상기 배선 또는 상기 비트라인은 광 도파로의 형태로 제공되고, 상기 주변회로는 스타커플러 등과 같은 다중화기(multiplexer)를 포함할 수 있다.
비록, 도면에서, 'F'는 해당 요소가 전기적으로 플로팅 상태에 있음을 나타내기 위해 사용되었지만, 이는 설명의 간결함을 위한 표기법일 뿐, 해당 요소에는 이를 경유하는 전류 경로가 생성되는 것을 방지할 수 있는 전압이 인가될 수도 있다.
도 1는 일반적인 3차원 메모리 장치를 도시하는 개략적인 사시도이다. 도 1을 참조하면, 일반적인 3차원 메모리 장치는, 기판(SUB) 상에 제공된 메인 메모리 어레이(MMA) 및 비트라인 구조체(BLS)를 포함한다. 상기 메인 메모리 어레이(MMA)는 3차원적으로 배열된 메모리 셀들 및 상기 메모리 셀들을 연결하는 내부 라인들을 포함할 수 있다.
예를 들면, 도 2에 도시된 것처럼, 상기 메인 메모리 어레이(MMA)는 A-유형 또는 B-유형의 구조로 제공될 수 있다. 상기 A-유형의 경우, 상기 메인 메모리 어레이(MMA)는 (1) 다행 및 다열 구조를 형성하면서 (즉, 2차원적으로) 상기 기판(SUB) 상에 배열되는 수직 라인들(VL), (2) 다층 및 다열 구조를 형성하면서 상기 수직 라인들(VL)을 가로지르는 복수의 수평 라인들(HL), 및 (3) 상기 수직 및 수평 라인들(VL, HL)의, 3차원적으로 배열된, 교차점들에 제공되는 메인 메모리 셀들(이하, 메모리 셀들)(MC)을 포함할 수 있다. 상기 B-유형의 경우, 상기 메인 메모리 어레이(MMA)는 (1) 다층 및 다열 구조를 형성하는 제 1 수평 라인들(HLx), (2) 다층 및 다행 구조를 형성하는 제 2 수평 라인들(HLy), 및 (3) 이들의 교차점들에 제공되는 상기 메모리 셀들(MC)을 포함할 수 있다. 상기 수직 라인들(VL) 또는 상기 수평 라인들(HL, HLx, HLy)은 상기 비트라인 구조체(BLS)를 경유하여, 주변 회로에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 3차원 메모리 장치는 도 3에 도시된 것처럼 상기 메인 메모리 어레이(MMA)와 상기 비트라인들(BL) 사이에 제공되며 2차원적으로 배열된 캐쉬 메모리 셀들(이하, 캐쉬 셀들)(CC)을 포함하는 캐쉬 메모리 어레이(CMA)를 더 포함할 수 있다. 상기 캐쉬 메모리 어레이(CMA)는 셀 어레이 영역의 일부로서 제공될 수 있다. 이는 상기 캐쉬 메모리 어레이(CMA)가, 예를 들면, 상기 메인 메모리 어레이(MMA)와 주변 영역을 구성하는 회로(예를 들면, 비트라인 디코더 및 센싱 회로) 사이에 제공됨을 의미한다. 또한, 이는 상기 캐쉬 메모리 어레이(CMA)는 주변 회로 영역에 배치되며 상기 비트라인들로부터 전송되는 또는 이들로 전송할 데이터를 보관하는 저장 공간(예를 들면, 1차원의 페이지 버퍼)과 구별되는 저장 공간임을 의미한다.
상기 캐쉬 메모리 어레이(CMA), 상기 메인 메모리 어레이(MMA) 및 상기 비트라인 구조체(BLS) 사이의 상대적 배치는 도 3에 도시된 것으로부터 다양하게 변형될 수 있다. 도 4는 이러한 다양한 변형들의 일부 예들을 도시하는 표이고, 도 5 내지 도 7은 이러한 다양한 변형들을 예시적으로 도시하는 개략적인 사시도들이다.
도 4를 참조하면, 제 1 기본 구조에 따르면, 도 5에서 유형 A로서 또는 도 3에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)는 상기 메인 메모리 어레이(MMA)와 상기 비트라인 구조체(BLS) 사이에 배치될 수 있다. 제 2 기본 구조에 따르면, 도 5에서 유형 B로서 도시된 것처럼, 상기 메인 메모리 어레이(MMA)가 상기 캐쉬 메모리 어레이(CMA)와 상기 비트라인 구조체(BLS) 사이에 배치될 수 있다. 제 3 기본 구조에 따르면, 도 5에서 유형 C로서 도시된 것처럼, 상기 비트라인 구조체(BLS)가 상기 메인 메모리 어레이(MMA)와 상기 캐쉬 메모리 어레이(CMA) 사이에 배치될 수 있다. 제 4 기본 구조체 따르면, 도 5에서 유형 D로서 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)와 상기 메인 메모리 어레이(MMA)는 기판 상에 서로 인접하게 그리고 병렬적으로 배치되고, 상기 비트라인 구조체(BLS)는 이들의 상부에 제공될 수 있다.
상기 제 1 기본 구조는 도 6의 유형 A-S 및 유형 A-E로서 도시된 것처럼, (아래에서 보다 상세하게 설명될) 선택 구조체(SLS) 또는 환경 구조체(EVS)와 같은 추가적인 구조물의 존재에 의해 다양하게 변형될 수 있다. 예를 들면, 3차원 메모리 장치가 상기 선택 구조체(SLS)를 더 포함할 경우, 상기 제 1 기본 구조는 도 4의 제 1 내지 제 4 변형 구조들 중의 하나로 변형될 수 있다. 이에 더하여, 도 4의 제 5 내지 제 8 변형 구조들에서와 같이, 상기 제 1 기본 구조는 상기 비트라인 구조체(BLS) 상에 상기 캐쉬 메모리 어레이(CMA) 및 상기 메인 메모리 어레이(MMA)가 차례로 적층되는 구조(즉, 제 1 내지 제 4 변형 구조들의 뒤집어진 구조)를 갖도록 변형될 수 있다.
상기 선택 구조체(SLS)는, 예를 들면, (1) 상기 메인 메모리 어레이(MMA)를 구성하는 내부 라인들(예를 들면, VL, HL, HLx 또는 HLy) 중의 하나 또는 일부를 선택하거나 (2) 상기 캐쉬 메모리 어레이(CMA)를 구성하는 도전 라인들 중의 하나 또는 일부를 선택하는 것을 가능하게 하도록 구성될 수 있다. 일부 실시예들에서, 상기 선택 구조체(SLS)는 상기 캐쉬 메모리 어레이(CMA)의 일부로서 해석될 수도 있다. 상기 선택 구조체(SLS)와 관련된 기술적 특징들은 이후 도 30 내지 도 35 그리고 도 39 내지 도 67을 참조하여 보다 상세하게 설명될 것이다.
3차원 메모리 장치가 상기 환경 구조체(EVS)를 더 포함하는 경우에도, 상기 제 1 기본 구조는 상기 선택 구조체(SLS)가 제공된 변형들에서와 유사한 방식으로 변형될 수 있다. 상기 환경 구조체(EVS)는 이후 도 38을 참조하여 보다 상세하게 설명될 짝 맞춤의 유효성을 강화시키도록 구성될 수 있다. 유사하게, 상기 제 2 내지 제 4 기본 구조들 각각 역시, 상기 제 1 기본 구조에 대한 변형 구조들과 같이, 다양하게 변형될 수 있다.
상기 메인 및 캐쉬 메모리 어레이들(MMA, CMA) 각각은, 도 6의 유형 A-F 및 A-P 그리고 도 7의 유형 D-F 및 D-P에 도시된 것처럼, 서로 분리되거나 독립적으로 동작하는, 복수의 부분들로 구성될 수 있다. 상기 캐쉬 메모리 어레이(CMA) 각 부분은 상기 메인 메모리 어레이(MMA)의 상응하는 각 부분과, 도 6의 유형 A-F 그리고 도 7의 유형 D-F에서와 같이, 완전 대응 구조를 갖도록 형성되거나 도 6의 유형 A-P 그리고 도 7의 유형 D-F에서와 같이, 부분 대응 구조를 갖도록 형성될 수 있다. 상기 완전 또는 부분 대응 구조들은 아래에서 보다 상세하게 설명될 것이다.
상기 비트라인 구조체(BLS)는, 도 3에 도시된 것처럼, 상기 메인 메모리 어레이(MMA)의 상기 내부 라인들(e.g., VL or HL)에 또는 이들에 연결된 상기 캐쉬 메모리 어레이(CMA)의 메모리 셀들에 전기적으로 접속하는 복수의 비트라인들(BL)로 구성될 수 있다. 상기 비트라인 구조체(BLS)는 상기 메인 및 캐쉬 메모리 어레이들(MMA, CMA)의 부분들을 가로지르도록 또는 이들에 공통으로 연결되도록 구성될 수 있다. 예를 들면, 상기 비트라인 구조체(BLS)는, 도 6의 유형 A-F 및 A-P 그리고 도 7의 유형 D-F 및 D-P에 도시된 것처럼, 상기 메인 메모리 어레이(MMA)의 부분들의 상부에 제공되거나, 도 7의 유형 D-I에 도시된 것처럼 상기 메인 메모리 어레이(MMA)의 아래에 제공될 수 있다.
한편, 상기 제 1 내지 제 4 기본 구조들은 상기 메인 메모리 어레이(MMA), 상기 캐쉬 메모리 어레이(CMA) 및 상기 비트라인 구조체(BLS) 사이의 상술한 배치 또는 배열 순서에 의해 분류된 것이며, 상기 기판(SUB)에 대한 상대적 배치는 다양하게 또는 자유롭게 변형될 수 있다. 예를 들면, 상기 제 1 기본 구조는, 도 4의 제 1 및 제 5 변형 구조들에서와 같이, 서로 뒤집어진 형태들로서 구현되거나, 도시하지 않았지만 시계 또는 반시계 방향으로 90도 회전된 형태로서 구현될 수도 있다. 상기 제 2 내지 제 3 기본 구조들 및 이들의 변형들 역시 상기 기판(SUB)에 대한 상대적 배치에서의 상술한 다양함 또는 자유를 가지고 구현될 수 있다.
도 8 내지 도 12는 상기 메인 및 캐쉬 메모리 어레이들(MMA, CMA)의 위치들 및 그 내부 라인들의 방향들을 예시적으로 보여주는 개략적인 사시도들이다. 예를 들면, 도 8 및 도 9의 구조들 각각은, 이에 한정되는 것은 아니지만, 상기 메인 메모리 어레이(MMA)가 수직-채널 및 수직-게이트 낸드 플래시 메모리의 형태로 제공되는 실시예들을 구현하기 위해 사용될 수 있다. 유사하게, 이에 한정되는 것은 아니지만, 도 8 내지 도 12의 구조들 각각은 상기 메인 메모리 어레이(MMA)가 3차원 크로스포인트 저항성 메모리의 형태로 제공되는 실시예들을 구현하기 위해 사용될 수 있다.
도면에서의 복잡성을 피하기 위해, 도 8 내지 도 12에서, 워드라인들(WL) 각각은 평판 형태로 도시되었지만, 다층 또는 다열 구조 등과 같이 복수의 라인들을 포함하는 1차원 구조로 제공될 수도 있다. 상기 워드라인들(WL) 각각이 평판 형태로 제공될 경우, 상기 메모리 셀들(MC) 중에서 2차원적으로 배열된 것들이 상기 워드라인들(WL) 각각에 공통으로 연결될 수 있다. 이는 후술할 읽기/쓰기 교란의 원인이 될 수 있다. 상기 워드라인들(WL) 각각이 공간적으로 분리되지만 전기적으로 연결된 복수의 라인들을 포함하는 경우에도, 상기 교란 문제는 동일하게 발생할 수 있다.
상기 캐쉬 메모리 어레이(CMA)내에는, 상기 캐쉬 셀들(CC)을 연결하는 복수의 캐쉬 라인들(CWL)이 제공될 수 있다. 일부 실시예들에서, 상기 캐쉬 라인들(CWL)은 전기적으로 서로 분리되며, 상기 비트라인들(BL)을 가로지르도록 배치될 수 있다.
도 13은 본 발명이 적용될 수 있는 3차원 메모리 장치의 상기 메인 메모리 어레이(MMA)의 계층 구조(hierarchy structure)를 예시적으로 도시하는 도면이다. 도 13을 참조하면, 상기 메인 메모리 어레이(MMA)는 적어도 하나의 블록을 포함할 수 있으며, 상기 블록은 하나 또는 복수의 (예를 들면, r개)의 챕터들을 포함할 수 있으며, 상기 챕터들 각각은 복수의 (예를 들면, q개)의 페이지들을 포함할 수 있으며, 상기 페이지들 각각은 복수의 (예를 들면, p개)의 셀들을 포함할 수 있다. 여기에서 설명되는 챕터, 페이지 및 셀의 개념들은 상기 캐쉬 메모리 어레이(CMA)의 계층 구조를 기술하는데 동일하게 적용될 수 있다.
상기 블록은 어떤 동작이 독립적으로 수행될 수 있는 (예를 들면, 최대의) 데이터 크기 또는 셀들의 단위일 수 있다. 예를 들면, 낸드 플래시 메모리에 적용가능한 본 발명의 일부 실시예들에 따르면, 블록은 한번에 소거될 수 있는 데이터의 단위로서 사용될 수 있다. 하지만, 상기 블록의 개념이 이러한 동작 방법에 기초한 정의에 한정될 필요는 없다. 예를 들면, 상기 블록은 3차원적으로 배열된 메모리 셀들의 집합일 수 있으며, 그러한 메모리 셀들은 국소화된 영역 또는 여러 영역들에 분산된 형태로 제공될 수 있다.
상기 챕터는 상기 메인 메모리 어레이(MMA) 또는 상기 블록을 구성하는 한 평면에 포함되는 데이터 또는 셀들을 의미할 수 있다. 다시 말해, 상기 챕터는 소정의 평면 상에 2차원적으로 배열된 데이터 또는 셀들로 구성된다. 여기서, 평면은 데이터-계층 구조적인 측면 또는 셀들의 물리적 배치의 측면 중의 적어도 하나에서의 평면을 의미할 수 있으며, 그 평면의 방향은 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 배치 및 이들을 사용하여 수행되는 동작 방법에 기초하여 선택될 수 있다. 예를 들면, (공면을 이루는 워드라인들이 전기적으로 연결되어 2차원적으로 배열된 메모리 셀들의 공통 게이트 전극으로 사용되는) 도 8의 수직-채널 낸드 플래시 메모리의 경우, 하나의 챕터는 (상기 공통 게이트 전극에 의해 제어되는) 상기 2차원적으로 배열된 메모리 셀들 또는 거기에 저장된 데이터로 구성될 수 있다.
상기 페이지는 상기 비트라인 구조체(BLS)를 통해 한번에 독출될 수 있는 데이터 크기 또는 그 최대 크기를 의미한다. 상술한 것처럼, 각 비트라인이 상기 메인 메모리 어레이(MMA)를 구성하는 내부 라인들 중의 복수의 것들에 전기적으로 연결되기 때문에, 상기 챕터를 구성하는 2차원 데이터 또는 상기 블록을 구성하는 3차원 데이터를 상기 비트라인 구조체(BLS)를 통해 한번에 입력 또는 출력시키는 것은 어려울 수 있다. 이에 따라, 통상의 경우, 도 14에 도시된 것처럼, 하나의 챕터를 구성하는 2차원 데이터 또는 하나의 블록을 구성하는 3차원 데이터는 1차원 데이터의 그룹들로 분할된 후, 상기 비트라인들(BL)의 통해 순차적으로 입력 또는 출력된다. 상기 페이지는 상기 1차원 데이터 그룹들 각각에 해당할 수 있다.
상기 챕터 및 페이지 개념에 대한 보다 나은 이해를 제공하기 위해, 상기 메인 메모리 어레이(MMA)의 한 챕터 및 이를 구성하는 페이지들이 도 8 내지 도 12에 예시적으로 도시되었다.
상기 메인 메모리 어레이(MMA)에 있어서, 상기 메모리 셀들은 상기 수직 라인들(VL) 및 상기 수평 라인들(HL) 사이 또는 상기 제 1 및 제 2 수평 라인들(HLx 및 HLy) 사이의 교차점들 각각에 제공되는 정보 저장 공간을 의미한다. 본 발명의 실시예들에 있어서, 상기 셀은 싱글 또는 멀티 비트를 저장하도록 구성될 수 있다.
상술한 것처럼, 상기 블록을 구성하는 메모리 셀들은 여러 영역들에 분산된 형태로 제공될 수 있다. 유사하게, 하나의 챕터 또는 하나의 페이지를 구성하는 메모리 셀들 역시 여러 영역들에 분산된 형태로 제공될 수 있다. 예를 들면, 블록, 챕터, 및/또는 페이지 각각은, 짝/홀 분할 또는 좌/우 분할의 방법에 기초하여, 독립적으로 동작하도록 구성된 복수의 섹션들로 분할될 수 있다. 설명의 간결함을 위해, 이러한 분리된 섹션에 적용될 수 있는 본 발명의 가능한 실시예들에 대한 설명은 최소화될 것이지만, 상기 섹션 분리의 방법은 읽기 또는 쓰기 동작의 효율성 등을 고려하여 다양하게 변형될 수 있다. 따라서, 이러한 섹션 분리에 기초한 (예를 들면, 2차원 메모리 반도체들에 적용되는) 알려진 기술들은 본 발명의 기술적 사상을 구현하기 위해 사용 또는 응용될 수 있으며, 그러한 사용 또는 응용은 본 발명의 실시예들의 일부로서 포함된다.
도 15는 본 발명의 실시예들에 따른 3차원 메모리 장치에서 수행되는 동작들의 일부를 도시하는 도면이다. 도 15를 참조하면, 본 발명의 일부 실시예들에 따른 3차원 메모리 장치의 동작은 MM-CM 복사(S[RM]), CM-MM 복사(S[WM]), CM 쓰기(S[WC]), 및 CM 읽기(S[RC])의 단계들을 포함할 수 있다. 상기 MM-CM 복사(S[RM]) 및 상기 CM-MM 복사(S[WM])의 단계들은 도 16에 도시된 것처럼 상기 메인 메모리 어레이(MMA)와 상기 캐쉬 메모리 어레이(CMA) 사이에서 수행되는 데이터 전송 과정들이고, 상기 CM 쓰기(S[WC]) 및 상기 CM 읽기(S[RC])의 단계들은 도 17에 도시된 것처럼 상기 캐쉬 메모리 어레이(CMA)와 상기 주변 영역 사이에서 수행되는 데이터 전송 과정들이다.
일부 실시예들에 따르면, 상기 MM-CM 복사(S[RM]) 및 CM-MM 복사(S[WM])는 챕터 단위로 수행되고, 상기 CM 쓰기(S[WC]) 및 CM 읽기(S[RC])의 단계들은 페이지 단위로 순차적으로 또는 랜덤하게 수행될 수 있다. 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 도 25 내지 도 30을 참조하여 설명될 것처럼, 이들 단계들 각각은 데이터 처리의 단위 및 방법 등에서 다양하게 변형될 수 있다.
상기 MM-CM 복사(S[RM]), CM-MM 복사(S[WM]), CM 쓰기(S[WC]), CM 읽기(S[RC]), 및 CM-CM 복사(S[CC])의 단계들은 적절히 조합되어 수행될 수 있다. 예를 들면, 이들 단계들은 (1) 상기 메인 메모리 어레이(MMA)에 저장된 정보를 주변회로(예를 들면, 페이지 버퍼 또는 센싱 회로)로 읽어내는 읽기 동작 및 (2) 주변 회로를 통해 제공되는 외부 데이터를 상기 메인 메모리 어레이(MMA)에 저장하는 쓰기 동작을 수행하도록 조합될 수 있다.
일부 실시예들에 따르면, 상기 읽기 동작은 도 18 및 도 19에 도시된 것처럼 상기 MM-CM 복사(S[RM]) 및 상기 CM 읽기(S[RC]) 단계들을 포함하고, 상기 쓰기 동작은 도 20 및 도 21에 도시된 것처럼 상기 CM 쓰기(S[WC]) 및 상기 CM-MM 복사(S[WM])의 단계들을 포함할 수 있다. 설명의 간결함을 위해, 아래에서는 한 챕터 단위의 데이터에 대한 읽기 및 쓰기 동작이 예시적으로 설명될 것이다. 즉, 복수의 챕터 데이터는 아래에서 설명되는 동작을 반복함으로써 처리될 수 있다.
도 16 및 도 18에 도시된 것처럼, 상기 MM-CM 복사(S[RM])는 상기 메인 메모리 어레이(MMA)에 저장된 데이터를 상기 캐쉬 메모리 어레이(CMA)로 복사하는 과정을 의미한다. 상기 MM-CM 복사(S[RM])는, 도 19의 좌측에 도시된 것처럼, 챕터 단위의 데이터를 한번에 상기 캐쉬 메모리 어레이(CMA)로 복사하도록 실시될 수 있다. 변형된 실시예들에 따르면, 상기 MM-CM 복사(S[RM])는, 그 각각은 두 페이지 단위 또는 그 이상의 데이터를 복사하도록 실시되는, 복수 번의 하부 단계들을 포함할 수 있다(예를 들면, 도 24, 도 26, 또는 도 28 참조).
도 17 및 도 18에 도시된 것처럼, 상기 CM 읽기(S[RC])는 상기 비트라인 구조체(BLS)를 이용하여 상기 캐쉬 메모리 어레이(CMA)의 데이터를 주변회로(예를 들면, 센싱 회로 또는 페이지 버퍼)로 전송하는 과정을 의미한다. 상기 CM 읽기(S[RC])는, 도 19의 우측에 도시된 것처럼, 그 각각은 페이지 단위의 데이터를 상기 주변 회로로 전송하도록 실시되는, 복수 번의 캐쉬 페이지 읽기 단계들을 포함할 수 있다. 변형된 실시예들에 따르면, 상기 CM 읽기(S[RC])는, 그 각각은 페이지보다 작은 크기의 데이터를 전송하도록 실시되는, 복수 번의 하부 단계들을 포함할 수 있다. 예를 들면, 상기 CM 읽기(S[RC])의 상기 하부 단계들 각각은 하나 또는 그 이상의 셀 데이터를 처리하도록 실시될 수 있다.
도 17 및 도 20에 도시된 것처럼, 상기 CM 쓰기(S[WC])는 상기 비트라인 구조체(BLS)를 이용하여 외부 데이터를 상기 캐쉬 메모리 어레이(CMA)에 기록하는 과정을 의미한다. 상기 CM 쓰기(S[WC])는, 도 21의 좌측에 도시된 것처럼, 그 각각은 페이지 단위의 데이터를 상기 캐쉬 메모리 어레이(CMA)에 기록하도록 실시되는, 복수 번의 캐쉬 페이지 쓰기 단계들을 포함할 수 있다. 변형된 실시예들에 따르면, 상기 CM 쓰기(S[WC])는, 그 각각은 페이지보다 작은 크기의 데이터를 전송하도록 실시되는, 복수 번의 하부 단계들을 포함할 수 있다. 예를 들면, 상기 CM 쓰기(S[WC])의 상기 하부 단계들 각각은 비트, 바이트 또는 그 이상의 셀 데이터를 처리하도록 실시될 수 있다.
도 16 및 도 20에 도시된 것처럼, 상기 CM-MM 복사(S[WM])는 상기 캐쉬 메모리 어레이(CMA)에 저장된 데이터를 상기 메인 메모리 어레이(MMA)에 복사하는 과정을 의미한다. 상기 CM-MM 복사(S[WM])는, 도 21의 우측에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)에 저장된 챕터 단위의 데이터를 한번에 상기 메인 메모리 어레이(MMA)의 소정 챕터에 복사하도록 실시될 수 있다. 변형된 실시예들에 따르면, 상기 CM-MM 복사(S[WM])는, 그 각각은 두 페이지 단위 또는 그 이상의 데이터를 복사하도록 실시되는, 복수 번의 하부 단계들을 포함할 수 있다(예를 들면, 도 24 참조).
일부 실시예들에서, 데이터는, 랜덤 억세스 방식으로 또는 L1, L2 또는 L3 캐쉬 메모리에 적용되는 캐쉬 알고리즘들 중의 하나에 기초하여, 상기 캐쉬 메모리 어레이(CMA)로부터 독출되거나 상기 캐쉬 메모리 어레이(CMA)에 기록될 수 있다. 예를 들면, 상기 CM 읽기(S[RC]) 및 상기 CM 쓰기(S[WC])는 비트, 바이트, 워드, 또는 페이지 단위의 데이터를 처리하도록 실시될 수 있다. 일부 실시예들에서, 상기 캐쉬 메모리 어레이(CMA)는 L1, L2 또는 L3 캐쉬들 중의 어느 하나로서 사용될 수 있으며, 현재 사용되는 DRAM 또는 SRAM의 기능을 구현하도록 구성될 수 있다. 일부 실시예들에 따르면, 상기 주변 회로는 상기 랜덤 억세스 방식 또는 상기 L1, L2 또는 L3 캐쉬를 위한 캐쉬 알고리즘을 구현할 수 있도록 구성될 수 있다. 예를 들면, 상기 주변 회로는 디램, 에스램 또는 노어 플래시 메모리 소자들에서 사용되는 구동 또는 디코딩 회로를 더 포함할 수 있다.
상기 CM-CM 복사(S[CC])의 단계는 상기 캐쉬 메모리 어레이(CMA)의 두 다른 부분들(P1, P2) 사이에서 수행되는 데이터 전송 과정이다. 상기 CM-CM 복사(S[CC])는 도 15에 예시된 다른 단계들 중의 적어도 하나와 조합되어, 상술한 랜덤 억세스 또는 캐쉬 알고리즘을 구현할 수 있다. 상기 캐쉬 메모리 어레이(CMA)의 두 다른 부분들은 상기 비트라인 구조체(BLS)를 공유하도록 구성될 수 있으며, 상기 CM-CM 복사(S[CC])의 단계는 상기 공유된 비트라인 구조체(BLS)를 이용하여 수행될 수 있다. 일부 실시예들에 따르면, 도 22에 도시된 것처럼, 상기 주변영역으로의 데이터 복사(copy) 또는 이주(migration)없이, 상기 두 부분들(P1, P2) 중의 어느 하나로부터 다른 하나로 데이터를 직접 복사 또는 이주시키도록 수행될 수 있다. 하지만, 변형된 실시예들에 따르면, 상기 CM-CM 복사(S[CC])는 상기 주변 영역(예를 들면, 페이지 버퍼)를 이용하여 순차적으로 실시될 수 있다. 예를 들면, 도 29에 도시된 것처럼, 상기 CM-CM 복사(S[CC])는 상기 두 부분들(P1, P2)에서 각각 그리고 순차적으로 수행되는 상기 CM 읽기(S[RC]) 및 상기 CM 쓰기(S[WC])의 조합을 통해 구현될 수 있다.
도 15 및 도 23을 참조하면, 본 발명의 변형된 실시예들에 따르면, 상기 쓰기 및 상기 읽기 동작들 각각은 상기 캐쉬 메모리 어레이(CMA)를 사용하지 않는 MM 직접 쓰기(S[WMd]) 및 MM 직접 읽기(S[RMd])의 단계를 포함하는 방식으로 실시될 수 있다.
상기 MM 직접 쓰기(S[WMd])는 상기 주변회로를 통해 제공되는 외부 데이터를 상기 메인 메모리 어레이(MMA)에 직접 기록하는 과정을 의미한다. 예를 들면, 상기 MM 직접 쓰기(S[WMd])는 상기 캐쉬 메모리 어레이(CMA)에 데이터를 저장하는 중단 단계없이 수행되는 데이터 전달 과정일 수 있다. 일부 실시예들에 따르면, 상기 MM 직접 쓰기(S[WMd])는, 도 23에 도시된 것처럼, 그 각각은 페이지 단위의 데이터를 상기 메인 메모리 어레이(MMA)의 소정 챕터에 직접 기록하도록 실시되는, 복수 번의 하부 직접 쓰기 단계들을 포함할 수 있다. 변형된 실시예들에 따르면, 상기 하부 직접 쓰기 단계들 각각은 하나 또는 그 이상의 셀 데이터를 처리하도록 실시될 수 있다. 또는, 상기 MM 직접 쓰기(S[WMd])는, 플래시 메모리의 소거 단계에서와 같이, 챕터 또는 그 이상의 데이터를 처리하도록 실시될 수 있다.
상기 MM 직접 읽기(S[RMd])는, 상기 캐쉬 메모리 어레이(CMA)에 데이터를 저장하는 중단 단계없이, 상기 메인 메모리 어레이(MMA)의 데이터를 상기 주변회로로 전송하는 과정을 의미한다. 상기 MM 직접 읽기(S[RMd])는, 도 23에 도시된 것처럼, 그 각각은 페이지 단위의 데이터를 상기 주변 회로로 전송하도록 실시되는, 복수 번의 하부 직접 읽기 단계들을 포함할 수 있으며, 상기 하부 직접 읽기 단계들 각각은 하나 또는 그 이상의 셀 데이터를 처리하도록 실시될 수 있다.
본 발명의 일부 실시예들에 따르면, 도 15에 도시된 것처럼, 상기 3차원 메모리 장치의 동작은 상기 캐쉬 메모리 어레이(CMA) 또는 상기 캐쉬 셀들(CC) 전부 또는 일부를 초기화시키는(예를 들면, 특정한 데이터 상태로 만드는) CM 초기화(S[IN]) 단계를 더 포함할 수 있다. 상기 캐쉬 셀(CC)이 (예를 들면, 자기터널접합에서와 같이) 비휘발성일 경우, 그것의 데이터 변경은 외부적 요인(예를 들면, 외부 또는 상기 메인 메모리 어레이(MMA)로부터 전송되는 전기적 신호)뿐만이 아니라 내부적 요인(예를 들면, 상기 캐쉬 셀(CC) 그 자체의 데이터 상태)에 대한 의존성을 함께 가질 수 있다. 이 경우, 상기 CM 초기화(S[IN]) 단계를 통해 상기 내부적 요인과 관련된 상기 캐쉬 메모리 어레이(CMA) 내에서의 불균일성을 해소시키는 것이 필요할 수 있다. 다시 말해, 상기 캐쉬 셀들(CC)이 초기화되지 않았을 때에는, 상기 캐쉬 셀들(CC)에 저장된 데이터 중의 일부를 바꿀 수 없는 경우가 있을 수 있으며, 이 경우, (예를 들면, 상기 CM 쓰기(S[WC]) 및 상기 MM-CM 복사(S[RM]) 동안) 외부 또는 상기 메인 메모리 어레이(MMA)로부터의 데이터 중의 일부 만이 상기 캐쉬 셀들(CC)에 기록될 수 있다. 즉, 오류가 발생할 수 있다.
그럼에도, 상기 캐쉬 셀(CC)의 데이터 변경이 상기 내부적 요인에 작거나 무시할 수 있는 의존성을 갖는 경우, 일부 실시예들에서는, 상기 CM 초기화(S[IN]) 단계가 생략될 수도 있다. 보다 구체적으로, 이러한 생략은 상기 캐쉬 셀들(CC)의 데이터 저장 원리 또는 상기 메모리 셀들(MC)에 저장된 정보를 포함하는 전기적 신호의 유형이 무엇인가에 의해 결정되며, 이러한 결정은 아래에서 예시되는 예들에 기초하여 당업자의 지식 수준에서 이루어질 수 있을 것이다. 예를 들면, 상기 캐쉬 셀(CC)이 짧은 리텐션 특성을 갖는 (즉, 휘발성) 메모리 요소를 통해 구현되는 경우, 상기 CM 초기화(S[IN]) 단계는 생략될 수 있다. 상기 CM 초기화(S[IN])는 챕터 단위 또는 그 보다 작은 데이터 (페이지) 단위로 수행될 수 있다.
상술한 단계들 각각은 다양하게 변경될 수 있으며, 상기 읽기 및 쓰기 동작들 각각 역시 다양하게 조합되어 실시될 수 있다. 예를 들면, 도 24 및 도 25에 도시된 것처럼, 상기 MM-CM 복사(S[RM]), 상기 CM-MM 복사(S[WM]), 상기 CM 쓰기(S[WC]), 및 상기 CM 읽기(S[RC])는 챕터보다 작은 단위의 데이터를 전송하는 방식으로 수행될 수 있다. 또한, 도 26 및 도 27에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)에 저장되는 챕터 데이터는 상기 MM-CM 복사(S[RM])를 통해 상기 메인 메모리 어레이(MMA)로부터 전송된 데이터와 상기 CM 쓰기(S[WC])를 통해 상기 주변 영역으로부터 전송된 데이터의 합일 수 있다. 이 경우, 상기 MM-CM 복사(S[RM])는 도 26 및 도 27에 도시된 것처럼 챕터 이하의 데이터 또는 챕터 데이터 단위로 실시될 수 있고, 상기 CM 쓰기(S[WC])는 도 27에 도시된 것처럼 덮어쓰기 방식으로 수행될 수도 있다. 이에 더하여, 도 28에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)에 저장되는 챕터 데이터는, 상기 MM-CM 복사(S[RM])의 단계들을 통해 얻어진, 상기 메인 메모리 어레이(MMA)의 다른 두 챕터 데이터의 합일 수 있다. 여기에서, 데이터 처리 방법에서의 다양한 변형들이 설명되었지만, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 아래에 제공되는 추가적인 기술적 설명들 및 알려진 기술들에 기초하여 더욱 다양하게 변형될 수 있다.
도 30 및 도 31은 본 발명의 실시예들에 따른 3차원 메모리 장치의 동작 단계들의 기술적 특징들의 일부를 예시적으로 설명하기 위한 표들이다.
도 30에 도시된 것처럼, 상기 CM 쓰기(S[WC]) 및 상기 CM 읽기(S[RC])는 비트라인(BL), 캐쉬 셀(CC) 및 선택 라인(SL)을 경유하는 전류 경로를 이용하여 페이지 단위로 수행될 수 있다. 이 경우, 메모리 셀들(MC)에 연결되는 전류 경로의 형성이 필요없기 때문에, 상기 메인 메모리 어레이(MMA)에 대한 교란의 문제는 예방될 수 있다.
이와 달리, 상기 MM-CM 복사(S[RM]) 및 상기 CM-MM 복사(S[WM])는 비트라인(BL), 캐쉬 셀(CC) 및 메모리 셀(MC)을 경유하는 전류 경로를 이용하여 챕터 단위로 수행될 수 있다. 이 경우, 교란 현상이 나타날 수 있지만, 이들 각각은 한번의 챕터 단위의 데이터 전송 과정이기 때문에, 반복적인 교란의 문제는 예방될 수 있다.
이처럼 전류 경로의 변화를 구현하기 위해, 상기 캐쉬 메모리 어레이(CMA)는 도 31에 도시된 것처럼 상기 비트라인(BL)을 상기 선택 라인(SL) 및 상기 메인 메모리 어레이(MMA)의 내부 배선(e.g., VL or HL) 중의 어느 하나에 선택적으로 연결할 수 있는 선택자(selector or switch)를 포함할 수 있다. 상기 선택자는 도 6을 참조하여 설명된 상기 선택 구조체(SLS)의 일부로 제공될 수도 있다.
도 31은 각 단계들에서 신호가 전송되는 방향을 예시적으로 보여준다. 예를 들면, 상기 CM 쓰기(S[WC])는 상기 주변 영역으로부터 전송된 데이터를 상기 캐쉬 셀(CC)에 기록하는 과정이기 때문에, 데이터는 상기 비트라인(BL)으로부터 상기 캐쉬 셀(CC)을 향하는 방향으로 전송된다. 이와 달리, 상기 MM-CM 복사(S[RM])의 경우, 데이터는 상기 메모리 셀(MC)로부터 상기 캐쉬 셀(CC)으로 전송되기 때문에, 상기 CM 쓰기(S[WC])에서의 신호 방향에 반평행할 수 있다. (한편, 여기서 언급된 신호의 방향은, 상기 메모리 또는 캐쉬 셀들의 구조 및 동작 원리에 따라 변화될 수 있으며, 전류의 방향과 다를 수도 있다.)
본 발명의 실시예들에 따르면, 상기 선택자는 신호 방향에서의 이러한 변경을 구현할 수 있도록 구성될 수 있다. 도 32는 상기 캐시 셀(CC)의 종류에 따른 쓰기 전류의 방향 및 이를 구현하기 위한 상기 선택자의 가능한 유형의 한 예를 보여준다.
도 33은 단위 캐쉬 메모리들을 포함하는 캐쉬 셀 어레이(CMA)를 예시적으로 도시하는 회로도이고, 도 34 및 도 35는 상기 단위 캐쉬 메모리의 가능한 구조들의 일부를 개략적으로 그리고 예시적으로 보여주는 도면들이다.
도 33를 참조하면, 상기 캐쉬 메모리 어레이(CMA)는 2차원적으로 배열된 단위 캐쉬 메모리들(CMU)을 포함할 수 있다. 상기 메인 메모리 어레이(MMA)의 내부 배선들(e.g., VL or HL) 각각은, 상기 단위 캐쉬 메모리들(CMU) 중의 상응하는 하나를 통해, 제 1 라인들(L1) 중의 상응하는 하나 또는 제 2 라인들(L2) 중의 상응하는 하나에 연결될 수 있다. 상기 제 1 라인들(L1)은 상기 제 2 라인들(L2)을 가로지르도록 배열되고, 상기 내부 배선들(VL or HL)은 상기 제 1 및 제 2 라인들(L1, L2) 모두를 가로지르는 장축을 가질 수 있다. 예를 들면, 상기 제 1 및 제 2 라인들(L1, L2) 그리고 상기 내부 배선들(VL or HL)은 실질적으로 서로 수직할 수 있다.
상기 단위 캐쉬 메모리들(CMU) 각각은 데이터 저장을 위한 적어도 하나의 캐쉬 셀(CC) 및 상술한 신호 전달 경로 또는 전류 경로의 변화를 위한 적어도 하나의 선택자(ST)를 포함할 수 있다. 상기 캐쉬 셀(CC) 및 상기 선택자(ST)의 동작은, 상기 제 1 또는 제 2 라인(L1, L2) 중의 하나일 수 있는, 캐쉬 라인(CWL)에 의해 제어될 수 있다. (설명의 간결함을 위해, 도 33 내지 도 35는 상기 캐쉬 라인(CWL)이 상기 제 2 라인(L2)을 이용하여 구현되는 실시예들을 도시하고 있지만, 상기 캐쉬 라인(CWL)은 이와 유사한 방식으로 상기 제 1 라인(L1)을 이용하여 구현될 수도 있다.)
일부 실시예들에 따르면, 상기 제 1 라인(L1)은 상기 비트라인 구조체(BLS) 또는 상기 비트라인들(BL)로 사용되고, 상기 제 2 라인(L2)은 도 30 및 도 31을 참조하여 설명된 전류 경로의 변화를 구현하기 위한 배선으로 사용될 수 있다. 하지만, 다른 실시예들에 따르면, 상기 제 1 및 제 2 라인들(L1, L2)의 이러한 기능은 서로 바뀔 수 있다. 이러한 두 유형의 실시예들은 아래에서 설명될 도 39와 도 47의 비교로부터 보다 명확하게 이해될 수 있을 것이다.
상기 캐쉬 라인(CWL)의 구조는, 도 34에 도시된 것처럼, 상기 캐쉬 셀(CC) 및 상기 선택자(ST)의 구조 및/또는 동작 원리에 따라 다양화될 수 있다. 예를 들면, 상기 캐쉬 라인(CWL)은 상기 선택자(ST) 및/또는 상기 캐쉬 셀(CC)을 제어하는데 사용되는 하나 또는 그 이상의 라인들(SL, GL, CL)을 포함할 수 있다.
보다 구체적으로, 상기 선택자(ST)는, 도 34 및 도 35의 유형 A 및 B에서와 같이, 선택 소오스 라인(SL)과 상기 캐쉬 셀(CC) 사이에 제공되는 2단자 스위칭 소자(예를 들면, 다이오드)일 수 있지만, 도 34 및 도 35의 유형 C 및 D에서와 같이, 상기 선택 소오스 라인(SL)에 더하여 제어 라인 또는 게이트 라인(GL)을 더 구비하는 3단자 스위칭 소자(예를 들면, 트랜지스터)일 수 있다. 또한, 상기 캐쉬 셀(CC)은, 도 34 및 도 35의 유형 A 및 C에서와 같이, 상기 제 1 라인(L1)과 상기 선택자(ST) 사이에 제공되는 2단자 메모리 요소(예를 들면, 가변저항 메모리 요소)일 수 있지만, 도 34 및 도 35의 유형 B 및 D에서와 같이, 캐쉬 제어 라인(CL)에 의해 제어되는 3단자 메모리 요소(예를 들면, 트랜지스터 구조의 메모리 요소)일 수 있다. 다시 말해, 상기 캐쉬 라인(CWL)은, 상기 캐쉬 셀(CC) 및 상기 선택자(ST)의 유형, 구조 및/또는 동작 원리 등에 따라, 상기 선택 소오스 라인(SL), 상기 게이트 라인(GL) 및 상기 캐쉬 제어 라인(CL) 중의 적어도 하나를 포함하도록 구성될 수 있다.
이에 한정되는 것은 아니지만, 상기 단위 캐쉬 메모리(CMU) 또는 상기 캐쉬 셀(CC)은 도 36에 예시적으로 도시된 메모리 요소들 중의 하나를 사용하여 구현될 수 있다. 예를 들면, 상기 단위 캐쉬 메모리(CMU)은 DRAM, SRAM, FRAM, NAND FLASH, MRAM, STT-MRAM, PCRAM, NRAM, RRAM, CBRAM, SEM, T-RAM, Z-RAM, Polymer, Molecular, Racetrack, Holographic, 및 Probe 등으로 알려진 메모리 요소들로 구성되는 그룹에서 선택된 하나를 포함할 수 있다. 또는, 상기 단위 캐쉬 메모리(CMU)은 알려진 메모리 요소들 중의 적어도 하나(예를 들면, ITRS (International Technology Roadmap for Semiconductor) 및 그것의 참고문헌 목록을 구성하는 문헌들에 개시된, 메모리 요소들 중의 적어도 하나)를 포함할 수 있다.
일부 실시예들에서, 상기 캐쉬 셀들(CC)은 상기 메모리 셀들(MC)과 다른 데이터 저장 원리에 기초한 메모리 셀들일 수 있다. 예를 들면, 상기 메인 메모리 어레이(MMA)는 3차원 낸드 플래시 메모리, PCRAM, CBRAM, 또는 ReRAM의 형태로 구현될 수 있고, 상기 캐쉬 메모리 어레이(CMA)는 SRAM, PCRAM, STT-MRAM, CBRAM, T-RAM, ReRAM 또는 Z-RAM 중에서 상기 메모리 셀들(MC)과는 다른 것들을 사용하여 구현될 수 있다. 하지만, 다른 실시예들에서, 상기 캐쉬 및 메모리 셀들(CC, MC)은 동일한 종류의 메모리 셀들 또는 동일하거나 유사한 동작 원리에 기초한 메모리 셀들일 수 있다.
일부 실시예들에서, 상기 캐쉬 셀들(CC) 각각은 상기 메모리 셀들(MC) 각각에 비해 빠른 쓰기 및/또는 읽기 속도를 갖도록 구성될 수 있다. 예를 들면, 상기 메모리 셀들(MC)이 플래시 메모리 장치에서와 같이 전하 저장 요소인 경우, 상기 캐쉬 셀들(CC)은, 도 36에 도시된 가변 저항 특성을 나타내는 메모리 요소들(예를 들면, PCM, MTJ, Z-RAM, CBRAM, ReRAM materials 등)을 포함하도록 구성될 수 있다.
일부 실시예들에서, 상기 메인 메모리 어레이(MMA)는 비휘발성의 메모리 요소들로 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 상기 메모리 셀(MC)보다 빠른 동작 속도를 갖는 휘발성 또는 비휘발성의 메모리 요소들로 구성될 수 있다. 예를 들면, 상기 메모리 셀들(MC)이 플래시 메모리 장치에서와 같이 전하 저장 요소인 경우, 상기 캐쉬 셀들(CC)은 SRAM, T-RAM, 또는 Z-RAM의 형태로 구현될 수 있다.
하지만, 상기 캐쉬 및 메모리 셀들(CC, MC)이 위에서 예시된 방식으로 조합되어야만 하는 것은 아니다. 예를 들면, 제조 공정, 제조 비용, 데이터 유지 특성, (아래에서 설명될) 짝 맞춤 특성 및 전류 경로 형성의 용이성 등과 같은 다른 기술적 이슈들에 대한 고려에 기초하여, 상술한 구현 방식은 완화되거나 바뀔 수 있다. 또는, 상기 캐쉬 메모리 어레이(CMA)를 위한 메모리 요소의 종류는 상기 메모리 셀들(MC)의 동작 원리, 동작을 위한 전기적 신호의 특성(예를 들면, 단방향성 또는 양방향성, 전압 인가 방식 또는 전류 인가 방식, 전류 량, 속도 등) 또는 상기 캐쉬 메모리 어레이(CMA) 그 자체에 대한 다양한 기술적 요구들(예를 들면, 램 또는 버퍼 메모리로써의 동작 가능성) 등을 고려하여 선택될 수 있다. 예를 들면, 상기 CM-MM 복사(S[WM]) 단계와 관련하여서는 상기 캐쉬 셀(CC)의 읽기 신호의 특성이 상기 메모리 셀(MC)의 쓰기 신호의 특성에 부합하도록, 상기 MM-CM 복사(S[RM]) 단계와 관련하여서는, 상기 메모리 셀(MC)의 읽기 신호의 특성이 상기 캐쉬 셀(CC)의 쓰기 신호의 특성에 부합하도록, 상기 캐쉬 셀(CC) 및 상기 메모리 셀(MC)을 디자인하는 것이 필요할 수 있다. 이에 더하여, 상기 캐쉬 및 메모리 셀들(CC, MC)은 도 77 내지 도 79를 참조하여 아래에서 설명될 교란 감소 및 읽기/쓰기 시간 축소의 기술적 효과를 극대화할 수 있도록 조합될 수 있다.
이에 한정되는 것은 아니지만, 상기 메인 메모리 어레이(MMA)는 도 37에 예시적으로 도시된 어레이 구조들 중의 하나를 포함하도록 구성될 수 있다. 예를 들면, 도 37의 유형 A에서와 같이, 상기 메인 메모리 어레이(MMA)는, 상기 내부 라인(VL/HL)을 채널 영역으로 이용하는, (예를 들면, 낸드 플래시 메모리의 셀 스트링에서와 같이) 직렬로 연결된 복수의 메모리 셀들(MC)을 포함하는 구조로 제공될 수 있다.
또는, 도 37의 유형 B, C 및 D에서와 같이, 상기 메인 메모리 어레이(MMA)는 상기 내부 라인(VL/HL)에 병렬로 연결된 복수의 메모리 셀들(MC)을 포함하는 구조로 제공될 수 있다. 이 경우, 일부 실시예들에 따르면, 상기 메모리 셀들(MC) 각각은 유형 D에서와 같이 정류 소자(예를 들면, 다이오드)를 포함하도록 구성될 수 있다. 또는, 유형 B에서와 같이, 상기 내부 라인(VL/HL)은 도전 라인에 의해 전위가 제어되는 반도체 물질일 수 있으며, 상기 메모리 셀들(MC)과 상기 캐쉬 셀(CC) 사이의 전기적 연결은 상기 도전 라인에 의해 제어될 수 있다. 예를 들면, 도 66을 참조하여 다시 설명될 것처럼, 상기 도전 라인과 상기 내부 라인(VL/HL)은 모오스 커패시터의 구조 또는 수직 경로 제어 구조체(VPCS)를 형성할 수 있다.
한편, 상기 MM-CM 복사(S[RM])은 상기 메모리 셀들(MC)로부터 읽혀진 데이터를 상기 캐쉬 셀(CC)에 쓰는 과정일 수 있다. 다시 말해, 상기 MM-CM 복사(S[RM])에서, 상기 메모리 셀(MC)의 읽기 동작은 상기 캐쉬 셀(CC)의 쓰기 동작과 짝을 이루어 수행된다. 상기 CM-MM 복사(S[WM])은 상기 캐쉬 셀(CC)로부터 읽혀진 데이터를 상기 메모리 셀(MC)에 쓰는 과정일 수 있다. 다시 말해, 상기 CM-MM 복사(S[WM])에서, 상기 메모리 셀(MC)의 쓰기 동작은 상기 캐쉬 셀(CC)의 읽기 동작과 짝을 이루어 수행될 수 있다. 이는 상기 CM-MM 복사(S[WM]) 및 상기 MM-CM 복사(S[RM])가 유효하게 수행되기 위해서는 도 38에 도시된 것처럼 상기 짝지어진 동작들이 전기적 또는 동작적인 특성들(예를 들면, 전류량 및 동작 시간)에서 서로 조화를 이루는 것이 필요함을 의미한다.
본 발명의 일부 실시예들에 따르면, 도 6의 유형 A-E에 도시된 것처럼, 반도체 장치는 이러한 짝 맞춤의 유효성을 강화시키도록 구성되는 환경 구조체(EVS)을 더 포함할 수 있다. 예를 들면, 상기 환경 구조체(EVS)은 상기 메모리 셀(MC)과 상기 캐쉬 셀(CC)을 연결하는 경로의 전기적 저항을 조절하도록 구성될 수 있다. 또는, 상기 환경 구조체(EVS)은, 상기 메모리 셀(MC)과 상기 캐쉬 셀(CC) 사이의 데이터 교환 또는 복사 동작 동안 발생할 수 있는, 이들 사이의 전기적 특성에서의 불일치를 완화시키도록 구성되는 추가적인 메모리 요소들을 포함할 수 있다. 예를 들면, 상기 데이터 교환 또는 복사 동작은 상기 환경 구조체(EVS)에 제공된 상기 추가적인 메모리 요소를 직접적으로 또는 간접적으로 경유하도록 구성되는 데이터 전달 과정을 포함할 수 있다.
상기 환경 구조체(EVS)은 상기 캐쉬 셀(CC)의 동작 환경(예를 들면, 온도)에 대한 변화를 가져오도록 구성될 수 있다. 상기 환경 구조체(EVS)은 국소적 또는 선택적으로 동작하도록 구성될 수 있으며, 이를 위해 복수의 환경 제어 요소들 및 이들을 전기적으로 제어하는 도전 라인들을 포함할 수 있다. 이에 더하여, 상기 비트라인들이 광 도파로의 형태로 제공되는 경우, 상기 환경 구조체(EVS)은 전기적 신호를 광학적 신호로 또는 그 반대로 변환시키는 광전 변환 요소들을 포함할 수 있다.
한편, 도 6의 유형 A-E에는, 상기 환경 구조체(EVS)이 상기 메인 메모리 어레이(MMA)와 상기 배선 구조체(UWS) 사이에 개재되는 예를 도시되고 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 상기 환경 구조체(EVS)의 위치는, 도 4 내지 도 7을 참조하여 설명된 것처럼, 다양하게 변형될 수 있다.
도 39 내지 도 43은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다. 이 실시예에서, 상기 메인 메모리 어레이(MMA)는 도 37의 유형 A에서와 같이 수직 채널 3차원 낸드 플래시의 구조(예를 들면, BiCS 또는 TCAT)를 갖도록 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 상기 메인 메모리 어레이(MMA) 상에 2차원적으로 배열된 캐쉬 셀들(CC)을 포함하도록 구성될 수 있다. 여기에서는, 상기 캐쉬 셀들(CC)이 양방향 전류를 이용하여 동작하는 고속의 저항성 메모리 요소(예를 들면, STT-MTJ)인 실시예가 예시적으로 설명될 것이다.
상기 캐쉬 셀들(CC)은 상기 비트라인(BL)과 상기 메인 메모리 어레이(MMA) 사이에 개재될 수 있고, 상기 수직 라인(VL)은 기판(SUB)의 상부면에 수직한 반도체 패턴(즉, 실리콘)을 포함하고, 상기 수직 라인(VL)과 상기 수평 라인(HL) 사이에는 상기 메모리 셀들(MC)로서 기능하는 전하저장막(e.g., ONO)이 개재될 수 있다. 상기 수직 라인(VL)의 상기 반도체 패턴은, 예를 들면, 소오스 및 드레인 전극들로 사용되는 n형 불순물 영역들 및 이들 사이에 개재되는 피형 또는 진성의 수직 채널 영역을 포함할 수 있다. 일부 실시예들에 따르면, 상기 n형 불순물 영역들은 상기 수직 채널 영역과 함께 정류 소자를 구성할 수 있는 금속-함유막으로 대체될 수 있다.
상기 수평 라인들(HL) 또는 상기 워드라인들(WL)은 금속 또는 도핑된 실리콘을 포함할 수 있다. 복수의 게이트 라인들(GL)이 상기 캐쉬 셀들(CC)과 상기 메인 메모리 어레이(MMA) 사이에서 상기 비트라인들(BL)을 가로지를 수 있다. 상기 게이트 라인들(GL) 각각은 상기 수직 라인(VL)의 상기 반도체 패턴을 채널 영역으로 사용하는 트랜지스터(즉, 상기 선택자(T))의 게이트 전극으로 사용될 수 있으며, 상기 선택 소오스 라인(SL)과 상기 캐쉬 셀(CC) 사이의 전기적 경로를 제어할 수 있다.
상기 선택자(T)의 존재에 의해, 상기 수직 채널 영역은 도 39, 도 40 및 도 43에 도시된 것처럼, 상기 CM 쓰기(S[WC]) 및 상기 CM 읽기(S[RC])를 위한 전기적 경로로서 사용되지 않는다. 이에 따라, 상기 메인 메모리 어레이(MMA)에 가해질 수 있는 읽기 및 쓰기 교란의 문제는 감소될 수 있다.
상기 CM 쓰기(S[WC]) 동안, 도 39 및 도 40에 도시된 것처럼, 상기 캐쉬 라인들(CWL) 또는 상기 선택 소오스 라인들(SL) 중의 어느 하나와 복수의 비트라인들(BL)에 동작 전압들이 인가될 수 있다. 이 경우, 입력 데이터가 (예를 들면, 주변회로의 페이지 버퍼로부터) 상기 비트라인들(BL)을 통해 상기 캐쉬 셀들(CC)로 전달될 수 있다. 예를 들면, 입력하려는 데이터에 따라, 상기 비트라인들(BL) 중의 일부에 인가되는 전압(예를 들면, V1 or Vlow)은 다른 일부에 인가되는 전압(e.g., V2 or Vhigh)과 다를 수 있다. 이 경우, 도시된 것처럼, 상기 선택 소오스 라인들(SL) 중의 어느 하나에 상기 비트라인 전압들 중의 어느 하나와 실질적으로 동일한 전압을 인가하면, 상기 캐쉬 셀(CC)에 대한 쓰기 전류는, 그것이 연결된, 상기 비트라인(BL)과 상기 선택 소오스 라인(SL) 사이의 전위 차에 의해 선택적으로 형성될 수 있다. 도 39를 포함하는 이 출원서의 도면들에서, 물음표("?")는 그것이 가리키는 메모리 요소에 저장된 데이터에 의해 그것을 경유하는 전류 경로가 선택적으로 형성될 수 있음 또는 관련된 데이터 쓰기 동작이 선택적으로 수행될 수 있음을 의미한다.
상기 CM-MM 복사(S[WM]) 동안, 도 39 및 도 41에 도시된 것처럼, 상기 비트라인들(BL)에는 비트라인 전압(V_BL)이 인가되고, 상기 워드라인들(WL) 중의 어느 하나(이하, 선택 워드라인)에 프로그램 전압(Vpgm)이 인가된다. 이 경우, 상기 비트라인(BL)으로부터 상기 셀 스트링으로의 전류 경로는 상기 캐쉬 셀들(CC) 각각에 저장된 데이터에 의존하여 선택적으로 생성될 수 있다. 예를 들면, 상기 캐쉬 셀(CC)이 온 상태일 경우, 해당 채널 영역은 상기 비트라인과 실질적으로 같은 전위(즉, V_BL)(예를 들면, 0V)을 가질 수 있다. 이 경우, 상기 선택 워드라인에 인가되는 전압(즉, Vpgm)이 높을 경우, 에프-엔 터널링을 통한 프로그램이 발생한다. 반면, 상기 캐쉬 셀(CC)이 오프 상태일 경우, 해당 채널 영역은 전기적으로 고립되어, 상기 워드라인들(WL)에 인가되는 전압들에 의해 증가된 전위를 갖게 된다. 그 결과, 상기 프로그램 전압과의 전위 차이가 감소될 수 있다. 즉, 셀프 부스팅 기술을 통한 프로그램 방지가 가능해질 수 있다.
상기 MM-CM 복사(S[RM]) 동안, 도 39 및 도 42에 도시된 것처럼, 복수의 비트라인들(BL)과 상기 워드라인들(WL) 중의 어느 하나(이하, 선택 워드라인)에 동작 전압들이 인가된다. 이 경우, 도 39에 도시된 것처럼, 상기 캐쉬 셀들(CC) 각각을 경유하는 전류 경로는 상기 선택 워드라인에 의해 제어되는 2차원 메모리 셀들(MC)에 저장된 데이터 각각에 의존하여 선택적으로 생성될 수 있다. 이러한 전류 경로가 생성되는 경우, 해당 캐쉬 셀(CC)의 데이터가 (예를 들면, 고저항 상태 또는 오프 상태로) 변경될 수 있다. 일부 실시예들에서, 상기 MM-CM 복사(S[RM]) 이전에, 상기 CM 초기화(S[IN])가 상기 캐쉬 셀들(CC)을 온 상태로 만들기 위해 실시될 수 있다.
상기 CM 읽기(S[RC]) 동안, 도 39 및 도 43에 도시된 것처럼, 서로 다른 동작 전압들(V1, V2)이 상기 캐쉬 라인들(CWL) 또는 상기 선택 소오스 라인들(SL) 중의 어느 하나와 상기 비트라인들(BL)에 각각 인가될 수 있다. 이 경우, 인가 전압 조건에 따라, 도 39에 도시된 방향 또는 그 반대 방향의 전류가 상기 캐쉬 셀(CC)에 저장된 데이터에 의존하여 선택적으로 생성될 수 있다. 주변 영역의 센스 앰프는 이러한 전류 경로의 생성에 의해 유발되는 비트라인의 전기적 상태(예를 들면, 전위)의 변동을 감지하도록 구성될 수 있다. 도 43에 도시된 것처럼, 상기 CM 읽기(S[RC])은 페이지 단위(또는 그 이하)로 수행될 수 있다.
상술한 읽기 및 쓰기 동작들은 상기 캐쉬 메모리 어레이(CMA)의 일부분(예를 들면, 페이지 또는 그 이하)에 대해 선택적으로 및/또는 랜덤하게 수행될 수 있다. 또한, 상기 캐쉬 메모리 어레이(CMA)에 대한 이러한 선택적 읽기 및 쓰기 동작들은 상기 메인 메모리 어레이(MMA)에 대한 접근없이 독립적으로 수행될 수 있다. 이는 상기 캐쉬 메모리 어레이(CMA)가 L1, L2, 또는 L3 캐쉬로서 사용될 수 있음을 의미한다. 상기 메인 메모리 어레이(MMA)에 대한 접근은 상기 캐쉬 메모리 어레이(CMA)에 저장된 데이터에 대한 장기간 보관이 필요하다고 판단되는 시점에 수행될 수 있다. 즉, 상기 메인 메모리 어레이(MMA)는, 예를 들면, 스토리지로서 사용될 수 있다.
한편, 상기 CM-MM 복사(S[WM])에서 상기 캐쉬 셀(CC)을 사용하여 셀프-부스팅시킬 경우, 종래 기술에서 요구되는, 스트링 선택 라인들(SSL)에 대한 필요가 감소할 수 있다. 예를 들면, 상기 캐쉬 셀(CC)의 오프 저항이 충분히 크다면, 상기 스트링 선택 라인들(SSL)이 없는 경우에도, 상기 CM-MM 복사(S[WM])는 유효하게 수행될 수 있다. 그럼에도 불구하고, 이것이 상기 스트링 선택 라인들(SSL)의 제거를 필수적으로 요구하지는 않는다.
일부 실시예들에 따르면, 도 44에 도시된 것처럼, 상기 스트링 선택 라인(SSL)은 상기 선택자(ST)의 상기 게이트 라인(GL)으로 사용될 수 있다. 이 실시예에서, 상기 수직 라인(VL)을 구성하는 반도체 패턴은 상기 선택자(ST)의 활성 패턴으로 사용되고, 상기 비트라인(BL)과 상기 캐쉬 셀(CC) 사이의 전류 경로는 상기 게이트 라인(GL) 또는 상기 스트링 선택 라인(SSL)에 의해 제어될 수 있다. 일부 실시예들에서, 상기 비트라인(BL)은 상기 스트링 선택 라인(SSL)을 패터닝하는 공정을 이용하여 형성될 수 있으며, 상기 반도체 패턴과 정류 소자를 형성할 수 있는 도전성 물질로 형성될 수 있다. 다른 실시예들에서, 상기 정류 소자를 구현할 수 있는 도전성 박막(예를 들면, n+ 폴리실리콘)이 상기 비트라인(BL)과 상기 반도체 패턴(VL) 사이에는 더 제공될 수 있다. 일부 실시예들에 따르면, 상기 비트라인(BL)은 상기 게이트 라인(GL)을 가로지르도록 형성될 수 있다
한편, 도 45에 도시된 것처럼, 상기 메인 메모리 어레이(MMA)는 상기 MM 직접 쓰기(S[WMd])의 방식을 통해 (예를 들면, 페이지 단위로) 프로그램될 수 있다. 예를 들면, 상기 캐쉬 셀들(CC)이 오프 상태일 때에도 충분히 높은 저항값을 갖지 못한다면, 상술한 셀프 부스팅 기술을 구현하기 어려울 수도 있다. 이러한 경우, 상기 MM 직접 쓰기(S[WMd]) 단계가 실시될 수 있다. 상기 메인 메모리 어레이(MMA)에 대한 소거 동작은 알려진 종래의 기술들에 기초하여 동일하게 실시될 수 있다.
상기 CM 초기화(S[IN])는 도 45에 도시된 것처럼 세가지 방법들 중의 하나를 이용하여 실시될 수 있다. 예를 들면, 상기 CM 초기화(S[IN])는 상기 메인 메모리 어레이(MMA)에 대한 접근(즉, 교란)없이 상기 선택자(ST)를 경유하는 전류 경로를 이용하여 실시되거나, 상기 공통 소오스 라인(CSL)과 상기 메인 메모리 어레이(MMA)를 경유하는 전류 경로를 이용하여 실시될 수 있다. 상기 CM 초기화(S[IN])가 상기 선택자(ST)를 경유하는 전류를 이용하여 실시될 경우, 챕터 단위로 실시될 수 있다. 이 경우, 대 전류가 상기 선택 소오스 라인(SL) 또는 상기 비트라인(BL)을 통해 방전될 수 있다. 일부 실시예들에 따르면, 이러한 대전류 방전을 가능하게 하도록, 상기 선택 소오스 라인(SL) 또는 상기 비트라인(BL)은 충분히 두꺼운 두께로 형성될 수 있다.
도 46에 도시된 것처럼, 상기 선택 소오스 라인(SL)이 상기 선택자(ST)의 상부에 제공될 경우, 상기 선택 소오스 라인(SL)은 상술한 대전류 방전을 가능하게 만드는 두꺼운 두께(예를 들면, 100nm-5um)의 판 형태로 제공될 수 있다. 도 46에 예시적으로 도시된 것처럼, 상기 선택 소오스 라인(SL)이 상기 선택자(ST)의 상부에 제공되는 경우에도, 상기 CM 쓰기(S[WC]), 상기 CM-MM 복사(S[WM]), 상기 MM-CM 복사(S[RM]), 및 상기 CM 읽기(S[RC])는 유효하게 수행될 수 있다. 하지만, 본 발명의 실시예들이 도 46에 예시된 것에 한정되는 것은 아니다. 일부 실시예들에 따르면, 상기 비트라인(BL)은 상기 게이트 라인(GL)을 가로지르도록 형성될 수 있다. 이에 더하여, 상기 선택자(ST)의 구조 또는 예시된 전압 조건들은 상기 캐쉬 셀들(CC)의 유형 및 동작 방법에 따라 보다 다양하게 변화될 수 있다.
도 47 내지 도 52는 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다. 이 실시예에 따르면, 상기 메인 메모리 어레이(MMA)는 도 37의 유형 D에서와 같이 상기 내부 라인(VL)에 병렬로 연결된 가변저항 메모리 요소들을 포함하도록 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 상기 메인 메모리 어레이(MMA) 위 또는 아래에 2차원적으로 배열된 캐쉬 셀들(CC)을 포함하도록 구성될 수 있다. 여기에서는, 상기 캐쉬 셀들(CC)이 양방향 전류 특성을 갖는 메모리 요소들인 실시예가 예시적으로 설명될 것이다. 예를 들면, 상기 캐쉬 셀들(CC)은 도 36을 참조하여 설명된 FBM 또는 Z-RAM의 형태로 제공될 수 있다. 상기 캐쉬 셀들(CC)이 단방향 전류 특성을 가질 경우, 상기 캐쉬 메모리 어레이(CMA)는 양방향 전류의 경우에 비해 용이하게 또는 단순화된 구조로 구현될 수 있다. 예를 들면, 단방향 전류 특성은 2단자 스위칭 소자(예를 들면, 다이오드)를 통해 구현될 수 있기 때문에, 양방향 전류 특성을 구현하기 위해 3단자 스위칭 소자(예를 들면, 트랜지스터)를 사용할 경우에 비해 단순화된 구조를 가질 수 있다. 따라서, 상기 캐쉬 셀들(CC)이 단방향 전류 특성을 갖는, 실시예들에 대한 설명은 생략한다.
상기 내부 라인(VL)은 상기 단위 캐쉬 메모리(CMU)을 구성하는 상기 캐쉬 셀(CC)과 상기 선택자(ST) 사이에 위치하는 연결 노드에 연결될 수 있다. (상기 내부 라인은 상기 수평 라인들(HL, HLx, HLy) 중의 어느 하나일 수도 있지만, 설명의 간결함을 위해 이러한 실시예들에 대한 설명은 생략한다.) 상기 비트라인들(BL) 각각은 상기 캐쉬 셀(CC)을 경유하여 상기 내부 라인(VL)에 연결될 수 있고, 상기 캐쉬 셀(CC)의 동작은 상기 비트라인들(BL)을 가로지르는 캐쉬 제어 라인(CL)에 의해 제어될 수 있다. 상기 선택 소오스 라인(SL)은 상기 선택자(ST)를 경유하여 상기 내부 라인(VL)에 연결될 수 있고, 상기 선택자(ST)의 동작은 상기 비트라인들(BL)을 가로지르는 상기 게이트 라인(GL)에 의해 제어될 수 있다.
도 47 내지 도 52은 도 15 내지 도 29를 참조하여 설명된 3차원 메모리 장치의 여러 동작들 또는 이들을 위한 전류 경로의 생성이 이러한 구성 또는 구조를 통해 구현될 수 있음을 예시적으로 보여준다. 예를 들면, 앞선 실시예들에서와 동일하게, 상기 선택자(ST)의 존재에 의해, 도 48, 도 51, 및 도 52에 도시된 것처럼, 상기 CM 쓰기(S[WC]), 상기 CM 읽기(S[RC]), 및 상기 CM 초기화(S[IN]) 동안 상기 메인 메모리 어레이(MMA)에 대한 교란을 유발하지 않는 전류 경로를 생성하는 것이 가능하다. 또한, 상기 CM-MM 복사(S[WM]) 및 상기 MM-CM 복사(S[RM])은 신호의 전송 방향에서의 차이를 가질 수 있지만, 도 49 및 도 50에 도시된 것처럼 챕터 단위로 (즉, 2차원적으로) 수행될 수 있다.
본 발명의 실시예들이 도 47 내지 도 52에 도시된 전압 조건, 회로 구조 또는 배선 구조에 한정되는 것은 아니다. 예를 들면, 도 53은 상기 게이트 라인들(GL)이 서로 연결되어, 상기 캐쉬 셀들(CC) 중에서 인접하는 것들의 공통 게이트 전극으로 사용될 수 있음을 보여준다. 또한, 전류 방향은 도 47에 예시된 것에 한정되는 것이 아니며, 개발자의 필요에 따라 다양하게 변형될 수 있다. 이에 더하여, 상기 캐쉬 셀들(CC)의 구조 및 연결은, DRAM, FRAM, 또는 노어 플래시 등에서 사용되는 종래의 셀 어레이 구조들 중의 하나에 기초하여, 도 15 내지 도 29를 참조하여 설명된 동작들을 구현하도록 변형될 수 있다.
도 54는 본 발명의 변형된 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다. 이 실시예에 따르면, 도 47을 참조하여 설명된 실시예와 동일하게, 상기 메인 메모리 어레이(MMA)는 도 37의 유형 D의 구조를 갖도록 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 도 34 및 도 35의 유형 D의 구조를 갖도록 구성될 수 있다. 하지만, 이 실시예에서, 상기 캐쉬 메모리 어레이(CMA)의 내부 구조는 도 47의 구조로부터 변형될 수 있다. 예를 들면, 도 54에 도시된 것처럼, 상기 비트라인들(BL) 각각은 상기 선택자(ST)를 경유하여 상기 내부 라인(VL)에 연결될 수 있고, 상기 선택자(ST)의 동작은 상기 비트라인들(BL)을 가로지르는 상기 게이트 라인(GL)에 의해 제어될 수 있다. 상기 선택 소오스 라인(SL)은 상기 캐쉬 셀(CC)을 경유하여 상기 내부 라인(VL)에 연결될 수 있고, 상기 캐쉬 셀(CC)의 동작은 상기 비트라인들(BL)을 가로지르는 캐쉬 제어 라인(CL)에 의해 제어될 수 있다. 상기 캐쉬 메모리 어레이(CMA)의 내부 구조에서의 이러한 차이에도 불구하고, 도 47의 실시예와 유사하게, 도 15 내지 도 29를 참조하여 설명된 동작들이 이 실시예에 따른 구조를 통해서도 유효하게 구현될 수 있음을 도 54는 보여준다.
도 55는 본 발명의 다른 변형된 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다. 이 실시예들에 따르면, 상기 메인 메모리 어레이(MMA)는 도 37의 유형 D의 구조를 갖도록 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 도 34 및 도 35의 유형 C의 구조를 갖도록 구성될 수 있다. 즉, 상기 캐쉬 메모리 어레이(CMA)는 상기 비트라인(BL)과 상기 내부 라인(VL) 사이에 제공되는 2단자 메모리 요소(예를 들면, 가변저항 메모리 요소)를 상기 캐쉬 셀(CC)로서 사용하도록 구성될 수 있다. 상기 선택 소오스 라인(SL)은 상기 선택자(ST)를 통해 상기 내부 라인(VL)에 연결될 수 있다. 도 55는 상기 캐쉬 셀(CC)이 2단자 메모리 요소의 형태로 제공되는 경우에도 도 15 내지 도 29를 참조하여 설명된 동작들이 유효하게 구현될 수 있음을 보여준다.
도 56는 본 발명의 또 다른 변형된 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다. 이 실시예들에 따르면, 상기 메인 메모리 어레이(MMA)는 도 37의 유형 A의 구조를 갖도록 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 도 34 및 도 35의 유형 D의 구조를 갖도록 구성될 수 있다. 상기 캐쉬 메모리 어레이(CMA)의 내부 구조는 도 54의 그것과 실질적으로 동일하게 구성될 수 있다. 즉, 상기 캐쉬 메모리 어레이(CMA)는 상기 선택 소오스 라인(SL)과 상기 내부 라인(VL) 사이에 제공되는 3단자 메모리 요소(예를 들면, FBM 또는 Z-RAM)를 상기 캐쉬 셀(CC)로서 사용하도록 구성될 수 있다. 하지만, 상기 캐쉬 메모리 어레이(CMA)의 내부 구조는 도 55의 그것과 실질적으로 동일하도록 변형될 수도 있다. 도 56는 상기 캐쉬 셀(CC)이 2단자 메모리 요소의 형태로 제공되고, 상기 메인 메모리 어레이(MMA)가 낸드 스트링의 구조로서 제공되는 경우에도 도 15 내지 도 29를 참조하여 설명된 동작들이 유효하게 구현될 수 있음을 보여준다.
도 57는 본 발명의 또 다른 변형된 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다. 이 실시예들에 따르면, 상기 메인 메모리 어레이(MMA)는 도 37의 유형 D의 구조를 갖도록 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 도 34 및 도 35의 유형 B의 구조를 갖도록 구성될 수 있다. 즉, 상기 캐쉬 메모리 어레이(CMA)는 상기 선택 소오스 라인(SL)과 상기 내부 라인(VL) 사이에 제공되는 3단자 메모리 요소(예를 들면, FBM 또는 Z-RAM)를 상기 캐쉬 셀(CC)로서 사용하고, 상기 비트라인(BL)과 상기 내부 라인(VL) 사이에 제공되는 2단자 스위칭 소자(예를 들면, 다이오드)를 상기 선택자(ST)로 사용하도록 구성될 수 있다. 상기 선택자(ST)로서 2단자 스위칭 소자를 사용하는 경우에도, 도 15 내지 도 29를 참조하여 설명된 동작들이 유효하게 구현될 수 있음을 도 57는 보여준다.
도 58은 상기 CM-CM 복사(S[CC]) 단계의 구현의 한 예를 도시하는 도면이다. 도 58에 도시된 것처럼, 상기 단위 캐쉬 메모리(CMU)가 도 34의 유형 D의 구조로 제공되는 실시예들에서 상기 CM-CM 복사(S[CC])는 유효하게 수행될 수 있다. 예를 들면, 상기 캐쉬 메모리 어레이(CMA)의 두 다른 부분들(P1, P2)에서, 상기 선택 소오스 라인들(SL) 사이에는 소정의 전위차(e.g., Vcc-GND)가 형성되고, 상기 캐쉬 라인들(CL)에는 서로 다른 동작 전압들(Vread and Vwrite)이 각각 인가될 수 있다.
도 59 및 도 60은 본 발명의 일부 실시예들에 따른 반도체 장치를 도시하는 사시도들이다. 도 59 및 도 60에서, 상기 메인 메모리 어레이(MMA)는 도 37의 유형 A에서와 같이 수직 채널 3차원 낸드 플래시의 구조(예를 들면, BiCS 또는 TCAT)를 갖도록 구성되고, 상기 캐쉬 메모리 어레이(CMA)는 상기 메인 메모리 어레이(MMA) 상에 2차원적으로 배열된 캐쉬 셀들(CC)을 포함하도록 구성될 수 있다. 여기에서는, 상기 캐쉬 셀들(CC)은 양방향 전류를 이용하여 동작하는 고속의 저항성 메모리 요소(예를 들면, STT-MTJ)일 수 있다. 상기 비트라인들(BL)은 도 59에 도시된 것처럼 상기 캐쉬 셀들(CC) 상에 제공되거나 도 60에 도시된 것처럼 상기 캐쉬 셀들(CC)과 상기 메인 메모리 어레이(MMA) 사이에 제공될 수 있다. 다시 말해, 도 60은 도 44를 참조하여 설명된 실시예에 따른 3차원 반도체 장치의 한 예를 도시하는 것일 수 있다. 도 60의 실시예에서, 상기 선택 소오스 라인(SL)은 상기 캐쉬 셀들(CC) 상에 제공되기 때문에, 두꺼운 두께의 판 형태로 그리고 낮은 비저항의 물질로 형성될 수 있다. 이는 상술한 대전류 방전을 가능하게 한다.
도 61 내지 도 65는 본 발명의 다른 실시예들에 따른 반도체 장치를 도시하는 도면들이다. 이 실시예들에 따르면, 상기 캐쉬 메모리 어레이(CMA)는 상기 메인 메모리 어레이(MMA) 아래에 2차원적으로 배열된 캐쉬 셀들(CC)을 포함하도록 구성되고, 상기 캐쉬 셀들(CC)은 도 36을 참조하여 설명된 Z-RAM 또는 FBM을 포함하도록 구성될 수 있다. 도 61에 도시된 장치는 도 47를 참조하여 설명된 실시예를 구현한 예들 중의 하나일 수 있고, 도 62 내지 도 65는 도 54 및 도 56를 참조하여 설명된 실시예들을 구현한 예들일 수 있다. 상기 선택자(ST) 또는 상기 캐쉬 셀들(CC)은 도 61에 도시된 것처럼 매몰 산화막(BOX)을 포함하는 SOI 기판을 이용하는 평면형 트랜지스터의 형태로 구현되거나, 도 63에 도시된 것처럼 수직 채널 서라운드 게이트 트랜지스터의 형태로 구현되거나, 도 62에 도시된 것처럼 이들 두 트랜지스터 구조들의 조합을 통해 구현될 수 있다.
한편, 상기 선택자(ST)의 종류 및 배치 등은 도시된 것처럼 모오스 트랜지스터에 한정되는 것은 아니며, 상기 캐쉬 셀들(CC)에 요구되는 전기적 특성들에 상응하는 구조를 갖도록 다양하게 변형될 수 있다. 이에 더하여, 일부 실시예들에서, 상기 선택자(ST)는 그 자체로서 상기 캐쉬 셀(CC)로서 기능하도록 구성될 수 있으며, 이 경우, 도 72를 참조하여 설명될 실시예들에서의 기술적 특징들을 구현할 수 있다.
도 66은 본 발명의 다른 실시예들에 따른 반도체 장치 및 그 동작의 일부를 예시적으로 도시하는 도면이다. 이 실시예에 따르면, 상기 수직 라인들 각각은 수직 경로 제어 구조체(VPCS)를 구성할 수 있다. 상기 수직 경로 제어 구조체(VPCS)와 관련된 기술적 특징들은, 그 내용이 본 발명의 일부로서 완전하게 포함되는, PCT 공개번호 WO 2010/018888 (2010.02.18) 및 미국 출원번호 13/059,059에 개시되고 있다. 상기 수직 경로 제어 구조체(VPCS)의 사용은, 상기 메모리 셀들(MC) 각각에 정류 요소(예를 들면, 다이오드)을 배치하지 않는 경우에도, 3차원적으로 배열된 메모리 셀들(MC) 사이의 기생 전류 경로(sneak path)를 차단하는 것을 가능하게 한다.
보다 구체적으로, 비트라인들(BL) 중의 하나 및 게이트 라인들(GL) 중의 하나를 선택하면, 상기 캐쉬 셀들(CC) 중의 하나가 일의적으로 선택될 수 있지만, 상기 수직 라인(VL)이 금속성 물질로 형성될 경우, 상기 캐쉬 셀들(CC) 중의 하나가 일의적으로 선택되더라도, 감춰진 기생 경로들을 완전히 차단할 수는 없다. 하지만, 상기 수직 경로 제어 구조체(VPCS)은 상기 캐쉬 셀들(CC) 각각에 연결되며 상기 수직 라인(VL)으로 사용되는 반도체 패턴 및 상기 반도체 패턴을 마주보도록 배치되어 상기 반도체 패턴의 전위를 제어하는 수직 제어 전극을 포함하도록 구성될 수 있다. 이 경우, 상술한 감춰진 기생 전류 경로(sneak path)의 생성을 차단할 수 있다. 다시 말해, 상기 캐쉬 메모리 어레이(CMA)와의 연결을 위해, 상기 수직 경로 제어 구조체(VPCS)를 사용할 경우, 상기 메인 메모리 어레이(MMA)에서 정류 소자를 사용하지 않으면서도 그것의 내부에 기생 전류 경로(sneak path)가 생성되는 것을 차단할 수 있다. 상기 정류 소자가 생략되기 때문에, 상기 메인 메모리 어레이(MMA)의 구조 및 이를 제조하는 방법이 단순화될 수 있으며, 상기 캐쉬 셀들(CC)과 상기 메모리 셀들(MC) 사이의 짝맞춤 또는 조합에 대한 기술적 요건들이 완화될 수 있다.
도 67은 본 발명의 일부 실시예들에 따른 3차원 메모리 장치 및 동작 전류의 경로들을 개략적으로 도시하는 도면이다. 일부 실시예들에 따르면, 상기 메모리 셀들(MC)은 정류 소자를 포함함으로써 단방향 전류 특성을 갖도록 구성될 수 있다. 이 경우, 상기 CM-MM 복사(S[WM]), 상기 MM-CM 복사(S[RM]), 및 상기 CM 읽기(S[RC])에 사용되는 전류들은, 도 67에 도시된 것처럼, 같은 방향을 가질 수 있다. 반면, 상기 캐쉬 셀들(CC)은 양방향 전류 특성을 갖도록 구성될 수 있다. 이 경우, 상기 메모리 셀들(MC)을 경유하는 전류 경로는, 상기 캐쉬 셀들(CC)의 초기화를 위해 사용되기 어렵다. 하지만, 도 67에 도시된 것처럼, 별도의 전류 경로(DL)를 형성함으로써, 이러한 초기화의 어려움은 해결될 수 있다. 일부 실시예들에서, 상기 별도의 전류 경로(DL)은 상기 워드라인들(WL) 중의 하나를 사용하여 구현될 수 있다.
한편, 상기 캐쉬 셀들(CC)이 양방향 전류 특성을 갖지 않거나 짧은 리텐션 특성을 갖는 (즉, 휘발성의) 메모리 요소일 경우, 상기 별도의 전류 경로를 형성할 필요는 없을 수 있다. 또한, 이러한 별도의 전류 경로는 상기 캐쉬 셀들(CC) 및 상기 메모리 셀들(MC)의 종류 및 이들의 조합된 특성에 기초하여 적응적으로(adaptively) 구현될 수 있으며, 도 67에 도시된 한 예에 한정되는 것은 아니다. 예를 들면, 상기 별도의 전류 경로(DL) 및 상기 비트라인(BL)에 연결된 스위칭 트랜지스터들의 게이트 전극들은 도시된 것과 달리 독립적으로 제어될 수 있다.
도 68은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치를 도시하는 개략 사시도이다. 예를 들면, 도 68의 장치는 도시된 것처럼 복수의 블록들을 포함할 수 있으며, 상기 블록들 각각은 도 4의 제 1 기본 구조의 형태로 제공될 수 있다. 상기 블록들은 비트라인 디코더 및/또는 센스 앰프(BLD/SA)에 연결된 상기 비트라인 구조체(BLS)에 병렬적으로 연결되고, 그 각각의 상기 메인 메모리 어레이(MMA)는 독립적인 워드라인 디코더(WLD)에 연결될 수 있다.
본 발명의 변형된 실시예들에 따르면, 상기 메인 메모리 어레이(MMA)는 2차원적으로 배열된 메모리 셀들(MC)을 포함하도록 구성될 수 있다. 이 경우에도, 상기 메인 메모리 어레이(MMA)에 대한 교란 감소 및 속도 증가 등을 구현하기 위해, 상기 캐쉬 메모리 어레이(CMA)가 상기 메인 메모리 어레이(MMA)와 주변 회로 사이에 제공될 수 있다.
도 69 및 도 70는, 그것의 상기 메인 메모리 어레이(MMA)가 도 2의 유형 B의 구조를 갖는, 3차원 반도체 메모리 장치들의 일부 예들을 도시하는 회로도들이다. 도 69를 참조하면, 상기 캐쉬 라인들(CWL)은 상기 제 2 수평 라인들(HLy)에 실질적으로 평행하고, 상기 비트라인들(BL)은 상기 캐쉬 라인들(CWL)을 가로질 수 있다. 도 70을 참조하면, 상기 비트라인들(BL)은 상기 제 2 수평 라인들(HLy)에 실질적으로 평행하고, 상기 캐쉬 라인들(CWL)은 상기 비트라인들(BL)를 가로지를 수 있다. 큰 점선은 각 챕터를 나타내고, 작은 점선은 각 페이지를 나타낸다.
도 71 및 도 72는 본 발명의 변형된 실시예들의 일부를 도시하는 개략적인 회로도들이다. 도 71 및 도 72에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA) 각각에서, 상기 캐쉬 셀들(CC)은 다층 또는 다열 구조로 제공될 수 있다. 예를 들면, 도 71에 도시된 것처럼, 상기 캐쉬 셀들(CC)은 3차원적으로 배열되고, 적어도 두 개의 캐쉬 셀들(CC)이 상기 제 1 수평 라인들(HLx) 각각에 직렬로 연결될 수 있다. 이는 상기 캐쉬 메모리 어레이(CMA)는 적어도 두 층의 챕터들을 포함할 수 있으며, 상기 캐쉬 메모리 어레이(CMA)은 3차원의 블록 구조를 가질 수 있음을 의미한다. 또는, 도 72에 도시된 것처럼, 적어도 두 개의 캐쉬 셀들(CC)이 상기 제 1 수평 라인들(HLx) 각각에 병렬로 연결될 수 있다. 이는 상기 캐쉬 메모리 어레이(CMA)는 2차원의 블록 구조를 갖지만, 상기 캐쉬 메모리 어레이(CMA)은 적어도 두 층의 챕터들을 저장할 수 있도록 구성될 수 있음을 의미한다
도 71 또는 도 72에 도시된 것처럼, 복수의 상기 캐쉬 셀들(CC)이 상기 제 1 수평 라인들(HLx) 각각에 직렬 또는 병렬로 연결되는 경우, 이들은 서로 다른 기능 또는 보다 향상된 동작 속도를 구현하기 위해 사용될 수 있다. 예를 들면, 이들 중의 하나는 상기 CM-MM 복사 또는 상기 MM-CM 복사를 수행하는데 사용되고, 다른 하나는 상기 CM-MM 복사 또는 상기 MM-CM 복사 동안 해당 챕터 또는 다른 챕터에 쓰여질 챕터 데이터를 임시로 보관하기 위해 사용될 수 있다. 즉, 상기 캐쉬 메모리 어레이(CMA)는 복수의 챕터 데이터를 보관할 수 있도록 구성될 수 있다.
또는 상기 메모리 셀들(MC)이 다중레벨 셀(MLC)를 구현할 수 있는 메모리 요소일 경우, 상기 제 1 수평 라인들(HLx) 각각에 연결되는 복수의 상기 캐쉬 셀들(CC)은 상기 메모리 셀들(MC)의 이러한 다중레벨 특성을 구현하기 위해 사용될 수 있다.
다른 변형된 실시예들에 따르면, 상기 캐쉬 셀들(CC) 각각은 다중레벨 특성을 구현할 수 있는 메모리 요소일 수 있으며, 이 경우, 도 71 또는 도 72를 참조하여 설명된 기술적 특징들(예를 들면, 다양한 기능 또는 향상된 동작 속도)은 이러한 다중 레벨 캐쉬 셀들(CC)을 이용하여 구현될 수 있다.
도 71 및 도 72에 도시된 회로적인 측면에서의 기술적 특징들은, 물리적인 측면에서, 상기 캐쉬 메모리 어레이(CMA)를 단층 또는 다층 구조로서 형성함으로써 구현될 수 있다. 이에 더하여, 도 4에 도시된 구조들 각각, 역시, 도 71 및 도 72를 참조하여 설명된 기술적 특징 또는 기술적 효과를 구현하도록 구성될 수 있다. 유사하게, 도 71 및 도 72의 캐쉬 메모리 어레이(CMA)는 yz 평면에 평행한 것으로 도시되었지만, xz 또는 xy 평면에 평행하도록 구성될 수 있다.
도 73는 상기 메인 메모리 어레이(MMA) 및 상기 캐쉬 메모리 어레이(CMA)를 구비하는 메모리 반도체 칩의 일 예를 도시하고, 도 74는 상기 메인 메모리 어레이(MMA) 및 상기 캐쉬 메모리 어레이(CMA)를 구비하는 프로세서의 한 예(e.g., CPU 또는 AP)를 도시한다. 즉, 본 발명의 실시예들에 따른 반도체 장치는 도 73 및 도 74에 예시적으로 도시된 구조적 특징을 갖도록 구성될 수 있다. 일부 실시예들에 따르면, 도 74의 프로세서 칩에 있어서, 상기 메인 및 캐쉬 메모리 어레이(MMA, CMA)는 단일 집적(monolithic) 방식으로 형성된 하나의 칩의 일부분들일 수 있으며, 그 각각은 L1 및 L2 캐쉬들로서 또는 L2 및 L3 캐쉬들로서 사용될 수 있다. 도 73 및 도 74의 반도체 칩들은 상기 캐쉬 메모리 어레이(CMA)에 대해 캐쉬 알고리즘 또는 도 15 내지 도 29의 단계들 각각을 적응적으로 수행하도록 구성되는 회로들(예를 들면, 컨트롤러)을 더 구비할 수 있다.
상술한 것처럼 상기 챕터는 소정의 평면 상에 2차원적으로 배열된 데이터 또는 셀들로 구성된다. 하지만, 상기 평면은 데이터-계층 구조적인 측면에서의 평면을 의미할 수 있다. 이는 상기 캐쉬 메모리 어레이(CMA)의 한 챕터가 블록들 중의 특정한 하나에 한정되는 개념이 아님을 의미한다. 예를 들면, 도 75에 도시된 것처럼, 상기 캐쉬 메모리 어레이(CMA)는, 복수의 블록들 각각에 분산된, 부분 캐쉬 메모리 어레이들(PCMA)로 구성될 수 있다.
일부 실시예들에 따르면, 상기 부분 캐쉬 메모리 어레이들(PCMA) 각각을 구성하는 상기 캐쉬 셀들(CC)의 수(이하, 캐쉬 밀도)는 (예를 들면, 그것에 연결된) 상기 메인 메모리 어레이(MMA)의 어느 한 블록의 어느 한 챕터를 구성하는, 상기 메모리 셀들(MC)의 수(이하, 저장소 밀도)와 실질적으로 동일할 수 있다. 다른 실시예들에 따르면, 상기 캐쉬 밀도는 상기 저장소 밀도보다 클 수 있다. 예를 들면, 도 71 및 도 72를 참조하여 설명된 실시예들에서와 같이, 상기 캐쉬 밀도는 상기 저장소 밀도의 두 배일 수 있다. 또 다른 실시예들에 따르면, 상기 캐쉬 밀도는 상기 저장소 밀도보다 작을 수 있다. 예를 들면, 상기 부분 캐쉬 메모리 어레이들(PCMA) 각각은 페이지 데이터를 저장하도록 구성될 수 있다. 예를 들면, 도 76에 도시된 것처럼, 반도체 장치는 VG-NAND 구조를 갖는 복수의 메인 메모리 블록들 및 상기 메인 메모리 블록들 각각에 연결되는 복수의 부분 캐쉬 메모리 어레이들(PCMA)을 포함할 수 있다. 상기 부분 캐쉬 메모리 어레이들(PCMA)은 비트라인들(BL)를 가로지르는 캐쉬 라인들(CWL)에 의해 제어될 수 있으며, 그 각각의 데이터 저장 크기는, 예를 들면, 페이지일 수 있다.
당업자에 의해 용이하게 변형 가능한 수준에서의 차이는 존재하지만, 도 39 내지 도 46을 참조하여 설명된 수직 채널 낸드 플래시 메모리의 동작 방법들은 도 76의 VG-NAND 구조의 예에 대해서도 실질적으로 동일하게 적용될 수 있다. 따라서, 설명의 간결함을 위해, 이러한 동작 방법들에 대한 자세한 설명은 생략한다. 한편, 상기 분산된 부분 캐쉬 메모리 어레이들(PCMA)을 포함하는 실시예들이 (본 발명에 대한 보다 나은 이해를 위한 예로서 제공된) 도 76의 예에 한정되는 것은 아니며, 상술한 설명들에 기초하여 다양하게 변형될 수 있다.
상기 캐쉬 밀도가 상기 저장소 밀도보다 작을 경우, 상기 캐쉬 셀들(CC) 각각은 상기 메모리 셀들(MC) 각각보다 큰 단위 면적을 갖는 메모리 요소를 이용하여 구현될 수 있다. 예를 들면, 상기 캐쉬 셀들(CC)은 (에스램 또는 레이스트랙 메모리 등과 같은) 큰 면적을 갖는 메모리 요소들일 수 있으며, 상기 메모리 셀들(MC)은 (크로스포인트 메모리 또는 플래시 메모리 등과 같은) 작은 점유 면적을 갖는 메모리 요소들일 수 있다.
일부 변형된 실시예들에 따르면, 상기 메인 메모리 어레이(MMA)와 상기 캐쉬 메모리 어레이(CMA)는 서로 다른 칩들 상에 각각 구현된 후, (예를 들면, 실리콘 관통 비아들을 통해) 전기적으로 서로 연결될 수 있다. 예를 들면, 도 76의 예에서와 같이 상기 캐쉬 밀도와 상기 저장소 밀도 사이의 차이가 클 경우, 상술한 것처럼 상기 캐쉬 셀들(CC)의 크기를 증가시킬 수 있기 때문에, 이러한 전기적 연결에서의 어려움은 완화될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 캐쉬 메모리 어레이(CMA)는, 상기 기판(SUB)의 상부에 또는 상기 메인 메모리 어레이(MMA)의 상부 또는 하부에, (예를 들면, 단일집적 방식으로) 집적된 칩의 내적 구조물(internal structure)일 수 있다. 이 경우, 상기 캐쉬 메모리 어레이(CMA)는 수 내지 수십 마이크로 미터의 크기를 갖는 실리콘-관통 비아들 또는 본딩 와이어 등을 사용하여 연결되는 외부 메모리 칩과 구별될 수 있다. 예를 들면, 상기 캐쉬 셀들(CC)에 연결되는 상기 내부 라인들(VL 또는 HL)은 수 내지 수십 nm의 폭을 가질 수 있다. 이에 따라, 상기 캐쉬 밀도가 상기 저장소 밀도보다 작을 경우를 제외하면, 상술한 캐쉬 밀도와 저장소 밀도 사이의 관계는 상기 실리콘-관통 비아들 또는 본딩 와이어들로부터 얻어지기 어렵다.
이에 더하여, 평면도의 측면에서 볼 때, 상기 캐쉬 셀들(CC)은, 셀 어레이 영역의 내부에서, 상기 메인 메모리 어레이(MMA)를 구성하는 연결 라인들(예를 들면, 수직 라인들(VL))에 전기적으로 연결될 수 있다. 다시 말해, 상기 캐쉬 셀들(CC)은 (페이지 버퍼, 비트라인 디코더 또는 센싱 회로 등과 같은) 주변 회로를 경유하지 않고 상기 메모리 셀들(MC)에 전기적으로 연결될 수 있다. 이처럼, 외부 장치(예를 들면, CPU)로부터의 데이터 경로 길이에 있어서, 상기 캐쉬 메모리 어레이(CMA)가 상기 주변회로보다 길다는 점에서, 상기 캐쉬 메모리 어레이(CMA)는 상기 주변회로에 대한 내부 구조물일 수 있으며, 상기 내부 라인들(VL 또는 HL)은 반도체 칩의 내부에 제공된 라인들일 수 있다. 이와 달리, 상기 실리콘-관통 비아들 또는 본딩 와이어들은 적층된 칩들의 I/O 단자들을 연결하는 배선들로 사용된다는 점에서, 이들은 상기 적층된 칩들 각각의 주변회로에 대한 외부 구조물에 해당한다.
또한, 도 2, 도 8 내지 도 12, 그리고 도 60 내지 도 63에 예시적으로 도시된 것처럼, 상기 내부 라인들(VL 또는 HL)은 상기 기판(SUB)을 완전히 관통하지 않도록 형성되며, 그 길이는 상기 기판(SUB) 또는 그것을 포함하는 칩의 전체 두께보다 작을 수 있다.
그럼에도 불구하고, 본 발명의 실시예들에 따른 반도체 칩들이 실리콘-관통 비아 또는 웨이퍼 본딩 기술의 적용없이 구현되어야 하는 것은 아니다. 예를 들면, 본 발명의 실시예들에 따른 상기 캐쉬 메모리 어레이(CMA)를 포함하는 반도체 칩들은 상기 실리콘-관통 비아들을 사용하는 멀티-칩 패키지의 일부로서 제공될 수 있다.
[효과]
본 발명의 일부 실시예들에 따르면, 상기 CM 읽기(S[RC]), 상기 CM 쓰기(S[WC]) 및 상기 CM 초기화(S[IN])은 상기 메인 메모리 어레이(MMA)에 대한 전기적 접근없이 수행될 수 있다. 이에 따라, 상기 메모리 셀들(MC)에 저장된 데이터는 이 단계들에 의해 교란되지 않는다. 이에 더하여, 상기 CM-MM 복사(S[WM]) 및 상기 MM-CM 복사(S[RM])는, 상기 메인 메모리 어레이(MMA)에 대한, 페이지 단위의 반복적 접근 없이, 챕터 단위의 한번 접근을 통해 수행될 수 있다. 이에 따라, 상기 메인 메모리 어레이(MMA)에 대한 불필요한 접근(즉, 데이터 교란)을 줄일 수 있다. 그 결과, 상기 메인 메모리 어레이(MMA)의 한 블록에 대한 정상적인 읽기 및 쓰기 동작 동안 발생하는 교란 동작의 횟수는, 도 77에 도시된 것처럼, 각 블록을 구성하는 챕터들의 수(r)와 실질적으로 동일할 수 있다. 같은 이유에서, 상기 메인 메모리 어레이(MMA)에 대한 접근에서 발생하는 에너지 소모를 감소시킬 수 있다.
이와 달리, 상기 캐쉬 메모리 어레이(CMA)없이 수행되는 또는 이를 이용하지 않는 종래의 읽기 및 쓰기 동작의 경우, 한 챕터의 데이터를 처리하기 위해서는 적어도 그 챕터를 구성하는 페이지의 수만큼 상기 메인 메모리 어레이(MMA)에 대한 반복적인 접근이 필요하다. 다시 말해, 종래 기술의 경우, 교란 동작의 횟수는 도 77에 도시된 것처럼, 각 블록을 구성하는 챕터들의 수(r)와 각 챕터를 구성하는 페이지들의 수(q)의 곱과 실질적으로 동일할 수 있다. 하지만, 이러한 숫자들은 본 발명에 대한 보다 나은 이해를 위해 제공되는 것으로, 실제의 경우, 데이터 신뢰성 향상을 위한 추가적인 동작들(예를 들면, 확인(verify) 동작)에 의해 달라질 수 있다.
상기 캐쉬 셀들(CC) 각각이 상기 메모리 셀들(MC) 각각에 비해 빠른 쓰기 및/또는 읽기 속도를 가질 경우, 각 챕터 데이터 전체를 독출하거나 기록하는데 소요되는 시간(이하, 챕터 읽기 시간 및 챕터 쓰기 시간)은 상기 캐쉬 메모리 어레이(CMA)를 이용하지 않는 종래 기술에 비해 감소될 수 있다.
예를 들면, 상기 캐쉬 메모리 어레이(CMA)없이 수행되는 통상의 기술의 경우, 상기 챕터 읽기 시간은 페이지 데이터를 상기 메모리 셀들(MC)로부터 한번 읽는데 소요되는 시간(T0)와 각 챕터의 페이지 수(q)의 곱이다(~ q x T0). 이와 달리, 도 18 및 도 19의 읽기 방법의 경우, 상기 챕터 읽기 시간은 a) 챕터 데이터를 상기 메모리 셀들(MC)로부터 한번 읽는데 소요되는 시간(T0')과 b) 페이지 데이터를 상기 캐쉬 셀들(CC)로부터 읽는데 소요되는 시간(T1)과 각 챕터의 페이지 수(q)의 곱의 합과 같다(즉, T0'+ q x T1). 여기서, T0'와 T0는 대략적으로 동일할 수 있으며, 따라서, 상기 챕터 읽기 시간은 대략 T0+ q x T1일 수 있다.
또한, 도 18 및 도 19의 읽기 방법과 비교할 때, 도 20 및 도 21의 쓰기 방법은 동작 순서에서의 차이는 있지만 상기 챕터 읽기 시간에서와 동일한 수학적 논리가 적용될 수 있다. 이에 따라, 상기 챕터 쓰기 시간은 도 20 및 도 21의 쓰기 방법의 경우 대략 T2+ q x T3로 주어지고, 종래 기술의 경우 q x T2로 주어질 수 있다(여기서, T2는 챕터 데이터를 상기 메모리 셀들(MC)에 한번 쓰는데 소요되는 시간이고, T3는 페이지 데이터를 상기 캐쉬 셀들(CC)에 한번 기록하는데 소요되는 시간이다).
따라서, 상기 캐쉬 셀들(CC)에 대한 읽기 속도 T1 또는 쓰기 속도 T3가 상기 메모리 셀들(MC)의 그것들(T0 및 T2)보다 충분히 작다면, 도 78 및 도 79에 각각 도시된 것처럼, 상기 챕터 읽기 시간 및 챕터 쓰기 시간은 종래 기술에 비해 크게 감소될 수 있다. 예를 들면, 아래 표 1은 상기 메모리 셀들(MC)이 대략 25us 및 200us의 읽기 및 쓰기 속도를 갖는 플래시 메모리 셀이고, 상기 캐쉬 셀들(CC)이 대략 10ns 및 10ns의 읽기 및 쓰기 속도를 갖는 RRAM 또는 STT-MRAM인 경우, 16 페이지를 포함하는 한 챕터에 대한 읽기 및 쓰기 동작에 소요되는 시간을 보여준다.
[표 1]
Figure pat00001
표 1을 참조하면, 상기 캐쉬 메모리 어레이(CMA)를 포함하는 경우, 한 챕터에 대한 읽기 및 쓰기 시간(25.16us, 200.16us)은 상기 메모리 셀에 대한 한번의 읽기 및 쓰기 시간들(T0(25.00us), T2(200.00us))과 거의 차이를 갖지 않는다. 이에 따라, 상기 캐쉬 메모리 어레이(CMA)를 포함하는 경우, 챕터 데이터에 대한 읽기 및 쓰기 시간은 그렇지 않은 경우에 비해 한 챕터를 구성하는 페이지들의 수(표 1의 경우, 대략 16배)만큼 빨라질 수 있다.
[응용]
도 80에 도시된 것처럼, 본 발명의 일부 실시예들에 따른 전자 제품(1000)은 메모리 장치(1001) 및 상기 메모리 장치(1001)에 의존적으로 또는 독립적으로 동작하는 전자 부품(1002)을 포함할 수 있다. 상기 전자 제품(1000)은 (메모리 모듈, SSD, 프로세서, 컨트롤러, 또는 메모리 카드와 같은) 전자 부품, (모바일 기기, 웨어러블 기기, 이미지 기록/저장 장치, 노트북, 또는 컴퓨터와 같은) 개인용 전자 제품, 및 (데이터 센터, 서버 시스템, 클라우딩 시스템, 의료 기기, 군사 기기, 자동차, 선박, 또는 방송 장비 등과 같은) 복합 시스템의 형태로서 제공될 수 있다. 상기 메모리 장치(1001)는 상술한 본 발명의 실시예들에 따른 반도체 장치들 중의 적어도 하나를 포함하는 형태로서 제공될 수 있다. 상기 전자 제품(1000)이 전자 부품의 형태로 제공되는 경우, 상기 전자 부품(1002)은 커패시터, 저항, 코일, 반도체 칩(예를 들면, 컨트롤러), 및/또는 배선 기판 등의 형태로 제공될 수 있고, 개인용 전자 제품의 경우, 상기 전자 부품(1002)은 안테나, 디스플레이, 제어 장치, 사용자 정보 입력 수단(예를 들면, 터치 패널) 및/또는 전원 등을 포함할 수 있고, 시스템의 경우, 상기 전자 부품(1002)은 입출력 수단, 하우징 및/또는 전원 공급부 등을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (12)

  1. 3차원적으로 배열되어 블록 데이터를 저장하는, 메모리 셀들을 포함하는 메인 메모리 어레이;
    2차원적으로 배열되어 챕터 데이터를 저장하는, 캐쉬 셀들을 포함하는 캐쉬 메모리 어레이;
    1차원적으로 배열되어 페이지 데이터를 전송하는, 비트라인들을 포함하는 비트라인 구조체; 및
    상기 비트라인 구조체를 통해 상기 캐쉬 메모리 어레이 연결되는 비트라인 디코더를 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 캐쉬 셀들은 상기 메모리 셀들과는 다른 메모리 요소들을 사용하여 구현되는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 캐쉬 셀들은 상기 메모리 셀들에 비해 빠른 동작 속도를 갖는 메모리 요소들을 사용하여 구현되는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 캐쉬 메모리 어레이는 상기 비트라인들을 가로지르면서 상기 캐쉬 메모리 셀들을 제어하는 복수의 캐쉬 라인을 포함하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 메인 메모리 어레이는 2차원적으로 배열되어 상기 메모리 셀들을 연결하는 복수의 수직 라인들을 포함하고,
    상기 캐쉬 셀들 각각은 상기 수직 라인들 중의 상응하는 하나에 연결되는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 메모리 셀들은 전하저장층을 포함하는 메모리 요소들이고,
    상기 캐쉬 셀들은 가변저항 특성을 갖는 메모리 요소들인 반도체 장치.
  7. 청구항 1에 있어서,
    상기 메인 메모리 어레이는, 그 각각은 블록 데이터를 저장하도록 구성되는, 복수의 블록들을 포함하고,
    상기 캐쉬 메모리 어레이는 상기 블록들 각각에 대응하여 제공되는 복수의 부분 캐쉬 메모리 어레이들을 포함하는 반도체 장치.
  8. 청구항 7에 있어서,
    상기 부분 캐쉬 메모리 어레이들 각각은 한 페이지 또는 그 이하의 데이터를 저장하도록 구성되는 반도체 장치.
  9. 청구항 7에 있어서,
    상기 부분 캐쉬 메모리 어레이들 각각은 두 페이지 또는 그 이상의 데이터를 저장하도록 구성되는 반도체 장치.
  10. 청구항 1의 반도체 장치를 동작하는 방법에 있어서,
    상기 캐쉬 메모리 어레이와 상기 비트라인 디코더 사이의 데이터 교환은 한 페이지 또는 그 이하의 단위로 수행되고,
    상기 캐쉬 메모리 어레이와 상기 메인 메모리 어레이 사이의 데이터 교환은 적어도 두 페이지 이상의 단위로 수행되는 반도체 장치의 동작 방법.
  11. 청구한 10에 있어서,
    상기 메인 메모리 어레이에 대한 쓰기 동작은
    상기 비트라인 디코더를 경유하여 입력되는 외부 데이터를, 한 페이지 또는 그 이하의 단위로, 상기 캐쉬 메모리 어레이에 기록하는 캐쉬 쓰기를 적어도 한번 실시하는 단계; 및
    상기 캐쉬 메모리 어레이에 저장된 데이터를, 적어도 두 페이지 이상의 단위로, 상기 메인 메모리 어레이로 기록하는 캐쉬-메인 복사를 한번 실시하는 단계를 포함하는 반도체 장치의 동작 방법.
  12. 청구한 10에 있어서,
    상기 메인 메모리 어레이에 대한 읽기 동작은
    상기 메인 메모리 어레이에 저장된 데이터를, 적어도 두 페이지 이상의 단위로, 상기 캐쉬 메모리 어레이에 기록하는 메인-캐쉬 복사를 한번 실시하는 단계; 및
    상기 캐쉬 메모리 어레이에 기록된 데이터를, 한 페이지 또는 그 이하의 단위로, 상기 비트라인 디코더로 전송하는 캐쉬 읽기를 적어도 한번 실시하는 단계를 포함하는 반도체 장치의 동작 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150099140A (ko) * 2014-02-21 2015-08-31 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조방법
WO2019023071A1 (en) * 2017-07-26 2019-01-31 Micron Technology, Inc. SELF-LINKED MEMORY BRIDGES IN CROSS-POINT MEMORY NETWORKS

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102449571B1 (ko) 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6240622B1 (en) * 1999-07-09 2001-06-05 Micron Technology, Inc. Integrated circuit inductors
US6765813B2 (en) * 2000-08-14 2004-07-20 Matrix Semiconductor, Inc. Integrated systems using vertically-stacked three-dimensional memory cells
US6778179B2 (en) * 2001-05-18 2004-08-17 Sun Microsystems, Inc. External dirty tag bits for 3D-RAM SRAM
US6768661B2 (en) * 2002-06-27 2004-07-27 Matrix Semiconductor, Inc. Multiple-mode memory and method for forming same
JP5417674B2 (ja) * 2009-07-21 2014-02-19 維男 中村 計算機システム及び主記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150099140A (ko) * 2014-02-21 2015-08-31 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조방법
WO2019023071A1 (en) * 2017-07-26 2019-01-31 Micron Technology, Inc. SELF-LINKED MEMORY BRIDGES IN CROSS-POINT MEMORY NETWORKS
US10510957B2 (en) 2017-07-26 2019-12-17 Micron Technology, Inc. Self-aligned memory decks in cross-point memory arrays
US11018300B2 (en) 2017-07-26 2021-05-25 Micron Technology, Inc. Self-aligned memory decks in cross-point memory arrays
US11489117B2 (en) 2017-07-26 2022-11-01 Micron Technology, Inc. Self-aligned memory decks in cross-point memory arrays

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