JP5377669B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に係わり、特に、磁気抵抗変化を利用したメモリにおいて、消去モードを備えた方式、及び、その消去方法に関するものである。

不揮発性メモリのなかで、磁気抵抗変化を利用したメモリであるＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＰＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ ＲＡＭ、スピン注入ＲＡＭ）は、高速動作が可能でありかつ実用上無限回の書き換えが可能な不揮発ＲＡＭとしての可能性がある。非特許文献１や非特許文献２に示されるＳＰＲＡＭのセルは、図２１（ａ）の回路図に示すように、１つのトンネル磁気抵抗素子ＴＭＲと選択トランジスタＭＣＴ、ワード線ＷＬとビット線ＢＬ、ソース線ＳＬからなる。図２１（ｂ）にその断面構造例を示す。トンネル磁気抵抗素子ＴＭＲには、図２２に示すように、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、平行状態、反平行状態の２状態をとる自由層ＦＬからなる。これらの膜の間にはトンネル障壁膜ＴＢがある。情報の記憶は、この自由層のスピンの向きで記憶し、図２２（ａ）の固定層に対して反平行状態（ＡＰ）ではトンネル磁気抵抗素子の電気抵抗が高抵抗状態となり、図２２（ｂ）の平行状態（Ｐ）で低抵抗状態となる。これを情報の“０”と“１”に割り当てる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取り、記憶された情報を得る。書き換え動作では、固定層ＰＬ、トンネル障壁膜ＴＢ、自由層ＦＬに垂直方向の電流によって、自由層のスピンの向きを制御できる。すなわち、固定層ＰＬから自由層ＦＬの向きに電流を流すと、自由層ＦＬへは、この層の磁化の向きを固定層ＰＬと逆の向きにする方向のスピンを持った電子が主に流れる。このため、この電流値が一定のしきい値を越すと、固定層ＰＬと自由層ＦＬの磁化の向きは反平行となる。逆に、自由層ＦＬから固定層ＰＬへの向きに電流を流すと、自由層ＦＬへは、この層の磁化の向きを固定層ＰＬと同じ向きにする方向のスピンを持った電子が主に流れる。この電流値が一定のしきい値を越すと、固定層ＰＬと自由層ＦＬの磁化の向きは平行となる。すなわち、このメモリでは、情報“０”と“１”とを電流の向きで書き分けるのである。この方式を用いると、書き換えに必要な電流（しきい値）がトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減でき、スケーラビリティの点で優れる。トンネル障壁膜ＴＢとしては、ＭｇＯなどが用いられる。

このメモリの特徴としては、非特許文献１及び２に示されているように、電源を切っても情報が消えない、すなわち、不揮発である。また、フラッシュメモリと比較して書き換え可能回数が非常に大きく、１０年間で連続的に無制限で書き換え可能である。つまりＤＲＡＭやＳＲＡＭと同様な使用が可能である。しかも、ＤＲＡＭやＳＲＡＭと同じように、“１”情報と“０”情報をランダムな場所に同等な時間での読み書きが可能である。フラッシュメモリでは、これが可能では無く、２値を記憶するメモリセルでも、消去動作と呼ばれるある領域のメモリセルを一括して例えば“０”の記憶状態にする動作と、書き込み動作と呼ばれるこの消去状態のメモリセルの内、指定されたメモリセルを“１”の記憶状態にする動作とに分かれる。このような非対称な動作が、ＭＲＡＭやＳＰＲＡＭでは必要ない。このメモリは、ＳＲＡＭやＤＲＡＭとまったく同じ動作が可能でありながら、フラッシュメモリのように不揮発であるので、従来、揮発であるＳＲＡＭやＤＲＡＭと不揮発であるフラッシュメモリとを使い分ける必要が無く、部品点数を減らしたり、メモリ制御の階層を浅くすることができる。

2009 Symposium on VLSI Circuits, Digest of Technical Papers, pp.84-85, June 2009 IEEE Journal of Solid-State Circuits, Vol. 43, pp. 109-120, January 2008

しかしながら、このメモリを用いたシステムにおいて、メモリの過去の情報が残っていることはセキュリティの観点から好ましくない場合がある。従来のフラッシュメモリであれば、この領域に対して、消去動作を行い、何も書かれていない状態を実現できる。しかし、ＭＲＡＭやＳＰＲＡＭでは、ＳＲＡＭやＤＲＡＭとまったく同じ動作が可能であるため消去動作という区別は本来必要ない。しかしながら、システムにとっては、不揮発のために情報が残っているので、必要な領域に対して消去動作を行う必要が生じる。このメモリは、ＳＲＡＭやＤＲＡＭとまったく同じ動作が可能でありながら、不揮発であるので、このような課題を生じる。本発明は、これを解決するものである。

また、揮発であるＳＲＡＭやＤＲＡＭと不揮発であるフラッシュメモリとを使い分ける必要が無いので、ＳＲＡＭやＤＲＡＭという揮発性メモリとの混合使用はこの課題の解としてはふさわしくない。このメモリにおいて格納された情報を消し去る機能が必要となる。更には、この動作を低電力、又は、高速に行う必要がある。

本発明で示す代表的な手段は下記である。

第１の手段として、一連のデータ（書き込み単位）を書き込んだメモリセルの一部に所定のデータを書き込むことで消去動作を行う。これにより、消去後に読み出したとしても意味のないデータ列のみが読みだされるため高いセキュリティが実現できる。また、一部のメモリセルのみを書き換えるので低電力、又は、高速に行うことができる。

第２の手段として、消去状態か書き込み状態かを示すフラグビットと、ダミーパターンデータブロックを具備し、フラグビットが消去状態であることを示す場合には、ダミーパターンデータブロックから出力されるデータを外部に出力する。これにより、消去する際には、すべてのデータを変更する必要はなく、また、外部に読み出される情報は、ダミーパターンデータブロックから出力される意味のないデータ列のため高いセキュリティを確保できる。

第３の手段としては、メモリセルアレーを情報保持時間が異なる２種類のメモリセルに構成し、一連のデータ（書き込み単位）を２種類のメモリセルに分割して書き込む。この際には、一方のメモリセルを揮発性メモリとすることがさらに望ましい。これにより、時間が経過すると（もしくは、電源が切断されると）、一部の情報が消失し、書き込み単位内のデータは意味のないデータ列となる。

消去コマンドを受け付ける機能を備えたので、システム側は消去が必要な動作を実現することができ、システムの所望のセキュリティを実現できる。

本発明の第１の実施例を示す図である。 本発明の第２の実施例を示す図である。 本発明の第３の実施例を示す図である。 図３の実施例の動作例を示す図である。 プログラム中のＲＡＭ領域のアサインと開放、消去の流れを示す図である。 模式的なシステムの階層構成を示す図である。 (a)、(b)は、システムでのアプリケーション毎のＲＡＭ領域のアサインと開放、消去の流れを示す図である。 本発明の第４の実施例を示す図である。 本発明の第５の実施例を示す図である。 本発明の第６の実施例を示す図である。 (a)、(b)は、書き換えドライバの例を示す図である。 メモリセルアレー部分のメモリの断面図と周辺回路の断面図を示す図である。 メモリセルアレー部分のメモリの断面図と周辺回路の他の断面図を示す図である。 メモリセルアレーの他のメモリの断面構造例を示す図である。 メモリセルアレーの他のメモリの断面構造例を示す図である。 ＴＭＲ素子部分の実施例を示す図である。 (a)、(b)は、他のＴＭＲ素子部分の模式図を示す図である。 本発明の第７の実施例を示す図である。 本発明の第８の実施例を示す図である。 (a)、(b)は、ＭＣＭ（マルチチップモジュール）の適用例を示す図である。 (a)、(b)は、従来例を示す図である。 (a)、(b)は、ＴＭＲ素子の状態を示す図である。

本発明の第１の実施例を図１を用いて説明する。本発明を用いた記憶装置のチップＣＨＩＰには、少なくともアドレス信号Ａｉ、クロック信号Ｃｌｏｃｋ、コマンド信号Ｃｏｍｍａｎｄが入力される。アドレス信号で選択するメモリセルを特定し、クロック信号に同期させて外部との信号のやり取り、及び、内部の動作を行う。コマンド信号でこのチップが行なうべき機能を決める。コマンド信号は専用の信号ピンの場合もあれば、他の信号との組み合わせで行なう場合もある。この図には示していないが、外部電源端子とこれから発生する内部電源発生回路がある。アドレス信号Ａｉ、クロック信号Ｃｌｏｃｋ、コマンド信号Ｃｏｍｍａｎｄは、コマンド制御回路ＣＭＤに入力する。コマンド制御回路ＣＭＤは、アドレス信号Ａｉ、コマンド信号Ｃｏｍｍａｎｄで指定される書き込みコマンドを受けて、外部から入力されるデータをメモリセルに書き込む動作を制御する。本発明で特徴的なことは、コマンド制御回路ＣＭＤの中に消去動作を起動させるコマンドを受け付け、また消去動作を制御する回路ブロックである消去動作制御回路ＥＣＤを持つことである。消去動作制御回路ＥＣＤは、特定の信号ピンからの信号（例えば、コマンドを受け付けている期間においてハイレベルである信号）を受けて消去モードであることを判定したり、或いは複数の信号の組み合せで同様に消去モードであることを判定したりする消去コマンドデコーダ部や、この消去コマンド受けて、必要な内部信号を発生する消去動作制御部などからなる。

従来例で説明したようなメモリセルＭＣで構成されるメモリセルアレーは、本発明では、第１のアレーＣＯＡと第２のアレーＤＴＡの２つに分けられるのが特徴である。どのメモリセルに書き込むかを示すアドレス信号と共に書込みコマンドが入力された際に、入力されたデータは、第１のアレーＣＯＡと第２のアレーＤＴＡとに分けて書き込まれ、第１のアレーＣＯＡに記憶されたデータと第２のアレーＤＴＡに記憶されたデータで一連のデータ（書き込みデータの単位）となるのが特徴である。なお、アレーＣＯＡに分配されるメモリセルの数は、アレーＤＴＡに分配されるメモリセルの数よりも小さくしておくのが望ましい。これは、この図に示す例のように、例えば一本のワード線ＷＬ１をこの両方のアレーに共通にし、このワード線ＷＬ１で選択される複数のメモリセルの数を、書き込まれるデータの単位に（例えば２５６個）合わせるようにすれば容易に実現できる。ＤＥＣはアドレス信号から所望のワード線を選択するデコーダ回路であり、ＷＬＤはワード線を駆動するワードドライバである。また、第１のアレーＣＯＡのビット線の例がＢＬＣ１であり、第２のアレーＤＴＡのビット線の例がＢＬＤ１である。このビット線の信号を増幅するアンプ、又は、このビット線へ送る書き込みデータをラッチする回路ブロックが、ＳＡ／ＬＡである。この各々のビット線に対応する入出力制御回路ＲＷＢに対応した信号線としてＲＯＣ１やＲＯＤ１がある。入出力制御回路の出力ＤＲＷは、入出力バッファＤＯＢを介して入出力端子ＤＩＯと接続されている。

このように、一連のデータが第１のアレーＣＯＡと第２のアレーＤＴＡとに分けて書き込まれるが、どのメモリセルを消去するかを示すアドレス信号と共に消去コマンドを受け取ると本発明では、第１のアレーＣＯＡにのみ、特定のデータを書き込む。特定のデータとは、すべて“０”であったり、すべて“１”であったり、或いは“１”と“０”とが単純に繰り返されるデータである。これを持って消去を終了したとしてしまうのが本発明の特徴である。すなわち、第２のアレーＤＴＡに対しては書き込みの動作は行わない。第１のアレーＣＯＡのデータ数は少ないので、書き込み動作に必要な電流の総和が小さくなり低電力にこのチップで定義した消去動作を完了できる。また、本発明のような電流で情報を書き込むメモリの場合は、ピーク電流の制限により、１本のワード線で選択されるメモリセルに一括して書き込むことができない場合がある。この場合、１本のワード線で選択されたメモリセルに順次データを書き込むことになるが、本願発明のように第１のアレーＣＯＡのみに書き込むことで消去動作を完了させれば高速に消去動作を終了することが可能となる。なお、一連のデータは、第１のアレーＣＯＡ、第２のアレーＤＴＡの両方に書き込まれている（本実施例では、一本のワード線単位であるとした）ので、このデータを読み出しても意味の無いデータしか出てこない。すなわち、このデータ領域は消去されたことになる。なお、本図に示される半導体集積回路は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術を基本にして形成される。

図２は本発明の第２の実施例である。図１と異なる部分を主体に説明する。図１と同様に、ＣＯＡとＤＴＡの２種類のアレーがある。ＣＤＯ１は、ＣＯＡの中の特定のアドレスに対応した出力信号である。ここでは、ワード線ＷＬ１とビット線ＢＬＣ１とで選択されるメモリセルＭＣ１の情報に対応したデータとする。また、実施例１では、一連のデータをＣＯＡとＤＴＡの両方に書き込んでいたが、本実施例では、一連のデータは、ＤＴＡのみに書き込まれ、ＣＯＡは、消去動作が行われた否かを示すフラグビットとして使用する。

まず、消去動作では、ＣＯＡに含まれるＭＣ１のメモリセルのみに例えば“０”を書き込む。こうすることによって、ワード線ＷＬ１に接続されたＤＴＡに含まれるメモリセルのデータは消去されたとみなすというのが本発明の特徴である。書き込み時には、この例ではＭＣ１のメモリセルに“１”を書き込み、入力されたデータをＤＴＡに書き込む。読み出し時には、ＣＤＯ１には、このＭＣ１の“１”又は“０”の情報に応じた信号が出力される。ここで、本実施例では、特定のデータを記憶したダミーパターンデータブロックＤＰＤを配置している。このダミーパターンデータブロックＤＰＤは、“１”と“０”の繰り返しデータ等、特に意味のないデータを出力する。このＤＰＤは不揮発である必要は無く、例えば書き込み単位のデータの数と等しい段数のインバータチェーンで構成し、それぞれのインバータの出力をダミーデータとして出力するように構成できる。インバーチェーンで構成すると、その各々の出力は、特定のデータパタン、この場合は“１”と“０”の繰返しとなる。また、ＤＰＤは、単に、書き込み単位のデータの全ビットがグランドレベルでも良いし、安定化された高電位電源レベルでも良い。又は、インバータチェーンでなく、フリップフロップ列でも良いし、ヒューズ手段で構成し自由な信号列を作成しても良い。或いは、磁性体メモリをそのまま用いても良い。

ここで、入出力制御回路の出力をＤＲＷとし、ダミーパターンデータブロックＤＰＤから出力される同様な種類の信号をＤＤＷとする。ＳＥＬＫは選択回路であり、読み出し時にＣＤＯ１の出力信号に従って、出力バッファに、ＲＷＢの出力ＤＲＷを伝えるか、ＤＰＤの出力ＤＤＷを伝えるかを選択する回路である。読み出し時には、ＲＷＢにはメモリセルの情報が、ＤＰＤには予め設定された情報が入っている。ここで、ＣＤＯ１の信号がＭＣ１の“０”に対応した信号とする。従って、ＤＴＡに記憶されたデータは消去されたものである。ＳＥＬＫでは、ＤＰＤの出力ＤＤＷの信号を出力バッファに伝える。よって、読み出される信号は、例えば、“１”と“０”の繰返しデータとなり、消去された意味の無いデータとなるのである。このように、本実施例では、消去は、ＭＣ１のデータを書き換えたのみで終了し、高速かつ低電力とできるという特徴がある。なお、ＣＤＯ１の信号がＭＣ１の“１”に対応した信号の場合は、通常の読み出しが行なわれる。

このＣＤＯ１のように、ＳＥＬＫにて、通常読み出しと、予め定められた（消去されたことに対応した）データの読み出しのどちらを選択するかの判定信号は、ＣＯＡ内部の複数のデータから作成するなど色々な変形例が考えられる。また、本実施例では、単にＣＯＡをフラグビットとして使用しているが、実施例１のように書き込みデータの単位を分割して記憶し、その一部のみを消去する方法と併用する（フラグビットも含め、ＣＯＡのメモリセルには所定のデータを一括して書き込む）と、さらにセキュリティが高くなる。

図３は本発明の第３の実施例を示す図である。ＰＲＯＣと示されたチップと、ＳＰＲＡＭ ＣＨＩＰと示されたチップとからなる。ＰＲＯＣと示されたチップでは、例えばマイコン部、ある機能を有した論理回路ユニットとしてのＡＡ、入出力回路ＩＯ、メモリ専用の制御及び入出力回路ＭＥＭ ＩＯ、周辺バスであるＢバスを有する。このマイコン部は、ＣＰＵ（Ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、消去動作制御回路ＥＣＤを備えたＳＰＲＡＭを有し、更に他の種類のメモリＯＲＡＭが混載される場合もある。これらは、内部バス（Ａバス）に共通接続される。消去制御ブロックＥＣＤを備えたＳＰＲＡＭの構成及び機能は、本発明の第１又は第２の実施例と同様な構成である。また、ＭＥＭ ＩＯには、ＳＰＲＡＭ ＣＨＩＰが接続される。ＳＰＲＡＭ ＣＨＩＰは、本発明の第１又は第２の実施例と同様な構成である。その他周辺回路部は特に制限されないがタイマやカウンタ等を備える。このような構成の装置を用いて、所望のシステムが組まれるが、本実施例ではそこで用いるＳＰＲＡＭのような磁気抵抗変化を利用したメモリが、消去機能を有しており、ＣＰＵの制御に従って、残したくないデータを自在に消去することができる。これによりセキュリティに優れたシステムを構成できるという特徴がる。

図４は、図３の装置を用いた動作の一例を、プログラム記述と消去動作の関係から説明した実施例である。図４では、プログラム記述の各ラインが並んでいる様子を示しており、この記述に従って、図３のような装置のＣＰＵにて演算処理が行なわれて行く。ここで、第ｋ行がこのプログラムの所定の処理を行うためのメモリＲＡＭの領域がアサインされる命令であるとする。これに従って、この記述中のメモリ空間のある領域がこの処理のワークメモリ領域となり処理が行なわれる。その後、処理が終わり、第ｎ行がこのメモリ空間を開放する命令とする。この時、図３を用いた装置では、この領域の消去動作を、図１又は図２で例を示した方法によって、高速かつ低消費電力にて行なうことができる。すなわち、図５に示したように、あるＲＡＭ領域Ａがアサインされ、これを用いた演算処理が終了後、ＲＡＭ領域Ａ開放の記述が現れる。これによって、この領域の消去を行なうコマンドをＣＰＵが発行する。これにより、その領域に対応したＰＲＯＣ上のＳＰＲＡＭ又はＳＰＲＡＭ ＣＨＩＰにて、対応した領域Ａの消去が行なわれるのである。本実施例によれば、ひとつのプログラムの実行途中でアサインされた領域を小まめに消去する動作が可能となり、セキュリティに優れたシステムを構成することができる。

この消去動作は、演算処理の様々な階層で用いることができる。図６はこの実施例を説明するために、システムの階層構成を模式的に示したものである。あるシステムを考えると、そこで動作するアプリケーションソフトウエアが存在する。このアプリケーションソフトウエアが動作するには、コンピューティングシステムの基本ソフトであるＯＳとこのアプリケーションソフトウエアとを効率よく結ぶためのミドルウエアが存在する。更に、このＯＳを動作させるハードウエアは主としてＣＰＵとメモリで構成されるが、このハードウエアをＯＳの下で効率よく動作させるにはファームウエアと呼ばれる仕掛けが用いられる。このような階層を取るシステムにおいて、本発明では、この図の最下層においたメモリが不揮発かつ無限回の書き換えが可能であり、かつ、ＤＲＡＭやＳＲＡＭと同等の書き換え性能が実現できるメモリでありながら、消去モードを用意し、しかもこの消去動作を高速かつ低消費電力で可能とできるという特徴を有する。このような階層において、使い手の工夫によって様々なことを行なうことができ、セキュアなシステムを構築できる。この例を図７で説明する。この例では、簡単のために、図７（ａ）のように、ＣＰＵと消去制御ブロックＥＣＤを備えたＳＰＲＡＭ ＣＨＩＰの２つで説明する。ＣＰＵによってあるアプリケーションが作動する例である。図７（ｂ）に例の一つを示す。まず、アプリケーションプログラムが開始され、ある処理が行なわれ、その後このアプリケーションが終了する。ここまでは通常の動作である。この後、本発明では消去動作を行うコマンドを発行する。これによって、本発明を用いたシステムではこのアプリケーションで使用した領域の消去を行なうというのが特徴である。消去コマンドが発行されると、ＳＰＲＡＭ ＣＨＩＰでは図１や図２の方法によって、例えば、全チップを消去してしまう。これによって、このアプリケーションの動作で取得、作成されたデータはすべて読み出せなくなり、これによってセキュリティの高いシステムが可能となる。

図８は、本発明の第４の実施例を示す図である。本実施例では、実施例１と同様にデータを複数に分割して格納するが、そのメモリセルアレーの構成又はメモリセルの構成が異なっていることを特徴とする。これによって、消去する部分のメモリセルを自由度を高く設計することが可能となる。ＤＴＡ１とＤＴＡ２はそれぞれメモリセルアレーである。ＤＴＡ１ではメモリセルＭＣ１が２次元的に敷き詰められる。ＢＬＤ１はビット線の例であり、センスアンプと書き込みデータのラッチであるＳＡ／ＬＡ１からなっている。ＤＴＡ２では、メモリセルＭＣ２を有し、ビット線ＢＬＤ２にて、センスアンプ／ラッチであるＳＡ／ＬＡ２と接続している。書き込まれる、又は読み出される、単位のデータはこの２つのアレーに分割されて格納される。もちろん、３つ以上に分割されても良い。本実施例では、ＤＴＡ１とＤＴＡ２はそれぞれ異なるメモリセルを有するという特徴がある。例えば、ＤＴＡ２はＳＰＲＡＭであるが、ＤＴＡ１はＳＲＡＭやＤＲＡＭでも良い。この方式によれば、電源を切るとＤＴＡ２にはデータが残るが、ＤＴＡ１のデータは消えてしまう。そこで、ＤＴＡ１のデータのみを読み出し、ユーザが別の記憶装置に保持することによって、ＤＴＡ１のデータを所有しているユーザでなければ元のデータを復元できないことになる。この際、ユーザは、すべてのデータを別の記憶装置に保存する必要はなく、少ない容量の外部記憶装置に一部のデータを退避すればよい。これにより、必要なデータを残しながら、電源を切ると他からは解読できず、高いセキュリティを実現できる。特に、実施例１と比較すると、実施例１では、消去コマンド発効前に、電源が切られるとＣＯＡにもデータが残ってしまう可能性があるが、本構成をとれば、電源が切られると情報が消失してしまうため、高いセキュリティが実現できる。

又は、消去速度が異なるメモリ、或いは、一方にのみ消去機能を備えた構成でも良い。例えば、ＤＴＡ１のメモリセルには、ＤＴＡ２のメモリセルよりもＴＭＲ素子の面積が小さなものを用いる。このようにすれば、容易に消去できたり、面積を適切に選ぶことにより、例えばＤＴＡ２もデータは１０年間不揮発であるが、ＤＴＡ１のメモリセルは１年間で消えてしまうといった設定も可能である。消去補助機能を使った実施例は後述する。更に、図８においては、ＳＡ／ＬＡ１は消去制御回路ＥＣＤで制御されるが、ＳＡ／ＬＡ２は制御されない例を示している。つまり、消去動作は、ＳＡ／ＬＡ１の回路のみが行うことができる。図８において、他の記号は図１と同じである。

なお、実施例２のＣＯＡに本実施例のＤＴＡ１を適用できる。例えば、電源投入時のＤＴＡ１の情報を消去を示す情報“０”を記憶するものとしておけば、電源を再投入した直後は、常にＤＰＤから情報が読みだされることになり、高いセキュリティを保つことが可能となる。

図９は、本発明の第５の実施例を示す図である。この実施例では、実施例４で示したＤＴＡ１とＤＴＡ２とを、チップ上の異なった場所に配置し、それぞれのワードドライバＷＬＤ１、ＷＬＤ２を備えている。書き込み単位、又は、読み出し単位のデータは、この２つのアレーに分割して置かれるが、複数のＤＴＡ１はチップのひとつの場所に集めて配置され、その残りのチップの部分にＤＴＡ２が配置される。この実施例によると、２つアレーへ分割されたデータの関連が物理的には同定が困難となるため、不当なデータの解析に対して更にセキュリティを高めることができるという特徴がある。また、２つのアレーは機能が異なるので、これらをそれぞれ一か所に集めることにより、より小さな面積でチップが構成できることもある。この図９では、更に、例えばＤＴＡ１の情報が消されたデータの単位については消去済みとして、所望の一定のデータを出力するための回路であるＤＰＤを備えることもできる。

図１０は本発明の第６の実施例を示す図であり、データを分割格納する２つのアレーブロック、ＡＤＴＡ１とＡＤＴＡ２と入出力端子ＤＱまでの構成例を示した例である。ここで、ＡＤＴＡ１は、実施例１及び２のＣＯＡに対応し、実施例４及び５のＤＴＡ１に対応する。また、ＡＤＴＡ２は、実施例１及び２のＤＴＡに対応し、実施例４及び５のＤＴＡ２に対応する。対応するビット線ＢＬ１〜ＢＬ４、ソース線ＳＬ１〜ＳＬ４に接続されたＭＣ１１，ＭＣ１２〜ＭＣ４２はメモリセルであり、ＭＣ１１に示したように各々はＴＭＲ素子ＴＭＲと選択トランジスタＭＣＴとで構成されている。ワード線ＷＬ１、ＷＬ２によって、各メモリセルの選択トランジスタが駆動される。ＳＡ１〜ＳＡ４はセンスアンプであり、ＬＡ１〜ＬＡ４はセンスアンプのセンス結果を格納するラッチ回路であり、ＷＤ１１・ＷＤ１２〜ＷＤ４１・ＷＤ４２は、書き換えドライバである。ラッチ回路ＬＡは、対応するメモリセルが書き込み対象となった場合に、格納したデータに従った情報を出力する。これにより、書き換えドライバＷＤにより相補の信号となり、ビット線・ソース線に電位差が生じ、メモリセルに電流が流れる。一方、書き込み非対象の場合は、ビット線側に接続された出力線と、ソース線側に接続された出力線に相補の信号を出力する。これにより、書き込み非対象の場合は、ビット線とソース線が同じ電位に駆動されることになり、電位差が発生しないためメモリセルには電流が流れない。よって、書き換え動作が起こらない。ＳＡＥはセンスアンプの活性化信号である。ＡＤＴＡ１のセンスアンプはＹＳ信号ＹＳ１で選択され、ＡＤＴＡ２のセンスアンプはＹＳ信号ＹＳ２で選択される。この例では、各メモリセルアレーＡＤＴＡ１とＡＤＴＡ２からは、２本の内部入出力ラインＩＯ１，ＩＯ２へセンスアンプの結果が伝えられる構成となっている。このＩＯ１，ＩＯ２と各メモリセルアレーＡＤＴＡ１とＡＤＴＡ２との接続が、ＹＳ１、ＹＳ２によって行なわれる。なお、メモリセルアレーは実際はもっと多く配置され、これに対応したワード線、ＹＳ信号が用意される。内部入出力ラインＩＯ１，ＩＯ２は、マルチプレクサＭＵＸ１にてひとつが選択され、入出力端子ＤＱへその信号が出力される。外部からのデータの入力も同様であり、ＤＱからの信号は、ＭＵＸ１で各ＩＯ１，ＩＯ２に振り分けられ、ＹＳ信号によって書き込むべきアレーへ信号が伝えられる。

このようなアレー構成によって、本発明をメモリアレーとして実現することができる。本実施例で、ＡＤＴＡ１とＡＤＴＡ２とで異なる点は、消去制御信号ＥＲが、ＡＤＴＡ１内部の書き換えドライバには入力されているが、ＡＤＴＡ２内部の書き換えドライバには入力されていない点である。すなわち、消去動作はＡＤＴＡ１にのみ行うのである。具体例は図１１で述べるが、このように２つのアレーを持ち、ひとつの単位のデータを２つに分割して格納し、片方のアレーのみに消去手段を設けることにより、消去動作を行うモードをこのメモリチップが持つことができ、かつこの消去動作が高速かつ低電力となるという特徴がある。

ＡＤＴＡ１とＡＤＴＡ２の異なる書き換えドライバの簡単な例を図１１に実施例として示す。まず、消去動作を行わないＡＤＴＡ２の方からであるが、これは図１１（ｂ）の方のようにラッチの出力をそのまま十分な駆動力をつけてビット線ＢＬ３とソース線ＳＬ３を駆動すればよい。この図には示していないが、タイミングを決める信号を入力するにはそれぞれのインバータの一つを２入力ＮＡＮＤに変えれば良い。一方、消去動作を行うＡＤＴＡ１では、図１１（ａ）に示すように単純に２入力ＮＡＮＤを用意し、消去制御信号ＥＲを入力すればよい。消去制御信号ＥＲを低レベルとするとすべての２入力ＮＡＮＤの出力は高レベルとなる。この消去制御信号ＥＲはＡＤＴＡ１のすべての書き換えドライバに共通に入っていることを注意しておく。よって、すべてのセルに同じ情報が書き込まれることになる。これによってこれらのメモリセルの情報を消去できたことになり、よってＡＤＴＡ２と合わせて読んでも復元は不可能となる。また、情報を読み出そうとした際に、アレーの情報ではなく、異なる回路からの意味のない情報となる。なお、タイミングを決める信号を入力するにはそれぞれの他のインバータの一つを２入力ＮＡＮＤに変えれば良い。

図１２は本発明の消去コマンドでの動作を行わない通常のメモリセルアレー部分のメモリの断面図と周辺回路の断面図を示している。実施例１等、消去コマンドで特定の情報が書き込まれる場合は、同様の構成ができる。メモリセルは、１つのｎＭＯＳトランジスタとトンネル磁気抵抗ＴＭＲからなる。ワード線ＷＬはトランジスタのゲートＧＰに接続される。ゲート材料は、Ｐ型ポリシリコンやＰ型ポリシリコンの上部にシリサイドあるいは、タングステン（Ｗ）が積層され、低抵抗化されている。メモリセルトランジスタは、ｐ型の半導体領域ｐＷＥＬ中に形成される。ｐ型半導体領域ｐＷＥＬは、ｎ型半導体領域ＤＷＥＬの中に形成され、このＤＷＥＬはＰ−Ｓｕｂ上に形成される。ｎＭＯＳトランジスタの拡散層ＬＮの一方には、ソース線コンタクトＳＬＣが配置される。ソース線コンタクトは、隣接するメモリセルＭＣと共有化して小面積化している。ソース線コンタクト上には、ワード線と直交する方向にソース線が配線される。ソースコンタクトが配置されない拡散層ＬＰには、トンネル磁気抵抗ＴＭＲに接続される下部電極コンタクトＢＥＣが配置される。下部電極コンタクトＢＥＣはトンネル磁気抵抗が配置される下部電極ＢＥに接続される。下部電極ＢＥ上には、複数の磁性体膜とトンネル膜からなるトンネル磁気抵抗ＴＭＲが配置される。トンネル磁気抵抗ＴＭＲには、少なくとも１層のトンネル膜ＴＢとその両側に配置される固定層ＰＬと自由層ＦＬが含まれる。磁性体の固定層ＰＬでは、内部の電子のスピンの向きが一定方向に固定されている。一方、磁性体の自由層ＦＬでは、内部の電子のスピンの向きが固定層に対して平行・反平行状態の２状態のいずれかの状態にある。本構成では、トンネル膜ＴＢと下部電極の間に固定層ＰＬが配置され、トンネル磁気抵抗ＴＭＲの上層に配線されるビット線ＢＬとトンネル膜ＴＢの間に自由層ＦＬが配置される。ビット線は、ワード線と直交し、ソース線と平行に配線される。

図１３は、本発明の消去コマンドでの動作を行うメモリセルアレー部分のメモリの断面図と周辺回路の断面図を示している。本例の特徴は、下部電極ＢＥの下方にワード線と平行に走るアシストワード線ＡＷを配置したことである。このアシストワード線ＡＷに電流を流すことによって磁界を発生することができる。この磁界によって、特定方向の書き込みを加速し、すなわち消去動作を加速することができる。この図では、ビット線に直交する場合を示したが、平行に配置することも可能である。ひとつのビット線に繋がるすべてのメモリセルのフリー層をこの発生した磁界ですべて同じ向きに揃える動作も可能である。つまり消去動作が容易に実現できる。

図１４は、本発明を消去コマンドでの動作を行わない通常のメモリセルアレーの他のメモリの断面構造例を示した図である。メモリセルトランジスタを縦型ＭＯＳで構成したものであり、メモリセル面積を４Ｆ^２まで低減できる。ＰＬは固定層、ＦＬは自由層、ＴＢはトンネルバリアでありＴＭＲ素子を形成している。この図ではＰＬが上部にあるが、ＰＬがＦＬよりも下部にあっても良い。また、縦型ＭＯＳとの高さ方向の配置の順番もこの図とは異なる順番でも良い。ＧＡがゲートであり、上下のｎ＋領域がソース及びドレインであり、ｐ領域にゲートＧＡに印加される電圧によって通常のＭＯＳと同じ動作をする。ゲートＧＡはｐ領域を環状に包む場合もあれば、２方向から或いは３方向から縦型構造の面を制御する場合もある。また、縦型ＭＯＳとしてはこの図はｎＭＯＳであるが、ｐＭＯＳでも構成できる。

図１５は、本発明の消去コマンドでの動作を行うメモリセルアレー部分のメモリの他の断面構造例を示したものである。ＴＭＲ素子部に発熱素子ＨＥＡＴＥＲを付加したものである。この部分は電流又は電圧を印加すると発熱する性質を持っており、書き込み時にはこの素子を活性化させてＴＭＲ素子を加熱する。高温では書き換えに必要な電流を小さくできる。このため、低電力で高速に書き換えが、すなわち消去ができるという特徴がある。ワード線とビット線、ソース線を選択してスピン注入での書き込みを行うときにＨＥＡＴＥＲに信号を印加して発熱させる。又は、ＨＥＡＴＥＲのみに信号を印加して、メモリセルのフリー層の状態をランダムにすることができ、これでも消去動作を行うことができる。

図１６はＴＭＲ素子部分の実施例を示したものである。図２２の従来例でも説明したようにトンネル磁気抵抗素子ＴＭＲには、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、（ａ）の反平行状態、（ｂ）の平行状態の２状態をとる自由層ＦＬからなる。これらの膜の間にはトンネル障壁膜ＴＢがある。この構造をより詳しくした例を図１６に示す。金属配線ＢＥとビット線ＢＬは図１２に対応したものである。この図でも固定層ＰＬ、自由層ＦＬ、及び、トンネル障壁膜ＴＢがある。まず、金属配線ＢＥの上には、金属層１０８が置かれる。この上に固定層ＰＬが配置されるが、この図では１０３と１０２の２層構造となっている。１０３は反強磁性体膜であり、１０２は強磁性体膜である。このように反強磁性体膜１０３を強磁性体膜１０２に合わせることによって、最初に定めた磁化の向きが強固に固定される。これによって、書き換えの電流などでは磁化が変化しない固定層ＰＬとなる。その上にトンネル障壁膜ＴＢが置かれ、その上に自由層ＦＬが置かれる。トンネル障壁膜ＴＢはＭｇＯなどの絶縁膜である。自由層ＦＬは、この例では、１０４、１０５、１０６の多層構造となっている。１０４と１０６は強磁性体膜であるが、１０５はＲｕ（ルテニウム）などの金属である。また、１０４と１０６の磁化は互いに反平行となるようにしてあり、ここでは、２つの強磁性体膜で金属層を挟んだ構造としたが、これを増やして４つの強磁性体膜を用いてそれらの間に金属層（この場合は合計で３層が必要となる）を挿入した構造としても良い。もっと多層でも良い。このようにすることで、熱の擾乱による自由層ＦＬの磁化の向きの揺らぎに対する耐性を高めることができる。一般に温度が上がると熱によって自由層ＦＬの磁化の向きが揺らぎやすくなり、書き込んだ向きと逆の向きに回転してしまう確率が高くなる。しかしながら、このような多層構造をすることによってこの逆の方向に回転してしまう確率を実用上問題無い低いレベルに抑えることができる。また、書き換えを行なう電流のしきい値を低く抑えることができる。この自由層ＦＬの上部は金属層１０７を介してビット線ＢＬと接続されることになる。この例のようなＴＭＲ素子を本発明に用い、読み出し時は再書き込みを行なうことにより、比較的大きな電流で安定に読み出しを行なうことができる。

図１７は、本発明を実現する他のメモリセルアレーのＴＭＲ素子の部分を模式的に示したものである。この実施例では、自由層と固定層の磁化の向きがトンネル障壁層に対して水平ではなく垂直となっている。このような材料を選択することで熱による擾乱に対してＴＭＲ素子の２つの状態（平行と反平行）が安定なメモリ素子とすることができる。これに本発明の温度制御や、破壊読出しを行う方式を適用した実施例では、スケーリングが進んでも、広い温度範囲で安定に動作するメモリ動作を実現できるという特徴がある。このような構造のＴＭＲ素子を適用した様々なメモリセルを用いて、本発明の特徴である本来の書き換え信号の前にこれとは逆特性の書き換え信号を与える動作を実現できる。

図１８は、本発明の第７の実施例である。図１と共通の信号及び部品は同じものを示し、実施例１から６の何れにも適用可能である。この実施例では、このチップが消去動作中であることを示す信号や、消去動作が終了したことを示す信号である外部端子ＥＢＹＳを備えているという特徴がある。消去制御を行うＥＣＤより、消去状態を示す信号としてビジー信号ＥＢＹを備えており、消去動作中であることや、消去動作が終了したことなどが伝えられる。この信号ＥＢＹは、バッファ回路ＣＥＢＹＳにより外部端子ＥＢＹＳから出力される。これによって、システムはこのチップの消去動作の完了信号を得ることができる。消去動作そのものはこれまでの実施例で述べた方法によって行われる。システムによっては、消去の完了信号が必要な場合があり、本実施例であればその信号を供給できるという特徴がある。更に、図１８では、外部端子ＥＢＹＳ及びその関連回路と共に装備でも良いが、タイマー回路ＴＩＭＥＲを設けている。これによって、例えば、このＴＩＭＥＲをリセットせずに５分たつと、ＴＩＭＥＲは消去制御を行うＥＣＤに信号を送り、消去動作を開始させる。これによって、一定時間以上のデータをこのチップに持つことを許さないようにできるという特徴がある。

図１９は、本発明の第８の実施例である。図１８と共通の信号及び部品は同じものを示す。本実施例では、内部電源発生回路ＯＶＧと内部電源の例としてＶｄｉｎｔｅｒが示されており、外部電源端子がＶｄｄである。なお、これまでの実施例には示していないが、このような内部電源発生回路を持つ場合がある。本実施例での特徴は、外部電源端子がＶｄｄに大きなコンデンサ素子ＣＤが付いていることである。これは、チップの外に設けても良いし、パッケージの中にチップと共に封入しても良いし、また、チップ上に形成してもよい。本実施例では、不意に電源が切られても、このコンデンサ素子ＣＤに蓄えられた電荷で消去動作を行うという特徴がある。本実施例では、消去動作が低電力で行えるために、このようなコンデンサ素子ＣＤに蓄えられた電荷で消去動作が可能となる。

図２０のように、本発明に係る半導体装置をＭＣＭ（マルチチップモジュール）化し、コンデンサ素子を配置することができる。図２０（ａ）は正面図、図２０（ｂ）は平面図である。消去モードを持ったＳＰＲＡＭを備えたＣＰＵチップ、消去モードを持ったＳＰＲＡＭ単体チップ、及びＮＡＮＤフラッシュなどの固体素子で構成したストレージ素子ＳＳＤを高密度実装基板に搭載して成る。ＲＦチップなどが搭載される場合もある。これによれば、ユーザの実現したい機能を高性能で且つシングルチップ化する場合よりも短い期間で実現可能になる。しかも消去動作をサポートしつつ、ＳＲＡＭ／ＤＲＡＭ並みの高速であり、かつ不揮発である。ソフトエラーも起こらない。

本発明は、半導体記憶装置に係わり、不揮発かつ書き換え回数が多く、小面積なメモリにおいて、高速かつ低電力な消去動作を可能とした混載メモリ又は単品メモリの分野に関する。

Ａｉ：アドレス信号、Ｃｌｏｃｋ：クロック信号、Ｃｏｍｍａｎｄ：コマンド信号、ＣＭＤ：コマンド制御回路、ＥＣＤ：消去動作制御回路、ＤＥＣ：デコーダ回路、ＷＬＤ：ワードドライバ、ＲＷＢ：入出力制御回路、ＣＯＡ，ＤＴＡ，ＡＤＴＡ：メモリセルアレー、ＭＣ：メモリセル、ＤＯＢ：入出力バッファ、ＤＩＯ，ＤＱ：入出力端子、ＤＲＷ：ＲＷＢの出力、ＢＬＣ，ＢＬＤ，ＢＬ：ビット線、ＷＬ：ワード線、ＣＨＩＰ：チップ、ＤＰＤ：ダミーパターンデータブロック、ＳＥＬＫ：選択回路、ＡＡ：論理回路ユニット、ＭＥＭ ＩＯ：メモリ専用の制御及び入出力回路、ＯＲＡＭ：メモリ、ＭＣＴ：選択トランジスタ、ＴＭＲ：記憶されている情報に応じて異なる抵抗を取る磁性体素子、ＳＬ：ソース線、ＷＤ：書き換えドライバ、ＳＡ：センスアンプ、ＬＡ：書き換えラッチ，ＳＡＥ：センスアンプ制御信号、ＹＳ：ＹＳ信号，ＩＯ：ＩＯ線、ＭＵＸ：マルチプレクサ、ＥＲ：消去制御信号、ＳＬＣ：ソース線コンタクト、ＢＥＣ：下部電極コンタクト、ＢＥ：下部電極、ＧＰ：Ｐ型ポリシリコンゲート、ＬＰ：Ｐ型拡散層、ＦＬ：自由層、ＴＢ：トンネル膜、ＰＬ：固定層、ＧＮ：ｎ型ポリシリコンゲート、ＬＮ：ｎ型拡散層、ＰＷＥＬ：Ｐ型半導体領域、ＮＷＥＬ，ＤＷＥＬ：Ｎ型半導体領域、Ｐ−Ｓｕｂ：ｐ型基板、ＳＴＩ：素子分離領域、ＡＷ：アシストワード線、ＧＡ：ゲート、ＨＥＡＴＥＲ：発熱素子、ＥＢＹ：ビジー信号、ＥＢＹＳ：外部端子、ＣＥＢＹＳ：バッファ回路、ＴＩＭＥＲ：タイマー回路、ＯＶＧ：内部電源発生回路、Ｖｄｄ：外部電源端子、ＣＤ：コンデンサ素子。

Claims (9)

1. 複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線の所定の交点に配置される複数のメモリセルと、を有するメモリセルアレーと、
   前記メモリセルアレーに対する書き込み・読み出し動作を制御するコマンド制御回路と、を具備し、
   前記複数のメモリセルの夫々は、
   トンネル膜と、前記トンネル膜に隣接して配置され電子スピンの向きが所定の方向に固定される固定層と、前記トンネル膜の固定層に隣接する面に対向する面で隣接して、電子スピンの向きが前記固定層に対して平行、反平行のいずれかをとる自由層と、を有するトンネル磁気抵抗素子と、
   そのゲートが前記ワード線に接続され、そのドレインが前記トンネル磁気抵抗素子の前記固定層側に接続されるＭＯＳＦＥＴと、を有し、
   前記コマンド制御回路は、前記複数のメモリセルのうち何れのメモリセルに書き込みを行うかを示すアドレス信号を含む書き込みコマンドを受け付けた場合に、一連のデータを一つの単位として、前記アドレス信号が示すメモリセルに外部から入力された前記一連のデータを書き込み、
   前記書き込みコマンドに従って書き込まれた前記一連のデータは、前記一連のデータのうち一部のみが変更されることにより、消去状態となることを特徴とする半導体記憶装置。
2. 請求項１において、
   前記メモリセルアレーに対する消去動作を制御する消去動作制御回路をさらに具備し、
   前記消去動作制御回路は、前記複数のメモリセルのうち何れのメモリセルの消去を行うかを示すアドレス信号を含む消去コマンドを受け付けた場合に、前記消去コマンドに従って前記一連のデータが書き込まれたメモリセルのうち、一部のメモリセルに所定のデータを書き込み、
   前記消去コマンドを受け取った際に前記所定のデータが書き込まれるメモリセルの数は、前記書き込みコマンドを受け取った際に、前記一連のデータが書き込まれるメモリセルの数より少ないことを特徴とする半導体記憶装置。
3. 請求項２において、
   前記メモリセルアレーは、前記複数のビット線の対応する一つと対をなす複数のソース線をさらに具備し、
   前記複数のメモリセルの夫々に含まれる前記トンネル磁気抵抗素子と前記ＭＯＳＦＥＴは、前記複数のビット線の対応する一つと前記複数のソース線の対応する一つの間に直列に接続され、
   前記書き込みコマンドに従って前記一連のデータが書き込まれるメモリセルは、前記複数のワード線のうち、同じワード線に接続され、
   前記消去コマンドが入力された際に、前記所定のデータが書き込まれるメモリセルに接続される前記ビット線と前記ソース線は、前記所定のデータに従って所定の電圧差が生じるように駆動され、前記所定のデータが書き込まれないメモリセルに接続される前記ビット線と前記ソース線は、同電位になるように駆動されることを特徴とする半導体記憶装置。
4. 請求項３において、
   前記メモリセルアレーは、前記複数のビット線及び前記複数のソース線に接続される複数の書き換えドライバをさらに有し、
   前記消去動作制御回路は、前記複数の書き換えドライバのうち、前記所定のデータが書き込まれるメモリセルに対応する書き換えドライバに対してのみ消去制御信号を出力することを特徴とする半導体記憶装置。
5. 請求項１において、
   前記書き込みコマンドに従って書き込まれる前記一連のデータは、異なるワード線に接続されるメモリセルに分割して書き込まれることを特徴とする半導体記憶装置。
6. 請求項１において、
   前記書き込みコマンドに従って前記一連のデータを前記複数のメモリセルに書き込む際において、前記一連のデータは、複数のデータ単位に分割され、前記複数のデータ単位毎に、時分割で書き込まれることを特徴とする半導体記憶装置。
7. 請求項２において、
   前記消去動作制御回路は、前記所定のデータを前記メモリセルに書き込んでいる間、ビジー信号を外部に出力することを特徴とする半導体記憶装置。
8. 請求項７において、
   前記ビジー信号を出力する期間を計測するタイマー回路をさらに具備することを特徴とする半導体記憶装置。
9. 請求項２において、
   電源端子に接続されたコンデンサ素子を具備し、
   前記消去動作制御回路は、電源が切断された際に、前記コンデンサ素子に蓄えられた電荷により前記所定のデータを書き込むことを特徴とする半導体記憶装置。

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