TW201735029A - 半導體記憶裝置 - Google Patents

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TW201735029A TW105143802A TW105143802A TW201735029A TW 201735029 A TW201735029 A TW 201735029A TW 105143802 A TW105143802 A TW 105143802A TW 105143802 A TW105143802 A TW 105143802A TW 201735029 A TW201735029 A TW 201735029A
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Abstract

根據一實施例，一種半導體記憶裝置具備：一第一記憶體胞，其包含一第一可變電阻元件；及一第一電路，其用於控制對該第一記憶體胞所執行之一寫入。該第一電路在一第一時間執行用於將第一資料寫入該第一記憶體胞中之一第一寫入，判定該第一寫入是否失效，且在該第一寫入失效時，在比該第一時間長之一第二時間執行用於將該第一資料寫入該第一記憶體胞中之一第二寫入。

Description

半導體記憶裝置
本文中所描述之實施例大體上係關於一種半導體記憶裝置。
一磁阻隨機存取記憶體(MRAM)係其中用於儲存資訊之一記憶體胞採用具有一磁阻效應之一元件的一記憶裝置。MRAM作為以高速操作、大儲存容量及非揮發性為特徵之下一代記憶裝置而受到關注。
一般而言，根據一實施例，一種半導體記憶裝置包括：一第一記憶體胞，其包含一第一可變電阻元件；及一第一電路，其用於控制對該第一記憶體胞所執行之一寫入。該第一電路在一第一時間執行用於將第一資料寫入該第一記憶體胞中之一第一寫入，判定該第一寫入是否失效，且在該第一寫入失效時，在比該第一時間長之一第二時間執行用於將該第一資料寫入該第一記憶體胞中之一第二寫入。 根據該實施例，改良記憶體胞之耐用性。
在下文中，將參考附圖來描述實施例。在圖式中，相同元件符號用以指示類似部分。 ＜實施例＞ 將參考圖1至圖22來描述根據一當前實施例之一半導體記憶裝置。 在以下描述中，將以一MRAM (其藉由使用一磁性穿隧接面(MTJ)元件而儲存資料)作為一可變電阻元件之一實例，但可變電阻元件不限於為MRAM。本實施例可應用於將一可變電阻元件之一電阻差轉換成一電流差或電壓差之記憶體。在以下描述中，用語「連接(耦合)」不僅意謂一直接連接，且亦意謂其中一連接藉由一元件而實現之一間接連接。當提及一電晶體之一端時，其係該電晶體之源極或汲極，且其另一端係該電晶體之剩餘者(源極或汲極)。 [實施例中之組態實例] 圖1係繪示根據一實施例之一半導體記憶裝置之一般架構的一方塊圖。 如圖1中所展示，半導體記憶裝置包括一記憶體10及一記憶體控制器(主機裝置) 20。 例如，記憶體10係一MRAM、一動態隨機存取記憶體(DRAM)、一電阻性隨機存取記憶體(ReRAM)或一相變隨機存取記憶體(PCRAM)。在以下描述中，將參考其中記憶體10係一MRAM之情況。 記憶體10自記憶體控制器20接收一命令/位址信號CA、資料DQ、一資料選通信號DQS及時脈CLK/CLKb。記憶體10將資料DQ傳輸至記憶體控制器20。 記憶體控制器20包含一中央處理單元(CPU)、一RAM、一唯讀記憶體(ROM)或其類似者。記憶體控制器20藉由發出命令而控制記憶體10。 記憶體10包括記憶體庫BK (BK0至BK3)、一資料電路15、一命令/位址電路16、一控制器17及一輸入/輸出電路18。 記憶體庫BK0包含一記憶體胞陣列11_0、一列解碼器12_0、一讀取/寫入電路13_0及一行解碼器14_0。記憶體庫BK1至BK3具有類似於記憶體庫BK0之組態的一組態，且分別包含記憶體胞陣列11_1至11_3、列解碼器12_1至12_3、讀取/寫入電路13_1至13_3及行解碼器14_1至14_3。在以下描述中，將以記憶體庫BK0之組態作為一實例。一記憶體庫BK係可由記憶體控制器20選擇之一最大啟動單元。 圖2繪示根據一實施例之一半導體記憶裝置之一記憶體胞陣列11_0。 如圖2中所展示，記憶體胞陣列11_0具備位元線BL (BL0至BL3)、源極線SL (SL0至SL3)及字線WL (WL0至WL3)。位元線BL及源極線SL在一第一方向上延伸且在垂直於第一方向之一第二方向上交替。字線WL在第二方向上延伸。記憶體胞陣列11_0包括複數個記憶體胞MC。記憶體胞MC之各者經配置於其中一位元線BL及一源極線SL與字線WL相交之一相交點處。藉由此配置，記憶體胞MC經配置成第一方向及第二方向上之一矩陣圖案。吾人假定：位元線BL0及源極線SL0形成行0，位元線BL1及源極線SL1形成行1，位元線BL2及源極線SL2形成行2，且位元線BL3及源極線SL3形成行3。一字線WL及耦合至其之一記憶體胞MC將指稱一「頁面」。 提供於記憶體胞陣列11_0中之行數及提供於一行中之位元線BL、源極線SL及字線WL之數目僅為實例，且不具限制性。 例如，各記憶體胞MC包含一可變電阻元件R及一選擇電晶體ST。可變電阻元件R之一端經電耦合至位元線BL，且其另一端經電耦合至選擇電晶體ST之一端。選擇電晶體ST之另一端經電耦合至源極線SL，且選擇電晶體ST之閘極經電耦合至字線WL。 可變電阻元件R係其電阻值根據供應(施加)至其之一電流(或一電壓)而變動之一元件。例如，可變電阻元件R係一MTJ元件、一相變元件、一鐵電元件或其類似者。當相關選擇電晶體ST由字線WL接通時選擇記憶體胞MC。在以下描述中，假定：MRAM (可變電阻元件)係一MTJ元件。 圖3A係繪示根據一實施例之用於一半導體記憶裝置中之可變電阻元件R之一示意性結構的一截面圖。在圖3A中，可變電阻元件R經描繪為包括一記憶體層31、一穿隧障壁層32及一參考層33。 如圖3A中所展示，可變電阻元件R係一堆疊部件，其包括：一記憶體層31，其由一鐵磁性層形成；一參考層33，其由一鐵磁性層形成；及一穿隧障壁層32，其由一非磁性層形成且定位於記憶體層31與參考層33之間。 記憶體層31係其磁化方向係可變的且具有垂直於或實質上垂直於膜表面(上表面/下表面)之垂直磁各向異性的一鐵磁性層。「可變」磁化方向意欲係指其中磁化方向回應於一預定寫入電流而變動之狀態。「實質上垂直」意欲係指其中剩餘磁化之方向係在相對於膜表面之45°＜θ≤90°內的狀態。例如，記憶體層31係由硼化鈷鐵 (CoFeB)或硼化鐵(FeB)形成。 穿隧障壁層32經定位於記憶體層31上。穿隧障壁層32係一非磁性層且係由(例如) MgO形成。 參考層33經定位於穿隧障壁層32上。參考層33係其磁化方向係固定的且具有垂直於或實質上垂直於膜表面(上表面/下表面)之垂直磁各向異性的一鐵磁性層。固定磁化方向意欲係指其中磁化方向不會回應於一預定寫入電流而變動之狀態。參考層33在磁化方向上具有比記憶體層31大之一反轉能障。例如，參考層33係由鈷鉑(CoPt)、鈷鎳(CoNi)或鈷鈀(CoPd)形成。 圖3B繪示根據一實施例之由一半導體記憶裝置之可變電阻元件R執行之一寫入且係展示可變電阻元件係處於一平行狀態(P狀態)中的一截面圖。圖3C繪示根據一實施例之由一半導體記憶裝置之可變電阻元件R執行之一寫入且係展示可變電阻元件係處於一反平行狀態(AP狀態)中的一截面圖。 例如，可變電阻元件係一自旋注入可變電阻元件。因此，當資料經寫入可變電阻元件R中或自可變電阻元件R讀取時，一電流在垂直於膜表面之相反方向上流動。 更明確言之，依照下文將資料寫入可變電阻元件R中： 如圖3B中所展示，當一電流自記憶體層31流動至參考層33時，即，當電子自參考層33供應至記憶體層31時，將在相同於參考層33之磁化方向之方向上自旋極化之電子注入至記憶體層31中。在此情況中，記憶體層31之磁化方向及參考層33之磁化方向係相同的。據此，記憶體層31之磁化方向及參考層33之磁化方向係平行的。在此平行狀態中，可變電阻元件R之電阻值係最小的。將此狀態中之資料定義為「0」資料。 如圖3C中所展示，當一電流自參考層33流動至記憶體層31時，即，當電子自記憶體層31供應至參考層33時，將由參考層33反射且因此在與參考層33之磁化方向之方向相反之方向上自旋極化之電子注入至記憶體層31中。在此情況中，記憶體層31之磁化方向及參考層33之磁化方向彼此相反。據此，記憶體層31之磁化方向及參考層33之磁化方向係反平行的。在此反平行狀態中，可變電阻元件R之電阻值係最大的。將此狀態中之資料定義為「1」資料。 依照下文自可變電阻元件R讀取資料： 將一讀取電流供應至可變電阻元件R。將讀取電流設定為不使記憶體層31之磁化方向反轉之一值(即，小於寫入電流之值的一值)。可藉由偵測可變電阻元件R之電阻值如何變動而讀出上文所描述之「0」資料及「1」資料。 轉回至圖1，列解碼器12_0根據一列位址而選擇字線WL。行解碼器14_0根據一行位址而選擇位元線BL及源極線SL。讀取/寫入電路13_0控制將資料寫入記憶體胞陣列11_0中之一寫入及自記憶體胞陣列11_0讀取資料之一讀取操作。隨後將描述讀取/寫入電路13_0之細節。 輸入/輸出電路18控制記憶體10與記憶體控制器20之間的信號傳輸。更明確言之，輸入/輸出電路18自記憶體控制器20接收一命令/位址信號CA、資料DQ、一資料選通信號DQS及時脈CLK/CLKb。輸入/輸出電路18將自記憶體控制器20接收之命令/位址信號CA及時脈CLK/CLKb供應至命令/位址電路16。輸入/輸出電路18亦將自記憶體控制器20接收之資料DQ轉移至資料電路15。此外，輸入/輸出電路18將各種控制信號供應至控制器17。 命令/位址電路16自輸入/輸出電路18接收命令/位址信號CA且將基於此之一信號供應至記憶體庫BK0至BK3。命令/位址電路16自輸入/輸出電路18接收時脈CLK及CLKb且依基於時脈CLK及CLKb之時序輸出各種信號。 資料電路15自輸入/輸出電路18接收資料DQ且將其轉送至記憶體庫BK0至BK3。 控制器17包含諸如一電壓產生器之元件且基於自輸入/輸出電路18供應之一控制信號而控制結構元件。 圖4係繪示用於一實施例之半導體記憶裝置中之記憶體胞陣列11_0及讀取/寫入電路13_0的一方塊圖。 如圖4中所展示，讀取/寫入電路13_0包括第一讀取/寫入電路13_00至第四讀取/寫入電路13_03。第一讀取/寫入電路13_00至第四讀取/寫入電路13_03分別經耦合至行0至行3，且控制對行0至行3所執行之寫入及讀取操作。第一讀取/寫入電路13_00至第四讀取/寫入電路13_03之組態係類似的。因此，在下文中，將依舉例方式描述第一讀取/寫入電路13_00之組態。 第一讀取/寫入電路13_00包括一感測放大器鎖存電路41、一感測放大器42、一頁面緩衝電路43、一寫入驅動器控制器44、一寫入驅動器45及一脈衝產生電路46。 感測放大器42感測經施加至記憶體胞MC之一讀取電流或一讀取電壓且將感測結果(讀取資料)供應至感測放大器鎖存電路41。感測放大器鎖存電路41自感測放大器42接收讀取資料且暫時將其儲存。此外，感測放大器鎖存電路41暫時儲存自頁面緩衝電路43供應之寫入資料。 頁面緩衝電路43暫時儲存待供應至記憶體胞MC之寫入資料及自記憶體胞MC (感測放大器鎖存電路41)讀取之讀取資料。 脈衝產生電路46產生具有一小脈衝寬度之一短寫入脈衝及具有一長脈衝寬度之一長寫入脈衝。 寫入驅動器控制器44比較感測放大器鎖存電路41中之資料與頁面緩衝電路43中之資料。根據自脈衝產生電路46供應之短寫入脈衝及長寫入脈衝，寫入驅動器控制器44執行一短寫入(其寫入時間較短)及一長寫入(其寫入時間較長)。 在寫入驅動器控制器44之控制下，寫入驅動器45將一寫入電壓施加至位元線BL及源極線SL，藉此致使一寫入電流流動至記憶體胞MC。 將詳細描述結構元件之各者。 圖5係繪示根據一實施例之用於半導體記憶裝置中之一感測放大器鎖存電路41的一方塊圖。 如圖5中所展示，感測放大器鎖存電路41包括轉移閘TF1及TF2、鎖存器SAL (下文中指稱一感測放大器鎖存器)及反相器IV3及IV4。 轉移閘TF1藉由感測放大器42而接收自記憶體胞陣列11_0供應至其之一信號(讀取資料)。將轉移閘TF1之一輸出供應至感測放大器鎖存器SAL (反相器IV1)。轉移閘TF1包含一PMOS電晶體及一NMOS電晶體，且此等電晶體之各者之一端用作一輸入部分且其等之各者之另一端用作一輸出部分。將自命令/位址電路16供應之信號RLEN供應至NMOS電晶體之閘極，且將自反相器IV4供應之信號RLENb供應至PMOS電晶體之閘極。 轉移閘TF2接收自頁面緩衝電路(反相器IV8)供應至其之信號寫入資料(即，基於寫入資料之一信號)。將轉移閘TF2之一輸出供應至感測放大器鎖存器SAL (反相器IV1)。轉移閘TF2包含一PMOS電晶體及一NMOS電晶體，且此等電晶體之各者之一端用作一輸入部分且其等之各者之另一端用作一輸出部分。將自命令/位址電路16供應之信號WSTR供應至NMOS電晶體之閘極，且將自反相器IV3供應之信號WSTRb供應至PMOS電晶體之閘極。 感測放大器鎖存器SAL包含反相器IV1及IV2。反相器IV1之輸入端經電耦合至反相器IV2之輸出端，且反相器IV2之輸入端經電耦合至反相器IV2之輸出端。將來自轉移閘TF1及TF2之輸出供應至感測放大器鎖存器SAL之反相器IV1。換言之，感測放大器鎖存器SAL藉由轉移閘TF1而接收基於自記憶體胞MC供應之讀取資料之一信號及藉由轉移閘TF2而接收基於自頁面緩衝器PB供應之寫入資料之一信號。反相器IV1之一輸出(即，感測放大器鎖存器SAL之一輸出)係信號讀取資料(基於讀取資料之一信號)。 圖6係繪示根據一實施例之用於一半導體記憶裝置中之頁面緩衝電路43的一方塊圖。 如圖6中所展示，頁面緩衝電路43包括一多工器MP1、轉移閘TF3及TF4、一鎖存器PB (下文中指稱一頁面緩衝器)及反相器IV7至IV10。 多工器MP1接收自感測放大器鎖存電路41 (反相器IV1)供應之信號讀取資料及自資料電路15供應之信號DQin (寫入資料)。多工器MP1亦自命令/位址電路16接收信號READ/WRITE。多工器MP1回應於接收到信號READ而選擇信號讀取資料且回應於接收到信號WRITE而選擇信號DQin。將多工器MP1之一輸出供應至轉移閘TF3。 將轉移閘TF3之一輸出供應至頁面緩衝器PB。轉移閘TF3包含一PMOS電晶體及一NMOS電晶體，且此等電晶體之各者之一端用作一輸入部分且其等之各者之另一端用作一輸出部分。將自命令/位址電路16供應之信號PBIN供應至NMOS電晶體之閘極，且將自反相器IV9供應之信號PBINb供應至PMOS電晶體之閘極。 頁面緩衝器PB包含反相器IV5及IV6。反相器IV5之輸入端經電耦合至反相器IV6之輸出端，且反相器IV6之輸入端經電耦合至反相器IV5之輸出端。將轉移閘TF3之一輸出供應至頁面緩衝器PB之反相器IV5。換言之，頁面緩衝器PB接收基於讀取資料之一信號及基於由轉移閘TF3供應之寫入資料之一信號。將反相器IV5之一輸出(即，頁面緩衝器PB之一輸出)供應至轉移閘TF4及反相器IV7。 將反相器IV7之一輸出供應至反相器IV8。反相器IV8之一輸出係信號寫入資料。 轉移閘TF4之一輸出係信號DQout。轉移閘TF4包含一PMOS電晶體及一NMOS電晶體，且此等電晶體之各者之一端用作一輸入部分且其等之各者之另一端用作一輸出部分。將自命令/位址電路16供應之信號PBOUT供應至NMOS電晶體之閘極，且將自反相器IV10供應之信號PBOUTb供應至PMOS電晶體之閘極。 圖7係繪示根據一實施例之用於一半導體記憶裝置中之寫入驅動器控制器44的一方塊圖。 如圖7中所展示，寫入驅動器控制器44包括一「互斥或」閘EXOR1、「反及」閘ND1及ND2及反相器IV11至IV13。 「互斥或」閘EXOR1接收自感測放大器鎖存電路41 (反相器IV1)供應之信號讀取資料及自頁面緩衝器43 (反相器IV8)供應之信號寫入資料。「互斥或」閘EXOR1之一輸出係信號DIFF。「互斥或」閘EXOR1在信號讀取資料及信號寫入資料不同時使信號DIFF上升至H位準且在此等信號相同時使信號DIFF下降至L位準。 「反及」閘ND1接收信號DIFF、自脈衝產生電路46 (SR鎖存電路46H)供應之信號WRITE_PULSE及自頁面緩衝器43 (反相器IV8)供應之信號寫入資料。將「反及」閘ND1之一輸出供應至反相器IV11。將反相器IV11之一輸出供應至位元線BL之側上之寫入驅動器45。 「反及」閘ND2接收信號DIFF、自脈衝產生電路46 (SR鎖存電路46H)供應之信號WRITE_PULSE及自反相器IV13供應之信號Write Data_b。將「反及」閘ND2之一輸出供應至反相器IV12。將反相器IV12之一輸出供應至源極線SL之側上之寫入驅動器45。 圖8係繪示根據一實施例之用於一半導體記憶裝置中之脈衝產生電路46的一方塊圖。 如圖8中所展示，脈衝產生電路46包括一重設電路46A、一鎖存電路46B、移位暫存器46C及46D、延遲電路46E、46F及46G、一SR鎖存電路46H、一驅動器46I、「及」閘AD1及AD2及多工器MP2及MP3。 重設電路46A自命令/位址電路16接收信號WEN1及RESET。重設電路46A之一輸出係信號WARST。 鎖存電路46B接收信號WARST且亦接收自命令/位址電路16供應之信號COL。鎖存電路46B進一步接收信號WENS (時脈CLK)。將鎖存電路46B之一輸出A0供應至移位暫存器46C。亦將信號WEN_EN＜0＞ (時脈CLK)供應至移位暫存器46C。移位暫存器46C之一輸出A1通過複數個移位暫存器且接著作為輸入An-1進入移位暫存器46D。亦將信號WEN_EN＜n-1＞ (時脈CLK)供應至移位暫存器46D。移位暫存器46D提供輸出An。 將信號WENS供應至延遲電路46E。延遲電路46E之一輸出係信號WENSd。 將信號WENSd及輸出A0供應至「及」閘AD1。「及」閘AD1之一輸出係信號WAYTS。 將信號WEN_EN＜0＞供應至延遲電路46F。將延遲電路46F之一輸出供應至多工器MP2。另一方面，將信號WEN_EN＜n-1＞供應至延遲電路46G。將延遲電路46G之一輸出供應至多工器MP2。可將延遲電路46F及延遲電路46G整合為一個延遲電路。 將延遲電路46F及46G之輸出供應至多工器MP2。亦將信號LONG_WRITE供應至多工器MP2。多工器MP2在信號LONG_WRITE處於H位準時選擇信號WEN_EN＜n-1＞之一延遲信號，且在信號LONG_WRITE處於L位準時選擇信號WEN_EN＜0＞之一延遲信號。多工器MP2之一輸出係信號WENEd。 將輸出A1及An供應至多工器MP3。亦將信號LONG_WRITE供應至多工器MP3。多工器MP3在信號LONG_WRITE處於H位準時選擇輸出An，且在信號LONG_WRITE處於L位準時選擇輸出A1。多工器MP3提供輸出Ad。 將信號WENEd及輸出Ad供應至「及」閘AD2。「及」閘AD2之一輸出係信號WAYTE。 將信號WAYTS及WAYTE供應至SR鎖存電路46H。SR鎖存電路46H之一輸出係信號WRITE_PULSE。 將信號WAYTE供應至驅動器46I。驅動器46I之一輸出係信號WSTR。 圖9係繪示根據一實施例之一短寫入脈衝產生於一半導體記憶裝置中時之脈衝產生電路46之各種信號的一時序圖。圖10係繪示根據一實施例之一長寫入脈衝產生於一半導體記憶裝置中時之脈衝產生電路46之各種信號的一時序圖。 短寫入脈衝係指短時間維持H (高)位準之信號WRITE_PULSE，而長寫入脈衝係指長時間維持H (高)位準之信號WRITE_PULSE。脈衝寬度指示係信號WRITE_PULSE處於H位準之寬度(時間)。 如圖9中所展示，當產生一短寫入脈衝時，信號LONG_WRITE在脈衝產生電路46中處於L (低)位準。將L位準之信號LONG_WRITE供應至多工器MP3。 在時間T1處，輸出A0上升至H位準。儘管繪示被省略，但信號WENSd基於信號WENS而上升至H位準。 作為此之回應，「及」閘AD1之輸出信號WAYTS在時間T1'處上升至H位準。基於信號WAYTS之上升時間，SR鎖存電路46H之輸出信號WRITE_PULSE上升至H位準。其後，信號WAYTS下降至L位準。 接著，在時間T2處，輸出A1上升至H位準。由於接著將L位準之信號LONG_WRITE供應至多工器MP3，所以多工器MP3選擇輸出A1且基於該選擇而使輸出Ad上升至H位準。儘管繪示被省略，但亦將L位準之信號LONG_WRITE供應至多工器MP2，使得信號WENEd基於信號WEN_EN＜0＞而上升至H位準。 作為此之回應，「及」閘AD2之輸出信號WAYTE在時間T2'處上升至H位準。基於信號WAYTE之上升時間，SR鎖存電路46H之輸出信號WRITE_PULSE下降至L位準。 隨後，在時間T3處，輸出An上升至H位準。由於接著將L位準之信號LONG_WRITE供應至多工器MP3，所以多工器MP3不選擇輸出An。 自此可見，當產生短寫入脈衝時，信號WRITE_PULSE根據基於輸出A0之信號WAYTS及基於輸出A1之信號WAYTE而上升至H位準(短寫入脈衝之產生)。即，短寫入脈衝之脈衝寬度(時間)係自時間T1'至時間T2'。 如圖10中所展示，當產生一長寫入脈衝時，信號LONG_WRITE在脈衝產生電路46中處於H位準。將H位準之信號LONG_WRITE供應至多工器MP3。 如同產生短寫入脈衝之情況，「及」閘AD1之輸出信號WAYTS在時間T1'處上升至H位準。基於信號WAYTS之上升時間，SR鎖存電路46H之輸出信號WRITE_PULSE上升至H位準。其後，信號WAYTS下降至L位準。 接著，在時間T2處，輸出A1上升至H位準。由於接著將H位準之信號LONG_WRITE供應至多工器MP3，所以多工器MP3不選擇輸出A1。 接著，在時間T3處，輸出An上升至H位準。由於接著將H位準之信號LONG_WRITE供應至多工器MP3，所以多工器MP3選擇輸出An且基於該選擇而使輸出Ad上升至H位準。儘管繪示被省略，但亦將H位準之信號LONG_WRITE供應至多工器MP2，信號WENEd基於信號WEN_EN＜n-1＞而上升至H位準。 作為此之回應，「及」閘AD2之輸出信號WAYTE在時間T3'處上升至H位準。基於信號WAYTE之上升時間，SR鎖存電路46H之輸出信號WRITE_PULSE下降至L位準。 自此可見，當產生長寫入脈衝時，信號WRITE_PULSE根據基於輸出A0之信號WAYTS及基於輸出An之信號WAYTE而上升至H位準(長寫入脈衝之產生)。基於輸出An之信號WAYTE係相對於基於產生一短脈衝之情況之輸出A1之信號WAYTE而延遲之一信號。即，長寫入脈衝之脈衝寬度(時間)係自時間T1'至時間T3'。 [實施例中之寫入操作] 圖11係繪示根據一實施例之由一半導體記憶裝置執行之一寫入的一流程圖。圖11繪示將資料寫入包含行0至3之記憶體庫BK中。 如圖11中所展示，在步驟S11中，由命令/位址電路16接收一作用中命令ACT。作用中命令ACT包含一記憶體庫位址及一列位址。基於作用中命令ACT而選擇寫入目標記憶體庫BK及一字線WL。 讀取/寫入電路13在步驟S12中對行0執行一第一短寫入序列。隨後，讀取/寫入電路13在步驟S13中對行1執行一第二短寫入序列，在步驟S14中對行2執行一第三短寫入序列，且在步驟S15中對行3執行一第四短寫入序列。 接著，在步驟S16中，讀取/寫入電路13對所有行執行一長寫入序列。 圖12係繪示圖11中所描繪之第一短寫入序列(S12)的一流程圖。圖13繪示圖12中所展示之步驟S22中之行0至3中之資料資訊，且圖14繪示圖12中所展示之步驟S23至S27中之行0中之資料資訊。在圖13及圖14中，白圈指示「0」資料，且黑圈指示「1」資料。 如圖12中所展示，在步驟S21中，由命令/位址電路16接收一短寫入命令SWT0。短寫入命令SWT0包含一行位址CA0 (即，行0之位址)。因此，選擇行0。 接著，在步驟S22中，將記憶體胞MC中之資料(記憶體胞資料)轉移至所有行0至3中之感測放大器鎖存器SAL及頁面緩衝器PB (載入)。例如，在行0中，將記憶體胞資料「1」轉移至感測放大器鎖存器SAL及頁面緩衝器PB，如圖13中所展示。類似地，在行1至3中，將記憶體胞資料「1」及記憶體胞資料「0」轉移至感測放大器鎖存器SAL及頁面緩衝器PB。因此，在所有行(行0至3)中，記憶體胞MC中之資料、感測放大器鎖存器SAL中之資料及頁面緩衝器PB中之資料變成相同。 接著，在步驟S23中，資料電路15將外部供應資料DQ轉移至行0之頁面緩衝器PB。例如，如圖14中所展示，將外部供應資料DQ「0」轉移至行0中之頁面緩衝器PB。 接著，在行0中，寫入驅動器控制器44 (「互斥或」閘EXOR1)比較感測放大器鎖存器SAL中之資料與頁面緩衝器PB中之資料(步驟S24)。應注意，感測放大器鎖存器SAL中之資料係先前寫入記憶體胞中之資料，且頁面緩衝器PB中之資料係將新寫入記憶體胞MC中之資料。 若步驟S25中判定在行0中感測放大器鎖存器SAL中之資料及頁面緩衝器PB中之資料係不相同的，則執行步驟S26，其中寫入驅動器控制器44藉由使用短寫入脈衝(短寫入)而在行0中將頁面緩衝器PB之資料寫入記憶體胞MC中。短寫入脈衝由脈衝產生電路46產生。例如，在圖14中，感測放大器鎖存器SAL中之資料「1」及頁面緩衝器PB中之資料「0」係不同的，使得頁面緩衝器PB之資料「0」寫入記憶體胞MC中。圖14展示將頁面緩衝器PB之資料「0」正確寫入記憶體胞MC中之情況。 接著，在步驟S27中，在行0中將頁面緩衝器PB中之資料轉移至感測放大器鎖存器SAL (更新)。例如，在圖14中，將頁面緩衝器PB之資料「0」轉移至感測放大器鎖存器SAL。 若步驟S25中判定在行0中感測放大器鎖存器SAL中之資料及頁面緩衝器PB中之資料係相同的，則不必重寫記憶體胞資料。因此，使短寫入序列結束。 圖15係繪示圖11中所描繪之第二短寫入序列(S13)的一流程圖。圖16繪示圖15中所展示之步驟S32至S36中之一行中之資料資訊。第二短寫入序列係對行1所執行之一短寫入序列，且除不執行步驟S22中所展示之載入操作之外，第二短寫入序列係類似於第一短寫入序列。下文將給出一特定描述。 如圖15中所展示，在步驟S31中，由命令/位址電路16接收一短寫入命令SWT1。短寫入命令SWT1包含一行位址CA1 (即，行1之位址)。因此，選擇行1。 接著，在步驟S32中，資料電路15將外部供應資料DQ轉移至行1之頁面緩衝器PB。例如，如圖16中所展示，將外部供應資料DQ「1」轉移至行1中之頁面緩衝器PB。 接著，在行1中，寫入驅動器控制器44 (「互斥或」閘EXOR1)比較感測放大器鎖存器SAL中之資料與頁面緩衝器PB中之資料(步驟S33)。 若步驟S34中判定在行1中感測放大器鎖存器SAL中之資料及頁面緩衝器PB中之資料係不相同的，則執行步驟S35，其中寫入驅動器控制器44藉由使用短寫入脈衝(短寫入)而在行1中將頁面緩衝器PB之資料寫入記憶體胞MC中。例如，在圖16中，感測放大器鎖存器SAL中之資料「0」及頁面緩衝器PB中之資料「1」係不同的，使得頁面緩衝器PB之資料「1」寫入記憶體胞MC中。圖16展示在行1中將頁面緩衝器PB之資料「1」不正確地寫入記憶體胞MC中之情況(一失效實例)。 接著，在步驟S35中，在行1中將頁面緩衝器PB中之資料轉移至感測放大器鎖存器SAL (更新)。例如，在圖16中，將頁面緩衝器PB之資料「1」轉移至感測放大器鎖存器SAL。 若步驟S34中判定在行1中感測放大器鎖存器SAL中之資料及頁面緩衝器PB中之資料係相同的，則不必重寫記憶體胞資料。因此，使短寫入序列結束。 第三短寫入序列(S14)及第四短寫入序列(S15)係類似於第二短寫入序列，且將省略此等序列之參考內容。第三短寫入序列(S14)係對行2所執行之一短寫入序列，且第四短寫入序列(S15)係對行3所執行之一短寫入序列。 圖17繪示執行第四短寫入序列時之圖15中所展示之步驟S32至S36中之行3中之資料資訊。圖17繪示在行3中感測放大器鎖存器SAL中之資料及頁面緩衝器PB中之資料相同之情況。在此情況中，不必重寫記憶體胞資料，如上文所提及，且使短寫入序列結束。 圖18係繪示圖11中所描繪之長寫入序列(S16)的一流程圖。圖19繪示圖18中所展示之步驟S42中之行0至3中之資料資訊。圖20繪示圖18中所展示之步驟S43至S46中之行0至3中之資料資訊。 如圖18中所展示，在步驟S41中，由命令/位址電路16接收一長寫入命令LWT。長寫入命令LWT不同於一短寫入命令且包含一記憶體庫位址及一列位址。 接著，在步驟S42中，將記憶體胞資料轉移至所有行0至3中之感測放大器鎖存器SAL (載入)。例如，如圖19中所展示，在行0中，將記憶體胞資料「0」轉移至感測放大器鎖存器SAL。類似地，在行1至3中，將記憶體胞資料「0」、記憶體胞資料「1」及記憶體胞資料「0」轉移至感測放大器鎖存器SAL。因此，在所有行(行0至3)中，記憶體胞MC中之資料及感測放大器鎖存器SAL中之資料變成相同。 接著，在所有行(行0至3)中，寫入驅動器控制器44 (「互斥或」閘EXOR1)比較感測放大器鎖存器SAL中之資料與頁面緩衝器PB中之資料(步驟S43)。應注意，感測放大器鎖存器SAL中之資料係實際上寫入記憶體胞MC中之資料，且頁面緩衝器PB中之資料係將寫入記憶體胞MC中之資料。頁面緩衝器PB中之資料係短寫入序列中所外部轉移之資料，且不是長寫入序列中所更新之資料。若在一行中感測放大器鎖存器SAL中之資料及頁面緩衝器PB中之資料不相同，則該行之記憶體胞MC在短寫入中經歷一失效。 若步驟S44中判定在一行(其係一失效行)中感測放大器鎖存器SAL中之資料及頁面緩衝器PB中之資料係不相同的，則執行步驟S45，其中寫入驅動器控制器44藉由使用長寫入脈衝(長寫入)而在資料不一致行中將頁面緩衝器PB之資料再次寫入記憶體胞MC中。長寫入脈衝由脈衝產生電路46產生。例如，在圖20中，行1係一資料不一致行，其中感測放大器鎖存器SAL中之資料「0」及頁面緩衝器PB中之資料「1」係不同的。因此，在行1中，在步驟S45中將頁面緩衝器PB之資料「1」寫入記憶體胞MC中。 接著，在步驟S46中，在資料不一致行(行1)中將頁面緩衝器PB中之資料轉移至感測放大器鎖存器SAL (更新)。例如，在圖20中，在行1中將頁面緩衝器PB之資料「0」轉移至感測放大器鎖存器SAL。 若步驟S44中判定在一行中感測放大器鎖存器SAL中之資料及頁面緩衝器PB中之資料係相同的，則不必重寫該行之記憶體胞資料。因此，使長寫入序列結束。 如上文所描述，在實施例之長寫入序列中，不使用外部供應資料來更新頁面緩衝器PB。將參考圖21及圖22來描述方法。 圖21係繪示根據一實施例之由一半導體記憶裝置執行之一寫入之一第一實例之各種信號的一時序圖。圖21繪示對記憶體庫BK之一行(例如行0)所執行之一寫入。 如圖21中所展示，記憶體10根據其依由時脈CLK/CALKb判定之時序接收之命令而操作。 在第一實例中，命令/位址電路16在時間T0處接收一作用中命令ACT。作用中命令ACT包含一記憶體庫位址及一列位址。在時間T1處，命令/位址電路16接收一短寫入命令SWT0。短寫入命令SWT0包含一行位址。 隨後，在時間T2處，命令/位址電路16接收一長寫入命令LWT。長寫入命令LWT不同於短寫入命令且包含一記憶體庫位址及一列位址。 接著，自時間T4至時間T5，資料電路15與資料選通信號DQS同步地接收資料DQ0至DQ3。資料DQ0至DQ3係對應於短寫入命令SWT0之資料。資料DQ0至DQ3係待寫入記憶體胞MC中之資料且被轉移至頁面緩衝器PB (藉此更新頁面緩衝器PB)。 接著，自時間T5至時間T6，資料電路15與資料選通信號DQS同步地接收資料DQ4至DQ7。資料DQ4至DQ7係對應於長寫入命令LWT之資料。資料DQ4至DQ7係非必要資料。因此，如圖21中所展示，自時間T5至時間T6 (在此期間，資料遮罩信號DM處於H位準)，資料遮罩信號DM附接至資料DQ4至DQ7。因此，伴隨長寫入命令LWT之資料DQ4至DQ7不轉移至頁面緩衝器PB (不更新頁面緩衝器PB)。 其後，命令/位址電路16接收一預充電命令，且使寫入結束。 圖22係繪示根據一實施例之由一半導體記憶裝置執行之一寫入之一第二實例之各種信號的一時序圖。 在第二實例中，命令/位址電路16在時間T0處接收一作用中命令ACT，且在時間T1處接收一短寫入命令SWT0，如同第一實例。 隨後，在時間T2處，命令/位址電路16接收一長寫入命令LWT。長寫入命令LWT不同於一短寫入命令且包含一記憶體庫位址及一列位址。 接著，自時間T3至時間T4，資料電路15與資料選通信號DQS同步地接收資料DQ0至DQ3。資料DQ0至DQ3係對應於短寫入命令SWT0之資料。資料DQ0至DQ3係待寫入記憶體胞MC中之資料且被轉移至頁面緩衝器PB (藉此更新頁面緩衝器PB)。 在時間T4之後，資料電路15不接收資料DQ。此係因為長寫入命令LWT係不伴隨有資料DQ之一命令。因此，不存在伴隨長寫入命令LWT之資料，且資料DQ不轉移至頁面緩衝器PB (不更新頁面緩衝器PB)。例如，一預充電命令可用作長寫入命令LWT。預充電命令係不同於一短寫入命令之一命令且不伴隨有資料DQ。 其中頁面緩衝器PB不由伴隨長寫入命令LWT之資料DQ更新的方法不受限於上文所描述之第一實例及第二實例。例如，伴隨長寫入命令LWT之資料DQ可相同於伴隨短寫入命令SWT0之資料DQ。在此情況中，即使將伴隨長寫入命令LWT之資料DQ轉移至頁面緩衝器PB，但頁面緩衝器PB中之資料不會藉此改變，且頁面緩衝器PB實際上不更新。 在第二實例(其中預充電命令PCG用作長寫入命令LWT)中，感測放大器鎖存器SAL中之資料處於廢棄狀態中。因此，不必在長寫入結束時更新感測放大器鎖存器SAL中之資料(在步驟S46中)。 [實施例之優點] 在一MRAM中，記憶體胞具有磁性特性，且藉由將一電流供應至記憶體胞而將資料寫入記憶體胞中。不同於一反及快閃記憶體，MRAM不藉由升高一寫入電壓而逐步寫入資料。因此，不執行用於確認寫入資料之一驗證操作。 在根據一比較實例之一MRAM中，根據具有最差寫入特性之一記憶體胞而判定一寫入時間。換言之，所有行之記憶體胞需要一相當長寫入時間。然而，對具有良好寫入特性之一記憶體胞所執行之寫入在短時間內結束。如此可見，即使在將資料寫入記憶體胞中之後，針對具有良好寫入特性之記憶體胞之寫入仍不會依令人滿意之方式繼續。若執行此一過度寫入，則該記憶體胞之寫入特性會劣化，且記憶體胞之耐用性會降級。 相比而言，根據本實施例，對所有行之記憶體胞執行一短寫入(其寫入時間較短)。其後，對經歷一寫入失效之記憶體胞MC執行一長寫入(其寫入時間較長)。據此，可藉由短寫入而將資料寫入具有良好寫入特性之記憶體胞MC中，且防止過長寫入時間。因此，抑制寫入特性之劣化且改良記憶體胞之耐用性。此外，短寫入之後所執行之長寫入使資料能夠正確寫入具有較差寫入特性之記憶體胞MC中。因此，具有較差寫入特性之記憶體胞MC不經歷一寫入失效，且可將資料可靠地寫入該等記憶體胞中。 根據比較實例，對所有行之記憶體胞長時間執行一寫入。為此，對一行之記憶體胞執行寫入之時間趨向於與對另一行之記憶體胞執行寫入之時間重疊(即，寫入可能被並行執行)。若對大量行同時執行寫入，則峰值電流將必然較高，且功率消耗將增加。 相比而言，根據本實施例，首先對所有行之記憶體胞執行一短寫入。因此，防止並行執行針對一行之記憶體胞之寫入及針對另一行之記憶體胞之寫入。因此，可降低峰值電流，且可減少功率消耗。 結合本實施例來參考執行需要兩個寫入時間(即，一短寫入及一長寫入)之寫入的情況。毋庸置疑，可執行需要三個或三個以上寫入時間之寫入。 本實施例中展示其中短寫入命令SWT不同於長寫入命令LWT之一實例，但實例不受限於此。即使此等係相同命令，但可藉由使用一位址設定選項而執行短寫入及長寫入。 儘管已描述某些實施例，但此等實施例僅供例示，且不意欲限制申請專利範圍之範疇。其實，可依各種其他形式體現本文中所描述之新穎方法及系統；此外，可在不背離實施例之精神之情況下對本文中所描述之方法及系統作出各種省略、置換及形式改變。隨附申請專利範圍及其等效物意欲涵蓋將落於實施例之範疇及精神內之此等形式或修改。 [相關申請案之交叉參考] 本申請案係基於及主張2016年3月8日申請之美國臨時申請案第62/305,469號及2016年9月14日申請之美國非臨時申請案第15/265,741號之優先權權利，該等案之全文以引用的方式併入本文中。
10‧‧‧記憶體
11-0至11-3‧‧‧記憶體胞陣列
12-0至12-3‧‧‧列解碼器
13-0至13-3‧‧‧讀取/寫入電路
13_00‧‧‧第一讀取/寫入電路
13_01‧‧‧第二讀取/寫入電路
13_02‧‧‧第三讀取/寫入電路
13_03‧‧‧第四讀取/寫入電路
14-0至14-3‧‧‧行解碼器
15‧‧‧資料電路
16‧‧‧命令/位址電路
17‧‧‧控制器
18‧‧‧輸入/輸出電路
20‧‧‧記憶體控制器
31‧‧‧記憶體層
32‧‧‧穿隧障壁層
33‧‧‧參考層
41‧‧‧感測放大器鎖存電路
42‧‧‧感測放大器
43‧‧‧頁面緩衝電路
44‧‧‧寫入驅動器控制器
45‧‧‧寫入驅動器
46‧‧‧脈衝產生電路
46A‧‧‧重設電路
46B‧‧‧鎖存電路
46C‧‧‧移位暫存器
46D‧‧‧移位暫存器
46E‧‧‧延遲電路
46F‧‧‧延遲電路
46G‧‧‧延遲電路
46H‧‧‧SR鎖存電路
46I‧‧‧驅動器
A0‧‧‧輸出
A1‧‧‧輸出
An-1‧‧‧輸入
An‧‧‧輸出
ACT‧‧‧作用中命令
Ad‧‧‧輸出
AD1‧‧‧「及」閘
AD2‧‧‧「及」閘
BK1至BK3‧‧‧記憶體庫
BL0至BL3‧‧‧位元線
CA‧‧‧命令/位址信號
CLK‧‧‧時脈
CLKb‧‧‧時脈
COL‧‧‧信號
DIFF‧‧‧信號
DM‧‧‧資料遮罩信號
DQ‧‧‧資料
DQin‧‧‧信號
DQout‧‧‧信號
DQS‧‧‧資料選通信號
EXOR1‧‧‧「互斥或」閘
IV1至IV13‧‧‧反相器
LONG_WRITE‧‧‧信號
LWT‧‧‧長寫入命令
MC‧‧‧記憶體胞
MP1‧‧‧多工器
MP2‧‧‧多工器
MP3‧‧‧多工器
ND1‧‧‧「反及」閘
ND2‧‧‧「反及」閘
PB‧‧‧頁面緩衝器
PBIN‧‧‧信號
PBINb‧‧‧信號
PBOUT‧‧‧信號
PBOUTb‧‧‧信號
R‧‧‧可變電阻元件
READ‧‧‧信號
RESET‧‧‧信號
RLEN‧‧‧信號
RLENb‧‧‧信號
S11至S16‧‧‧步驟
S21至S27‧‧‧步驟
S31至S36‧‧‧步驟
S41至S46‧‧‧步驟
SAL‧‧‧感測放大器鎖存器
SL0至SL3‧‧‧源極線
ST‧‧‧選擇電晶體
SWT0‧‧‧短寫入命令
TF1至TF4‧‧‧轉移閘
WARST‧‧‧信號
WAYTE‧‧‧信號
WAYTS‧‧‧信號
WEN1‧‧‧信號
WEN_EN＜0＞‧‧‧信號
WEN_EN＜n-1＞‧‧‧信號
WENEd‧‧‧信號
WENS‧‧‧信號
WENSd‧‧‧信號
WL0至WL3‧‧‧字線
WRITE‧‧‧信號
WRITE_PULSE‧‧‧信號
Write Data_b‧‧‧信號
WSTR‧‧‧信號
WSTRb‧‧‧信號
圖1係繪示根據一實施例之一半導體記憶裝置之一般架構的一方塊圖。 圖2繪示根據一實施例之一半導體記憶裝置之一記憶體胞陣列。 圖3A係繪示根據一實施例之用於一半導體記憶裝置中之一可變電阻元件之一示意性結構的一截面圖。 圖3B係繪示根據一實施例之由一P狀態半導體記憶裝置之一可變電阻元件執行之一寫入的一截面圖。 圖3C係繪示根據一實施例之由一半導體記憶裝置之一AP狀態可變電阻元件執行之一寫入的一截面圖。 圖4係繪示根據一實施例之用於一半導體記憶裝置中之一記憶體胞陣列及一讀取/寫入電路的一方塊圖。 圖5係繪示根據一實施例之用於一半導體記憶裝置中之一感測放大器鎖存電路的一方塊圖。 圖6係繪示根據一實施例之用於一半導體記憶裝置中之一頁面緩衝電路的一方塊圖。 圖7係繪示根據一實施例之用於一半導體記憶裝置中之一寫入驅動器控制器的一方塊圖。 圖8係繪示根據一實施例之用於一半導體記憶裝置中之一脈衝產生電路的一方塊圖。 圖9係繪示根據一實施例之一短寫入脈衝產生於一半導體記憶裝置中時之一脈衝產生電路之各種信號的一時序圖。 圖10係繪示根據一實施例之一長寫入脈衝產生於一半導體記憶裝置中時之一脈衝產生電路之各種信號的一時序圖。 圖11係繪示根據一實施例之由一半導體記憶裝置執行之一寫入的一流程圖。 圖12係繪示圖11中所描繪之第一短寫入序列的一流程圖。 圖13繪示圖12中所展示之步驟S22中之行中之資料資訊。 圖14繪示圖12中所展示之步驟S23至S27中之一行中之資料資訊。 圖15係繪示圖11中所描繪之第二短寫入序列的一流程圖。 圖16繪示圖15中所展示之步驟S32至S36中之一行中之資料資訊。 圖17繪示圖15中所展示之步驟S32至S36中之一行中之資料資訊。 圖18係繪示圖11中所描繪之長寫入序列的一流程圖。 圖19繪示圖18中所展示之步驟S42之行中之資料資訊。 圖20繪示圖18中所展示之步驟S43至S46之行中之資料資訊。 圖21係繪示根據一實施例之由一半導體記憶裝置執行之一寫入之一第一實例之各種信號的一時序圖。 圖22係繪示根據一實施例之由一半導體記憶裝置執行之一寫入之另一實例之各種信號的一時序圖。
10‧‧‧記憶體
11-0至11-3‧‧‧記憶體胞陣列
12-0至12-3‧‧‧列解碼器
13-0至13-3‧‧‧讀取/寫入電路
14-0至14-3‧‧‧行解碼器
15‧‧‧資料電路
16‧‧‧命令/位址電路
17‧‧‧控制器
18‧‧‧輸入/輸出電路
20‧‧‧記憶體控制器
BK0至BK3‧‧‧記憶體庫
CA‧‧‧命令/位址信號
CLK‧‧‧時脈
CLKb‧‧‧時脈
DQ‧‧‧資料
DQS‧‧‧資料選通信號

Claims (20)

  1. 一種半導體記憶裝置，其包括： 一第一記憶體胞，其包含一第一可變電阻元件；及 一第一電路，其控制對該第一記憶體胞所執行之一寫入， 其中該第一電路 在一第一時間執行用於將第一資料寫入該第一記憶體胞中之一第一寫入， 判定該第一寫入是否失效，及 若該第一寫入失效，則在比該第一時間長之一第二時間執行用於將該第一資料寫入該第一記憶體胞中之一第二寫入。
  2. 如請求項1之半導體記憶裝置，其中 該第一時間由具有一第一脈衝寬度之一第一寫入脈衝判定，且該第二時間由具有比該第一脈衝寬度大之一第二脈衝寬度之一第二寫入脈衝判定。
  3. 如請求項2之半導體記憶裝置，其中 基於一第一信號及一第二信號之上升時間而產生該第一寫入脈衝，及 基於該第一信號及該第二信號之一延遲信號之上升時間而產生該第二寫入脈衝。
  4. 如請求項1之半導體記憶裝置，其中 該第一電路包括： 一第一鎖存器，其暫時儲存自該第一記憶體胞讀取之讀取資料；及 一第二鎖存器，其暫時儲存待寫入該第一記憶體胞中之寫入資料， 其中藉由核查該第一鎖存器中之資料及該第二鎖存器中之資料是否相同而判定該第一寫入是否失效。
  5. 如請求項4之半導體記憶裝置，其中 在判定該第一寫入是否失效之前將該第一記憶體胞中之資料轉移至該第一鎖存器。
  6. 如請求項1之半導體記憶裝置，其中 回應於一第一命令而執行該第一寫入，且回應於不同於該第一命令之一第二命令而執行該第二寫入。
  7. 如請求項6之半導體記憶裝置，其中 藉由產生用於伴隨該第二命令之第二資料之一第三信號而阻止在該第二寫入中將該第二資料轉移至該第二鎖存器。
  8. 如請求項6之半導體記憶裝置，其中 該第二命令係一預充電命令。
  9. 一種半導體記憶裝置，其包括： 一第一記憶體胞，其包含一第一可變電阻元件； 一第二記憶體胞，其包含一第二可變電阻元件；及 一第一電路，其控制對該第一記憶體胞及該第二記憶體胞所執行之一寫入， 其中該第一電路 在一第一時間執行用於將第一資料寫入該第一記憶體胞中之一第一寫入， 在該第一時間執行用於將第二資料寫入該第二記憶體胞中之一第二寫入， 判定該第一寫入是否失效，且進一步判定該第二寫入是否失效， 若該第一寫入失效，則在比該第一時間長之一第二時間執行用於將該第一資料寫入該第一記憶體胞中之一第三寫入，且若該第二寫入失效，則在該第二時間進一步執行用於將該第二資料寫入該第二記憶體胞中之一第四寫入。
  10. 如請求項9之半導體記憶裝置，其中 該第一時間由具有一第一脈衝寬度之一第一寫入脈衝判定，且該第二時間由具有比該第一脈衝寬度大之一第二脈衝寬度之一第二寫入脈衝判定。
  11. 如請求項10之半導體記憶裝置，其中 基於一第一信號及一第二信號之上升時間而產生該第一寫入脈衝，及 基於該第一信號及該第二信號之一延遲信號之上升時間而產生該第二寫入脈衝。
  12. 如請求項9之半導體記憶裝置，其中 該第一電路包括： 一第一鎖存器，其暫時儲存自該第一記憶體胞讀取之讀取資料；及 一第二鎖存器，其暫時儲存待寫入該第一記憶體胞中之寫入資料， 其中藉由核查該第一鎖存器中之資料及該第二鎖存器中之資料是否相同而判定該第一寫入是否失效。
  13. 如請求項9之半導體記憶裝置，其中 該第一電路包括： 一第三鎖存器，其暫時儲存自該第二記憶體胞讀取之讀取資料；及 一第四鎖存器，其暫時儲存待寫入該第二記憶體胞中之寫入資料， 其中藉由核查該第三鎖存器中之資料及該第四鎖存器中之資料是否相同而判定該第二寫入是否失效。
  14. 如請求項12之半導體記憶裝置，其中 在判定該第一寫入是否失效之前將該第一記憶體胞中之資料轉移至該第一鎖存器。
  15. 如請求項13之半導體記憶裝置，其中 在判定該第二寫入是否失效之前將該第二記憶體胞中之資料轉移至該第三鎖存器。
  16. 如請求項9之半導體記憶裝置，其中 回應於一第一命令而執行該第一寫入，且回應於不同於該第一命令之一第二命令而執行該第二寫入。
  17. 如請求項16之半導體記憶裝置，其中 藉由產生用於伴隨該第二命令之第三資料之一第三信號而阻止在該第三寫入中將該第三資料轉移至該第二鎖存器。
  18. 如請求項16之半導體記憶裝置，其中 該第二命令係一預充電命令。
  19. 如請求項9之半導體記憶裝置，其中 回應於一第三命令而執行該第二寫入，且回應於不同於該第三命令之一第四命令而執行該第四寫入。
  20. 如請求項19之半導體記憶裝置，其中 藉由產生用於伴隨該第四命令之第四資料之一第四信號而阻止在該第四寫入中將該第二資料轉移至該第二鎖存器。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102452623B1 (ko) * 2018-02-27 2022-10-07 삼성전자주식회사 기입 레이턴시를 줄일 수 있는 저항성 메모리 장치의 동작 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6519715B1 (en) 1998-05-22 2003-02-11 Hitachi, Ltd. Signal processing apparatus and a data recording and reproducing apparatus including local memory processor
JP3701886B2 (ja) * 2001-04-27 2005-10-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶回路ブロック及びアクセス方法
JP4496238B2 (ja) * 2007-06-04 2010-07-07 株式会社東芝 不揮発性メモリ装置
KR100887138B1 (ko) * 2007-08-10 2009-03-04 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
KR20090016199A (ko) * 2007-08-10 2009-02-13 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
WO2010061760A1 (ja) * 2008-11-26 2010-06-03 シャープ株式会社 不揮発性半導体記憶装置及びその駆動方法
US8111544B2 (en) * 2009-02-23 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Programming MRAM cells using probability write
CN102270498A (zh) * 2010-06-02 2011-12-07 王彬 一种低功耗相变存储器及其写操作方法
KR101198137B1 (ko) * 2010-09-03 2012-11-12 에스케이하이닉스 주식회사 라이트 드라이버 및 이를 이용한 반도체 메모리 장치와 프로그램 방법
US8874958B2 (en) 2010-11-09 2014-10-28 International Business Machines Corporation Error detection in a mirrored data storage system
JP5330425B2 (ja) * 2011-02-09 2013-10-30 株式会社東芝 不揮発性半導体メモリ
US8971092B2 (en) 2013-02-28 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device

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