JP2008198311A - 磁気記憶集積回路装置 - Google Patents
磁気記憶集積回路装置 Download PDFInfo
- Publication number
- JP2008198311A JP2008198311A JP2007034874A JP2007034874A JP2008198311A JP 2008198311 A JP2008198311 A JP 2008198311A JP 2007034874 A JP2007034874 A JP 2007034874A JP 2007034874 A JP2007034874 A JP 2007034874A JP 2008198311 A JP2008198311 A JP 2008198311A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- memory cell
- circuit
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
【課題】スピン注入型磁気記憶装置のメモリセルのサイズを増加させることなく、書込電流を増大させる。
【解決手段】メモリセルアレイ(1)に行列状に配列されるメモリセル(MC)の磁気抵抗素子(AR)と直列に接続されるアクセストランジスタ(AT)のしきい値電圧(Vth1)を、周辺回路(2,4)の構成要素の同一導電型のMOSトランジスタ(NQ1,NQ2)のしきい値電圧(Vth2)よりもその絶対値を小さくする。
【選択図】図1
【解決手段】メモリセルアレイ(1)に行列状に配列されるメモリセル(MC)の磁気抵抗素子(AR)と直列に接続されるアクセストランジスタ(AT)のしきい値電圧(Vth1)を、周辺回路(2,4)の構成要素の同一導電型のMOSトランジスタ(NQ1,NQ2)のしきい値電圧(Vth2)よりもその絶対値を小さくする。
【選択図】図1
Description
この発明は磁気記憶集積回路装置に関し、特に、スピン注入により磁気抵抗素子の抵抗値を設定してデータを記憶するスピン注入型磁気記憶集積回路装置に関する。
磁気記憶装置(MRAM:マグネティック・ランダム・アクセス・メモリ)は、磁気抵抗素子をデータ記憶部として利用する。この磁気抵抗素子は、磁化方向が固定される固定層と、磁化方向が記憶データに応じて設定される自由層と、これらの固定層および自由層の間のバリア層とで構成される。固定層および自由層の磁化方向が一致する場合、この磁気抵抗素子の抵抗値は小さい。一方、固定層と自由層の磁化方向が反平行の場合、この磁気抵抗素子の抵抗値が大きくなる。この磁気抵抗素子の抵抗値を、2値データ“0”および“1”に対応付ける。
自由層の磁化状態に応じてデータが記憶されるため、リーク電流が生じず、長期にわたってデータを保持することができる。また、データの書込時においては、単に自由層の磁化方向を書込データに応じて設定するだけである。フラッシュメモリなどのように、絶縁膜を介してフローティングゲートとの間で電荷を移動させる必要がなく、絶縁膜の劣化はほとんど生じない。したがって、このような磁気記憶装置の書込および読出回数は、理想的にはほぼ無限とすることができる。
また、磁気記憶装置においては、データの書込時においては、高電圧を生成することは要求されず、低電圧電源で動作可能であり、消費電流が低減される。また、データ書込時においては、磁化方向の平行および反平行により記憶データを書き込むことができ、フラッシュメモリなどのように、フローティングゲートの蓄積電荷量に応じて記憶データを格納する構成と異なる。したがって、メモリセルトランジスタのしきい値電圧の検証などの処理が不要となり、書込時間を短縮することができる。また、データ読出時においては、メモリセルを流れる電流量を検出することにより、磁気抵抗素子の抵抗値を検出することができ、高速読出が可能となる。これらの低消費電力、高速アクセス、低電圧動作および長寿命などの特徴により、磁気記憶装置は、携帯機器用途等において有望な記憶装置として開発が進められている。
このような磁気記憶装置において、より消費電流を低減するメモリとして、スピン注入型MRAMが提案されて開発されている。スピン注入型MRAMにおいては、磁気抵抗素子に電流を流す。固定層のスピン分極方向に整列した電荷(電子)を自由層に注入することにより、この自由層のスピン分極方向を固定層と同一とし、固定層および自由層の磁化方向を平行に設定する。一方、自由層から固定層に向かって電荷を流す場合、この固定層のスピン分極と異なるスピン分極の電荷が固定層により反射され、同一方向のスピン分極の電荷は固定層を通過する。これにより、自由層においては、固定層のスピン分極と反平行のスピン分極を有する電荷が蓄積され、自由層および固定層の磁化方向を反平行方向に設定する。
スピン注入型MRAMにおいては、単に、磁気抵抗素子を介して電流を流すだけであり、メモリセル外部から磁場を印加して、自由層の磁化方向を設定することは要求されない。したがって、電流誘起磁場を利用するMRAMに比べてより消費電流を低減でき、また電流誘起磁場によるディスターバンス(誤書込)が生じないため、より高密度に、メモリセルを配置することができる。
このようなスピン注入型MRAMの構成は、たとえば非特許文献1(IEDM 2005, M. Hosomi et al.,“A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM,”December 2005 に開示されている。
また、電流誘起磁場を利用するMRAMの構成が、非特許文献2(2004 Symposium on VLSI Circuits, T. Tsuji et al., “A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture,”Digest of Technical Papers, June 2004 pp.450-453.)に示されている。
IEDM 2005, M. Hosomi et al.,"A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM,"December 2005 2004 Symposium on VLSI Circuits, T. Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture,"Digest of Technical Papers, June 2004 pp.450-453.
IEDM 2005, M. Hosomi et al.,"A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM,"December 2005 2004 Symposium on VLSI Circuits, T. Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture,"Digest of Technical Papers, June 2004 pp.450-453.
前述の非特許文献1および2においては、メモリセルを高密度に配置するとともに、ノイズ耐性を改善するために、折返しビット線構成を利用するメモリセルアレイ配置が示されている。このメモリセルアレイ配置においては、ビット線およびソース線が平行に配置される。ビット線およびソース線と直交する方向にワード線(およびデジット線)が配置される。メモリセルは、磁気抵抗素子と、この磁気抵抗素子に直列に接続されるアクセストランジスタで構成される。アクセストランジスタのゲートは、ワード線に接続される。可変磁気抵抗素子(MTJ素子:magnetic tunnel junction elementまたはTMR素子:tunneling magneto resistance 素子)が、アクセストランジスタとビット線の間に接続される。アクセストランジスタが、導通時、可変磁気抵抗素子をソース線に電気的に結合する。データ書込時、アクセストランジスタを導通状態として、ビット線およびソース線の間に電流を流す。書込時の電流方向は、書込データに応じて設定される。
メモリセルのアクセストランジスタがnチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成される場合を考える。この場合、アクセストランジスタを介して可変磁気抵抗素子に電流を流す場合、すなわち、ソース線からビット線に電流を流す場合、可変磁気抵抗素子の抵抗値により、アクセストランジスタのゲート−ソース間電圧が小さくなり、アクセストランジスタの駆動電流量が小さくなる。したがって、この状態においては、データ書込に長時間を要することになる。アクセストランジスタとしてpチャネルMOSトランジスタを利用する場合においても、可変磁気抵抗素子を介してアクセストランジスタにビット線から電流を供給する場合、アクセストランジスタのソース電圧が低下し、書込電流量が低下する。
アクセストランジスタの駆動電流量を増加させるためには、ワード線を昇圧するかまたはアクセストランジスタのチャネル幅とチャネル長の比を大きくすることが必要とされる。ワード線の昇圧の場合、アクセストランジスタのゲート絶縁膜の信頼性の観点からアクセストランジスタのサイズを低減することができない。また、前述の非特許文献1および2に示される様に、メモリセルの配置においては、ソース線とビット線との間にアクセストランジスタが配置される。アクセストランジスタのチャネル幅方向にワード線が配設される。したがって、アクセストランジスタのチャネル幅を大きくする場合、ビット線とソース線の間の距離が長くなり、メモリセルアレイの面積が増大する。従って、ワード線昇圧およびアクセストランジスタのチャネル幅の拡張のいずれにおいても、メモリセルアレイ面積を低減することができず、高集積化に対する障害となる。
前述の非特許文献1および2においては、メモリセルの配置については説明しているものの、非特許文献1は、電流誘起磁場を利用して自由層の磁化方向を設定しており、スピン注入の構成については何ら考察していない。従って、このアクセストランジスタのゲート−ソース間電圧の変化による書込効率の低下の問題は、何ら考慮していない。
非特許文献2においては、スピン注入でデータの書込を行なう構成を示しているものの、データ書込時のアクセストランジスタのゲートーソース間電圧の低下によるアクセストランジスタの駆動電流量の減少については何ら考察していない。
それゆえ、この発明の目的は、メモリセルおよびアクセストランジスタのサイズを増大させることなく高速で、データの書込を行なうことのできる磁気記憶集積回路装置を提供することである。
この発明に係る磁気記憶集積回路装置は、要約すれば、可変磁気抵抗素子と直列に接続されるアクセストランジスタのしきい値電圧の絶対値を、メモリセルの選択、データの書込および読出を行なう周辺回路の同一導電型のトランジスタのしきい値電圧の絶対値よりも小さくするものである。可変磁気抵抗素子は、スピン注入により磁化方向が設定されてデータを記憶する。
一実施の形態においては、メモリセルのアクセストランジスタは、nチャネルMOSトランジスタである。
また、好ましくは、非選択メモリセルのアクセストランジスタのゲート電圧は、周辺回路の同一導電型のトランジスタのオフ状態よりもより深いオフ状態にアクセストランジスタを設定する電圧レベルに設定される。
メモリセルのアクセストランジスタのしきい値電圧の絶対値が周辺回路の同一導電型のトランジスタのしきい値電圧の絶対値よりも小さくされる。したがって、同一ゲート−ソース電圧条件において、メモリセルのアクセストランジスタの電流駆動力は、周辺回路のトランジスタの電流駆動力よりも大きくされる。これにより、アクセストランジスタのゲート−ソース間電圧の絶対値が小さくなる場合においても、アクセストランジスタの電流駆動力の低下を抑制することができる。これにより、アクセストランジスタのサイズ(チャネル幅とチャネル長の比)を増大させることなくその電流駆動力を大きくすることができ、高速の書込を実現することができる。特に、アクセストランジスタのゲート−ソース間電圧の絶対値が低下する方向に可変磁気抵抗素子に電流を流すことによりデータの書込を行なう場合、高速にデータの書込を行なうことができる。
また、nチャネルMOSトランジスタをアクセストランジスタを利用する場合、従来と同様のメモリセル配置を利用することができ、ソース線からビット線に書込電流を流す際においても、大きな電流を可変磁気抵抗素子に供給することができる。
また、非選択メモリセルのアクセストランジスタを深いオフ状態に設定することにより、オフリーク電流を低減することができ、読出電流に非選択メモリセルが悪影響を及ぼすのを抑制することができ、読出ディスターバンスを防止して、正確なデータ読出を実現することができる。
[全体の構成]
図1は、この発明に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。図1において、この磁気記憶集積回路装置は、複数のメモリセルMCを有するメモリセルアレイ1と、このメモリセルアレイ1のメモリセルを選択するセル選択回路2と、選択メモリセルに対するデータの書込/読出を行なうデータ書込/読出回路4を含む。
図1は、この発明に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。図1において、この磁気記憶集積回路装置は、複数のメモリセルMCを有するメモリセルアレイ1と、このメモリセルアレイ1のメモリセルを選択するセル選択回路2と、選択メモリセルに対するデータの書込/読出を行なうデータ書込/読出回路4を含む。
メモリセルアレイ1は、後にその構成は詳細に説明するが、メモリセルMCが行列状に配列される。メモリセルMCは、スピン注入よりその抵抗値が設定される可変磁気抵抗素子(MTJ素子)VRと、磁気抵抗素子VRと直列に接続されるアクセストランジスタATを含む。アクセストランジスタATは、一例として、nチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成され、しきい値電圧Vth1を有する。
セル選択回路2は、メモリセルの行および列を選択する回路を含み、その構成要素として、nチャネルMOSトランジスタNQ1を含む。このMOSトランジスタNQ1は、ソースに接地電圧VSSを受ける構成を一例として示す。セル選択回路2における構成要素のMOSトランジスタNQ1は、ドレインに電源電圧VDDを受け、導通時に電源電圧を伝達する機能を有してもよい。
データ書込/読出回路4は、セル選択回路2により選択されたメモリセルに対するデータの書込および読出を行なう。データ書込時、書込データに応じてメモリセルMCを介して流れる電流の方向を設定する。データ書込/読出回路4は、また、構成要素として、nチャネルMOSトランジスタNQ2を含む。データ書込/読出回路4においても、構成要素のMOSトランジスタNQ2は、ソースに接地電圧VSSを受ける。他の用途において、単に電源電圧VDDを伝達する機能を有してもよい。
このセル選択回路2およびデータ書込/読出回路4は、メモリセルの選択、データの書込および読出を行なう周辺回路を構成し、これらの構成要素のMOSトランジスタNQ1およびNQ2は、しきい値電圧Vth2を有する。しきい値電圧Vth2は、アクセストランジスタATのしきい値電圧Vth1よりも大きい。従って、同一ゲート−ソース電圧および同一サイズ(チャネル幅とチャネル長の比)条件下では、アクセストランジスタATは、周辺MOSトランジスタNQ1およびNQ2よりも電流駆動力が大きくなる。
しきい値電圧の調整は、MOSトランジスタのチャネル形成領域への不純物注入量の調整により実現される。nチャネルMOSトランジスタを形成するp型基板領域(またはウェル領域)の表面のp型不純物濃度を高くするとしきい値電圧を高くすることができる。また、n型不純物注入によるカウンタードープによりしきい値電圧を低くすることができる。従って、一例として、アクセストランジスタおよび周辺回路トランジスタを同一工程で製造した後に、ゲート絶縁膜を介してチャネル領域への深い不純物注入により、アクセストランジスタのしきい値電圧を低くするまたは周辺回路トランジスタのしきい値電圧を高くする。これにより、アクセストランジスタおよび周辺回路のトランジスタのしきい値電圧を異ならせることができる。
図2は、図1に示すメモリセルMCに含まれる可変磁気抵抗素子VRの断面構造を概略的に示す図である。可変磁気抵抗素子VRは、その磁化方向が固定される固定層FXと、磁化方向が記憶データに応じて設定される自由層FRと、これらの固定層FXおよび自由層FRの間に形成されるトンネルバリア層TBを含む。
固定層FXの下部には、支持台として機能するベース電極層LVが設けられる。自由層FLは、図示しない上部電極を介してビット線BLに電気的に結合される。ベース電極層LVは、アクセストランジスタATを介してソース線SLに電気的に結合される。アクセストランジスタATは、ゲートにワード線WLが接続される。
スピン注入型MRAMにおいては、可変磁気抵抗素子VRを流れる電流の方向に応じて、自由層FRの磁化方向が固定層FXと同一または反平行方向に設定されて、可変磁気抵抗素子VRの抵抗値が設定される。この抵抗値に応じてデータを記憶する。
図3は、図2に示すメモリセルの電気的等価回路を、データ書込時の印加電圧および電流とともに示す図である。図3において、可変磁気抵抗素子VRとアクセストランジスタATが、ビット線BLとソース線SLの間に直列に接続される。メモリセルMCへのデータ書込時、ワード線WLは、電源電圧VDDレベルに設定される。
データ“0”の書込時においては、ビット線BLが電源電圧VDDレベルに設定され、ソース線SLが、接地電圧VSSレベルに設定される。この場合、ビット線BLからソース線SLに電流IW0が流れる。アクセストランジスタATは、nチャネルMOSトランジスタであり、この状態においては、そのソースノードは、ソース線SLに接続される導通ノード(不純物領域)である。したがって、アクセストランジスタATのゲート−ソース間電圧Vgsは、電源電圧VDDレベルであり、そのしきい値電圧Vth1よりも十分に高く、書込電流IW0を十分に駆動することができる。自由層FRを介して電流が固定層に向かって流れ、電子は、固定層FXから自由層FRに向かって流れる。従って、データ“0”の書込時においては、固定層FXおよび自由層FRの磁化方向が同一となり、抵抗値が小さい状態となる。
一方、データ“1”の書込時においては、ソース線SLが電源電圧VDDレベルに設定され、ビット線BLが接地電圧VSSレベルに設定される。この場合、ソース線SLからビット線BLに電流IW1が流れる。この状態おいては、アクセストランジスタATは、可変磁気抵抗素子VRとの接続ノードSNが、ソースノードとなる。ノードSNの電圧Vsは、可変磁気抵抗素子VRの抵抗値により接地電圧VSSよりも高くなり、応じて、アクセストランジスタATのゲート−ソース間電圧Vgsが、電源電圧VDDよりも小さくなる。特に、データ“1”の書込時においては、電子が自由層FRから固定層FXに向かって供給されるため、可変磁気抵抗素子VRは、書込の進行に従って、その抵抗値が高くなり、ノードSNの電圧Vsの上昇が大きくなる。
しかしながら、アクセストランジスタATは周辺回路のトランジスタとサイズが同一であっても、アクセストランジスタATのしきい値電圧Vth1は、周辺回路のトランジスタのしきい値電圧Vth2よりも小さくされている。従って、ノードSNの電圧Vsが上昇しても、しきい値電圧の低下によりソース電圧の上昇を補償する事ができ、十分に大きな電流を可変磁気抵抗素子VRへ供給することができる。
図4は、しきい値電圧Vth1およびVth2のMOSトランジスタをアクセストランジスタとして利用する際のドレイン電流Idsとソース電圧Vsの関係を示す図である。図4において、横軸に、ノードSNの電圧(ソース電圧)Vsを示し、縦軸にドレイン電流Idsを示す。電流波形としては、ゲート電圧Vgとして、電源電圧1.2Vが印加された状態の電流波形を示す。一点鎖線の波形は、アクセストランジスタとして、しきい値電圧Vth1のローVthトランジスタを利用した場合の電流波形を示す。実線波形は、従来と同様の周辺回路のトランジスタと同一のしきい値電圧Vth2を有するノーマルVthトランジスタをアクセストランジスタとして利用した場合の電流波形を示す。点線の直線は、アクセストランジスタと直列に3KΩの抵抗素子を接続した場合のNチャネルMOSトランジスタのソース電圧と電流Idsとの関係を示す。一例として図4においては、しきい値電圧Vth1が0V、しきい値電圧Vth2が0.7Vである。しきい値電圧Vth1は、負電圧であっても良い。
MOSトランジスタは、ゲート−ソース間電圧Vgsがしきい値電圧Vthを超えるとオン状態となり、急激に大きな電流を流す。ゲート−ソース間電圧Vgsが増大するにつれて、自乗特性に従って、ドレイン電流Idsが増大する。図4においては、ソース電圧Vsの変化に対するドレイン電流Idsの波形を示している。ゲート電圧Vgが一定値(1.2V)であるため、ソース電圧Vsが低くなるほど、そのドレイン電流Idsが大きくなる。
電流駆動時、点線の直線とドレイン電流波形の交差点が、アクセストランジスタの動作点である。この図4に示すように、したがって、ローVthトランジスタ(一点鎖線波形)の方が、たとえ、ソース電圧Vsが高くなった状態においても、大きな電流を駆動することができる(図の縦方向双方向矢印で示す)。すなわち、ノーマルVthトランジスタは、ソース電圧Vsが、0.5V以下で電流を駆動することができ、一方、ローVthトランジスタは、ソース電圧が1.2V以下の領域で電流を駆動することができる。したがって、アクセストランジスタとして、ローVthトランジスタを利用することにより、ソース電圧Vs上昇時においても、大きな電流を駆動することができ、低電源電圧下においても、正確にかつ高速に、データの書込を行なうことができる。
一方において、MOSトランジスタにおいては、しきい値電圧Vthが小さい場合には、オフ状態におけるリーク電流(オフリーク電流:サブスレショルド電流)が増大する。図4においては、ローVthトランジスタにおいて、ゲート電圧Vgとソース電圧Vsとが等しい状態においても電流が流れている。したがって、データ読出時に非選択メモリセルに電流が流れ、正確にデータを読出すことができなくなるというディスターバンスの問題が生じる可能性がある。
このデータ読出時のディスターバンスを防止するために、非選択メモリセルのアクセストランジスタのゲート電圧Vgを、周辺回路のnチャネルMOSトランジスタのソース電圧VSSよりも低い電圧レベルに設定する。この場合、ゲート−ソース間電圧Vgsは、負の電圧となり、図4において横方向の太い矢印で示すように、オフ状態時のゲート−ソース間電圧Vgsが、ソース電圧Vsが等価的に高い方向にシフトした状態となる(より深いオフ状態となった状態)。これにより、オフリーク電流を確実に低減することができる。
通常のしきい値電圧を有するノーマルVthトランジスタの場合、ゲートーソース間電圧Vgsが、そのしきい値電圧Vth2よりも小さくなると、リーク電流は急激に小さくなり、ゲート電圧Vgとソース電圧Vsとが等しい状態となると、リーク電流はほぼ無視することができる状態となる。したがって、ローVthトランジスタにおいて、非選択時、そのゲート電圧Vgを、ノーマルVthトランジスタのソース電圧(接地電圧VSS)よりも低い電圧レベルに設定することにより、以下の効果を得ることができる。すなわち、ローVthトランジスタをアクセストランジスタとして利用しても、従来と同様のノーマルVthトランジスタをアクセストランジスタとして利用する場合のリーク電流と同程度以下のほぼ無視することのできるリーク電流を実現することができ、読出ディスターバンスを防止することができる。
上述のように、しきい値電圧の調整により、アクセストランジスタの電流駆動量を増大させており、メモリセルサイズを増大させることなく、正確にかつ高速で低電源電圧下においてもデータの書込を行なうことができる。また、非選択メモリセルのアクセストランジスタを、周辺回路のトランジスタのオフ状態よりも深いオフ状態に設定することにより、オフリーク電流を低減することができ、正確なデータの読出を実現することができる。以下、各回路の具体的構成について説明する。
[実施の形態1]
図5は、この発明の実施の形態1に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。図5において、メモリセルアレイ1においてメモリセルMCが行列状に配列される。メモリセルMCの各行に対応してワード線WLが配設される。メモリセルMCの各列に対応してソース線SLおよびビット線BLの対が配設される。メモリセルMCは、先の図1から3に示すように、可変磁気抵抗素子(TMR素子またはMTJ素子)と、この可変磁気抵抗素子と直列に接続されるアクセストランジスタを含む。メモリセルMCに含まれるアクセストランジスタは、ローVthトランジスタで構成される。
図5は、この発明の実施の形態1に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。図5において、メモリセルアレイ1においてメモリセルMCが行列状に配列される。メモリセルMCの各行に対応してワード線WLが配設される。メモリセルMCの各列に対応してソース線SLおよびビット線BLの対が配設される。メモリセルMCは、先の図1から3に示すように、可変磁気抵抗素子(TMR素子またはMTJ素子)と、この可変磁気抵抗素子と直列に接続されるアクセストランジスタを含む。メモリセルMCに含まれるアクセストランジスタは、ローVthトランジスタで構成される。
図5に示す磁気記憶集積回路装置は、図1に示すセル選択回路2として、行選択回路20、列選択信号生成回路22および読出列選択回路24を含む。行選択回路20は、内部電圧発生回路30からの非選択電圧VNDDと電源電圧VDDとを動作電源電圧として受け、アドレス信号をデコードし、アドレス指定された行に対応するワード線へ電源電圧VDDを伝達する。この行選択回路20は、非選択状態のワード線WLへは、内部電圧発生回路30からの非選択電圧VNDDを伝達する。非選択電圧VNDDは、接地電圧VSSよりも低い負電圧レベルである。
列選択信号生成回路22は、図示しない列アドレス信号をデコードし、このメモリセルアレイ1におけるメモリセル列を指定する列選択信号を生成する。この列選択信号は、少なくともソース線SLおよびビット線BLを指定する。
読出列選択回路24は、読出/書込指示信号R/Wがデータ読出を示すとき、列選択信号生成回路22からの列選択信号が指定する列に対応するソース線およびビット線を選択して内部データバス(データ線対)に結合する。
磁気記憶集積回路装置は、図1に示すデータ書込/読出回路4として、ソース線駆動回路40、ソース線電圧設定回路42、ビット線駆動回路44およびビット線電圧設定回路46、および読出回路48とを含む。ソース線電圧設定回路42は、読出/書込指示信号R/Wがデータ書込を指示するとき、列選択信号生成回路22からの列選択信号と書込データDとに従って、選択列に対するソース線に伝達される電圧レベルを設定する。ソース線駆動回路40は、このソース線電圧設定回路42からの電圧に従って、対応のソース線SLを、接地電圧または電源電圧レベルに駆動する。非選択ソース線は、接地電圧レベルに維持される。このソース線電圧設定回路42は、読出/書込指示信号R/Wがデータ読出を示すとき、ソース線駆動回路42により、すべてのソース線SLを接地電圧レベルに維持するように電圧を生成する。
ビット線電圧設定回路46は、読出/書込指示信号R/Wがデータ書込を示すとき、列選択信号生成回路22からの列選択信号と書込データDとに従ってビット線に伝達される電圧を生成する。ビット線駆動回路44は、このビット線電圧設定回路46からのビット線電圧信号に従って、対応のビット線BLを、データ書込時に電源電圧または接地電圧レベルに駆動する。このビット線駆動回路44は、ビット線電圧設定回路46の出力電圧信号に従って、非選択列のビット線を、フローティング状態に維持する(図示しないビット線プリチャージ回路により、ビット線BLは、スタンバイ時接地電圧レベルにプリチャージされる)。
データ読出時、ビット線電圧設定回路46は、ビット線駆動回路44を出力ハイインピーダンス状態に設定するような電圧を生成する。したがって、データ読出時においては、選択列に対するビット線BLおよびソース線SLが選択され、読出回路48に含まれる定電流回路からの読出電流に従って、選択メモリセルのデータの読出が行なわれる。
読出回路48は、データ読出時、読出列選択回路24により選択列(ビット線およびソース線)が内部データバスに結合されると、この内部データバスを介して流れる電流に従って内部データを読出して外部データを生成して出力する。
内部電圧発生回路30は、たとえばキャパシタのチャージャポンプ動作を利用する回路で構成され、非選択電圧VNDDとして負電圧を生成する(VNDD<VSS)。この内部電圧発生回路30は、1つのマクロとして、同一半導体チップ上において磁気記憶集積回路装置の外部に設けられてもよい。1つの半導体チップ上に、複数の回路ブロックが設けられるシステム・オン・チップ構成の場合、磁気記憶装置と内部電圧発生回路30とが、同一半導体チップ上に集積化される。
制御回路50は、外部からの動作モードを指定するコマンドCMDに従って読出/書込指示信号R/W(または書込活性化信号および読出活性化信号)を生成して、データの書込および読出に必要な動作を制御する。内部制御信号を伝達する経路は、図面を簡略化するために示していない。
図6は、メモリセルアレイ1におけるメモリセルの平面レイアウトを概略的に示す図である。図6において、列方向に延在するソース線SL0およびSL1が行方向に沿って間をおいて配置される。これらのソース線SL0およびSL1それぞれの行方向の両側に、列方向に延在するビット線BL0,BLB0,BL1,BLB1が配置される。
矩形形状の活性領域ARGがメモリセルMCを形成する領域として配置される。このメモリセルMCを形成する活性領域ARGは、共通のソース線コンタクトSCNTを介して対応のソース線SL0,SL1に電気的に接続される。ソース線コンタクトSCNTを共有するメモリセルの活性領域ARGは、ソース線コンタクトSCNTに関して点対称なレイアウトに配置される。従って、隣接行かつ隣接列のメモリセルが、ソースコンタクトSCNTを共有して同一のソース線に接続される。ソースコンタクトSCNTは、列方向において2本のワード線ごとに配置され、行方向において2本のビット線毎に配置される。
列方向に配置される活性領域ARGは、互いに、図示しない分離領域により電気的に分離される。この活性領域ARGのソース線コンタクトSCNTから離れた端部に、可変磁気抵抗素子VRが配置される。この可変磁気抵抗素子VRは、図示しない上部電極を介して対応のビット線BL0,BLB0,BL1,BLB1に電気的に接続される。可変磁気抵抗素子VRの配置領域においては下部電極として機能しかつ可変磁気抵抗素子を支持するベース電極層が配置される。図6においては、このベース電極層のレイアウトを可変磁気抵抗素子VRのレイアウトと同一であるように示す。
行方向に延在するワード線WL0−WL5が、列方向に沿って間をおいて配置される。ワード線WL0−WL5は、隣接ワード線において、ソース線コンタクトSCNTおよび可変磁気抵抗素子VRが交互に間に挟まれるように配置される。
メモリセルのアクセストランジスタATは、活性領域ARGと、その上の対応のワード線とにより形成される。このアクセストランジスタATのチャネル幅は、行方向に沿った活性領域ARGの幅に対応する。
図7は、図6に示す線L7−L7に沿った断面構造を概略的に示す図である。図7において、メモリセルは、半導体基板領域(ウェル領域)50表面に形成される。この半導体基板領域50の表面に、間をおいて不純物領域52a、52bおよび52cが形成される。この不純物領域52aおよび52c外部に、素子分離用の絶縁膜54aおよび54bがそれぞれ形成される。不純物領域52aおよび52cは、それぞれ、コンタクト(プラグ)を介して可変磁気抵抗素子VRのベース電極層LVに電気的に接続される。不純物領域52bは、コンタクトを介してソース線SL1に電気的に接続される。
ソース線SL1は、可変磁気抵抗素子VRのベース電極層LVと同じ配線層のメタル配線で形成される。可変磁気抵抗素子VRは、ビット線BLB1に電気的に接続される。
不純物領域52aおよび52b間の半導体基板領域50表面上に図示しないゲート絶縁膜を介してワード線WL4が配設され、不純物領域52bおよび52cの間の半導体基板領域50表面上に、図示しないゲート絶縁膜を介してワード線WL5が配設される。素子分離領域54a上に、ワード線WL3が配設される。
この図6に示すメモリセルMCのレイアウトにおいて、チャネル幅を大きくする場合、行方向のメモリセルサイズが大きくなる。特に、ソース線SL0,SL1は、行方向において隣接するメモリセルを分離する分離領域上に列方向に延在して配置される。メモリセルを確実に分離するためには、この分離領域の行方向に沿った幅を十分に確保する必要がある。また、ソース線SLとベース電極層LVとは同一配線層の配線であり、これらの間の容量結合を抑制するためにも、その距離は充分に確保する必要がある。従って、メモリセルサイズを行方向に沿って増大させた場合、ソース線とビット線の間のピッチも広くなり、高集積度で、メモリセルを配置するのが困難となる。そこで、メモリセルサイズを増大させることなく、アクセストランジスタATのしきい値電圧を小さくして電流駆動力を大きくする。
図8は、この発明の実施の形態1に従う磁気記憶集積回路装置の周辺回路の具体的構成の一例を示す図である。図8において、図5に示す行選択回路20は、ワード線を選択するワード線選択信号を生成するロウデコード回路60を含む。ロウデコード回路60は、メインワード線MWLを図示しないアドレス信号に従って選択するメインワード線デコード回路62と、図示ないロウアドレス信号をデコードしサブデコード/タイミング信号Rxを生成するサブワード線デコード回路64と、このメインワード線MWL上の信号とサブデコード/タイミング信号Rxに従ってワード線選択信号を生成するサブデコーダ66を含む。
メモリセルアレイが複数のメモリブロックに分割される場合、メインワード線が複数のメモリブロックに共通に配置される。各メモリブロックにおいて、メインワード線MWLに対して、複数のワード線が対応して配置される。サブワード線デコード回路64は、このメインワード線MWLに対応して設けられる複数のワード線のうちの1つを選択する信号Rxを生成する。複数のメモリブロックが配置される構成の場合、選択メモリブロックに対して設けられたサブワード線デコード回路64が活性化されて、サブデコード/タイミング信号を生成する。
サブデコーダ66は、NAND型デコーダであり、対応のワード線の選択時にワード線選択信号をLレベルに設定し、対応のワード線の非選択時にはワード線選択信号を電源電圧レベルに設定する。ロウデコード回路60は、電源電圧VDDおよび接地電圧VSSを、動作電源電圧として受けて動作する。
行選択回路20は、さらに、このロウデコード回路60からのワード線選択信号に従ってワード線WLを選択状態へ駆動するワード線ドライブ回路70を含む。ワード線ドライブ回路70は、ワード線選択信号に従ってワード線WLを選択状態へ駆動するワード線ドライバ72と、負電圧による貫通電流の発生を防止するためのラッチトランジスタ74およびデカップルトランジスタ76とを含む。
ワード線ドライバ72は、ソースおよびバックゲート(基板領域)に電源電圧VDDを受けるPチャネルMOSトランジスタ72pと、ソースおよびバックゲートに非選択電圧VNDDを受けるnチャネルMOSトランジスタ72nを含む。これらのMOSトランジスタ72pおよび72nのドレインが、ワード線WLに共通に接続される。従って、ワード線WLは、選択時、pチャネルMOSトランジスタ72pにより電源電圧レベルに駆動され、非選択時、nチャネルMOSトランジスタ72nにより負電圧レベルに駆動される。
ラッチトランジスタ74は、nチャネルMOSトランジスタで構成され、ワード線WLの電圧レベルが、Hレベルのとき、ワード線ドライバ72の入力へ、非選択電圧VNDDを伝達する。このラッチトランジスタ74は、ワード線WLがLレベルの時には、オフ状態となる。
デカップルトランジスタ76は、ロウデコード回路60のサブデコーダ66の出力とワード線ドライバ72の入力の間に接続され、そのゲートに接地電圧を受けるpチャネルMOSトランジスタ76で構成される。デカップルトランジスタ76は、バックゲートに電源電圧VDDを受ける。この行選択回路20の構成要素のMOSトランジスタは、ノーマルVthトランジスタで構成される。次に、行選択回路20の動作について簡単に説明する。
ワード線WLの選択状態のとき、メインワード線デコード回路62からメインワード線MWLに伝達される信号およびサブワード線デコード回路64から出力されるサブデコード/タイミング信号RxはともにHレベルとなる。応じて、サブデコーダ66の出力するワード線選択信号は、接地電圧レベルのLレベルとなる。
デカップルトランジスタ76を介してサブデコーダ66からのLレベルの信号が、ワード線ドライバ72に伝達される。この場合、サブデコーダ66の出力信号は接地電圧レベルであり、デカップルトランジスタ76は、ゲートに接地電圧を受けており、そのしきい値電圧の絶対値分高い電圧Vthpを、ワード線ドライバ72に伝達する。応じて、ワード線ドライバ72において、MOSトランジスタ72pがオン状態となり、ワード線WLへ電源電圧VDDを伝達する。このワード線WLの電圧レベルの上昇に従って、ラッチトランジスタ74が導通し、非選択電圧VNDDを、ワード線ドライバ72の入力へ伝達する。これにより、ワード線ドライバ72において、nチャネルMOSトランジスタ72nは、ゲートおよびソース電圧が同一電圧レベルと成り、完全にオフ状態となる。これにより、ワード線ドライバ72において貫通電流が流れる経路は遮断される。
また、ワード線ドライバ72の入力の電圧が、サブデコーダ66の出力の電圧よりも低くなり、デカップルトランジスタ76は、サブデコーダ66の出力に接続される導通ノード(不純物領域)がソースとして機能する。応じて、デカップルトランジスタ76は、ゲートとソースが同一電圧レベルとなり、オフ状態となりワード線ドライバ72の入力とサブデコーダ66の出力とを電気的に分離する。これにより、負電圧レベルの非選択電圧VNDDが、サブデコーダ66の出力部へは伝達されるのを防止し、サブデコーダ66から内部電圧発生回路への電流が流れるのを防止する。
一方、ワード線WLが非選択状態のときには、メインワード線MWL上の信号およびサブデコード/タイミング信号Rxの一方が、Lレベルとなる。応じてサブデコーダ66の出力信号が電源電圧VDDレベルのHレベルとなる。ワード線ドライブ回路70においては、このHレベルの信号が、デカップルトランジスタ76を介してワード線ドライバ72の入力へ伝達される。応じて、nチャネルMOSトランジスタ72nが導通し、非選択伝達VNDDを、ワード線WLに伝達する。このとき、pチャネルMOSトランジスタ72pは、ゲートおよびソースが同一電圧レベルであり、オフ状態にある。また、ラッチトランジスタ74は、そのゲートおよびソースが同一電圧レベルとなり、オフ状態を維持する。これにより、ワード線ドライバ72の入力部が、電源電圧VDDレベルに維持される。
したがって、メモリセルMCにおいて、アクセストランジスタATのゲートは、メモリセルの選択時には電源電圧VDDレベル、メモリセルMCの非選択時には負電圧レベルの非選択電圧VNDDレベルに維持される。アクセストランジスタは、非選択時、周辺回路のトランジスタのオフ状態よりも深いオフ状態となり、ローVthトランジスタで構成されていても、リーク電流を抑制することができる。
なお、ワード線ドライブ回路70において、交差結合されるnチャネルMOSトランジスタを含むラッチ型レベル変換回路がドライバとして利用されてもよい。交差結合されたnチャネルMOSトランジスタにより負電圧が対応のワード線に伝達される。電源電圧は、サブデコーダ66の出力信号に従って導通するpチャネルMOSトランジスタにより対応のワード線に伝達される。従って、ワード線ドライブ回路としては、接地電圧と電源電圧の間で変化する信号を負電圧VNDDと電源電圧の間で変化する信号に変換するレベル変換機能を有する回路が利用されればよい。
ソース線電圧設定回路42は、書込活性化信号WENと列選択信号CSLと書込データDを受ける。したがってソース線駆動電圧を生成する駆動電圧生成回路80を含む。このソース線駆動電圧生成回路80は、書込活性化信号WEN、列選択信号CSLおよび書込データDを受けるNAND型デコード回路80aを含む。書込活性化信号WENは、読出/書込指示信号R/Wが書込動作を示すときHレベルに設定される。書込データDは、論理“1”のとき、Hレベルである。
ソース線駆動回路40は、各ソース線SLに対応して設けられるソース線ドライバ82を含む。このソース線ドライバ82は、pチャネルMOSトランジスタ82pとnチャネルMOSトランジスタ82nで構成され、CMOSインバータと同様の構成を有し、与えられた信号を反転して対応のソース線SLに伝達する。
ソース線電圧設定回路42は、ソース線ドライバ82に対応して設けられるソース線電駆動電圧生成回路80を含む。ソース線駆動電圧生成回路80は、書込活性化信号WENと列選択信号CSLと書込データDとを受けるNAND型ドライブゲート80aで構成され、入力信号が全てHレベルのときにLレベルの信号を対応のソース線ドライバ82に伝達する。
ビット線電圧設定回路46は、各ビット線に対応して設けられ、書込活性化信号WENと列選択信号CSLと書込データDに従ってビット線駆動電圧を生成するビット線駆動電圧生成回路90を含む。ビット線駆動電圧生成回路90は、書込活性化信号WENと列選択信号CSLと書込データDを受けるゲート回路90aおよび90bを含む。ゲート回路90aは、書込活性化信号WENおよび列選択信号CSLがともにHレベルであり、書込データDが論理“0”でありLレベルのときにLレベルの信号を生成する。ゲート回路90bは、書込活性化信号WENおよび列選択信号CSLおよび書込データDがすべてHレベルのときにHレベルの信号を生成する。
ビット線駆動回路44は、各ビット線に対応して設けられ、対応のビット線駆動電圧生成回路90の出力電圧に従って対応のビット線を駆動するビット線ドライバ92を含む。このビット線ドライバ92は、ゲート回路90aの出力信号に従ってビット線BLへ選択的に電源電圧VDDを伝達するpチャネルMOSトランジスタ92pと、ゲート回路90bの出力信号に従って選択的にビット線BLに接地電圧VSSを伝達するnチャネルMOSトランジスタ92nを含む。
これらの周辺回路40、42、44、および46は、動作電源電圧として電源電圧VDDおよび接地電圧VSSを受ける。
データ読出時およびスタンバイ時においては書込活性化信号WENはLレベルである。書込活性化信号WENは、読出/書込指示信号R/Wに基づいて生成される。この状態においては、ソース線駆動電圧生成回路80の出力信号はHレベルである。応じて、ソース線ドライバ82においては、MOSトランジスタ82nがオン状態、pチャネルMOSトランジスタ82pがオフ状態となり、ソース線SLは、接地電圧VSSレベルに維持される。
データ書込時においては書込活性化信号WENがHレベルに設定され、ソース線駆動電圧生成回路80において、NAND型ドライブゲート80aがインバータとして機能する。非選択列の場合には、列選択信号CSLはLレベルであり、スタンバイ時および読出時と同様、ソース線駆動電圧生成回路80の出力信号は、Hレベルであり、ソース線SLは、接地電圧VSSレベルに維持される。書込活性化信号WENおよび列選択信号CSLがともにHレベルであり、書込データDがHレベルのときには、ソース線駆動電圧生成回路80からの出力信号は、Lレベルとなる。応じて、ソース線ドライバ82においてpチャネルMOSトランジスタ82pがオン状態となり、ソース線SLに電源電圧VDDが伝達される。このとき、nチャネルMOSトランジスタ82nはオフ状態である。一方、選択列において書込データDが論理“0”でありLレベルのときには、ソース線駆動電圧生成回路80の出力信号は、Hレベルである。したがって、ソース線ドライバ82は、ソース線SLを接地電圧VSSレベルに維持する。
ビット線駆動電圧生成回路90においては、読出動作時およびスタンバイ動作時においては、書込活性化信号WENがLレベルであり、ゲート回路90aの出力信号がHレベル、ゲート回路90bの出力信号がLレベルとなる。したがって、ビット線ドライバ92においてMOSトランジスタ92pおよび92nがともにオフ状態となり、ビット線ドライバ92は、出力ハイインピーダンス状態となる。スタンバイ時にはビット線は図示しないプリチャージトランジスタにより接地電圧レベルに維持される。読出時には、選択列のビット線に対して読出回路から読出電流が供給される。読出時の非選択ビット線は、図示しないプリチャージトランジスタにより接地電圧レベルに維持されるかまたは接地電圧レベルでフローティング状態に維持される。
書込動作時において、非選択列に対しては列選択信号CSLがLレベルである。したがって、この場合においても、ゲート回路90aおよび90bの出力信号は、HレベルおよびLレベルとなり、ビット線ドライバ92は出力ハイインピーダンス状態である。非選択のビット線は、読出時と同様、プリチャージトランジスタにより接地電圧レベルに維持されるかまたは接地電圧レベルでフローティング状態に維持される。
データ書込時に対応の列が選択された場合には、書込活性化信号WENおよび列選択信号CSLはともにHレベルトなる。書込データDが“1”でありHレベルのときには、ゲート回路90aおよび90bの出力信号はともにHレベルとなる。したがって、ビット線ドライバ92においては、MOSトランジスタ92pがオフ状態、MOSトランジスタ92nがオン状態となり、ビット線BLは、接着電圧VSSレベルに駆動される。
一方、書込データDが“0”のときには、書込活性化信号WENおよび列選択信号CSLがともにHレベルであるため、ゲート回路90aの出力信号がLレベル、ゲート回路90bの出力信号がLレベルとなる。したがって、ビット線ドライバ92においてMOSトランジスタ92pがオン状態、MOSトランジスタ92nがオフ状態となる。この状態においては、ビット線BLが電源電圧VDDレベルに駆動される。
以上のように、書込データDが“1”であり、Hレベルのときには、選択列においてはソース線SLが電源電圧VDDレベルに駆動され、ビット線BLが接地電圧レベルに駆動される。一方、書込データDが“0”のときには、選択列において、ソース線SLが接地電圧VSSレベル、ビット線BLが電源電圧VDDレベルとなる。これにより、書込データDの論理値に応じて、ビット線BLおよびソース線SLの間を流れる電流の方向を設定することができる。
この接地電圧VSSよりも低い非選択電圧VNDDをワード線非選択電圧として利用することにより、アクセストランジスタATを、周辺回路のノーマルVthのトランジスタのオフ状態よりもより深いオフ状態に設定することができ、リーク電流を低減することができる。したがって、読出時において、この選択ビット線に接続されかつ非選択ワード線に接続されるメモリセルを介して流れるリーク電流を抑制することができ、読出時のディスターバンスを抑制することができる。
また、書込時においても、半選択状態(ワード線が非選択で、ビット線/ソース線が選択状態)のメモリセルにおけるリーク電流を低減することができ、十分な大きさの書込電流を選択メモリセルに供給することができる。
また、ワード線WLが、選択時、電源電圧VDDレベルであっても、アクセストランジスタATは、ローVthトランジスタであり、可変磁気抵抗素子VRの電圧降下によりそのソース電圧が上昇しても、十分な大きさの電流を供給することができ、高速でデータの書込を行なうことができる。
非選択メモリセルのアクセストランジスタのリーク電流を抑制するために、接地電圧VSSよりも低い電圧レベルの非選択電圧VNDDを生成している。したがって、ワード線ドライバ70においては、負電圧がnチャネルMOSトランジスタの基板領域に供給されるため、他回路と分離する必要がある。このため、以下に説明するように、負電圧を受けるワード線ドライブ回路を形成する領域に対しては、トリプルウェル構造を利用する。
図9は、この発明の実施の形態1に従う磁気記憶集積回路装置のメモリセルアレイおよびワード線ドライブ回路の部分の断面構造を概略的に示す図である。図9において、半導体基板100表面に、Pウェル102、ディープNウェル104、Nウェル106、およびPウェル108が形成される。
Pウェル102は、メモリセルアレイ1に含まれるメモリセルを形成する領域として用いられる。このPウェル102表面に、n型不純物領域102aおよび102bが間をおいて形成される。これらの不純物領域102aおよび102bの間のチャネル形成領域上に図示しないゲート絶縁膜を介してゲート電極102cが形成される。不純物領域102aおよび102bとゲート電極102cとにより、メモリセルのアクセストランジスタATが形成される。ゲート電極102cは、ワード線WLに接続される。不純物領域102bがソース線SLに接続され、不純物領域102aは可変磁気抵抗素子VRを介してビット線BLに結合される。Pウェル102は、p型不純物領域102dを介して接地電圧VSSレベルにバイアスされる。
ワード線ドライバ72は、ディープNウェル104およびNウェル106に形成される。ディープNウェル104表面に、ディープNウェル104に取囲まれるようにPウェル110が形成される。Pウェル110表面に、n型不純物領域110aおよび110bが間をおいて形成される。これらの不純物領域110aおよび110bの間のPウェル110表面上に、図示しないゲート絶縁膜を介してゲート電極110cが形成される。不純物領域110aがワード線WLに結合され、不純物領域110bが、非選択電圧VNDDを受ける。これらの不純物領域110aおよび110bとゲート電極110cにより、図8に示すワード線ドライブトランジスタ72nが形成される。
Pウェル110は、その表面に形成されるp型不純物領域110dを介して非選択電圧VNDDレベルにバイアスされる。ディープNウェル104は、Pウェル110外部に形成されるn型不純物領域104aを介して電源電圧VDDレベルにバイアスされる。Pウェル10およびディープNウェル104は、それぞれ負電圧および電源電圧レベルにバイアスされるため、Pウェル110およびディープNウェル104の間のpn接合が逆バイアスされ、Pウェル110型の領域から電気的に分離され、負電圧VNDDが他の領域に伝達されるのを防止する。
Nウェル106表面に、p型不純物領域106aおよび106bが間をおいて形成される。これらの不純物領域106aおよび106bの間のNウェル106表面上に図示しないゲート絶縁膜を介してゲート電極106cが形成される。p型不純物領域106aがワード線WLに結合され、p型不純物領域106bが電源電圧VDDを受ける。Nウェル106は、その表面に形成されるn型不純物領域106dにより電源電圧VDDレベルにバイアスされる。これらの不純物領域106aおよび106bとゲート電極106cとにより、図8に示すワード線ドライブトランジスタ72pが形成される。
ワード線WLに負電圧レベルの非選択電圧VNDDが伝達される場合、Pウェル110においてn型不純物領域110aを介して負電圧レベルの非選択電圧がワード線WLおよびNウェル106のp型不純物領域106aに伝達される。Pウェル102は、ゲート電極102cと電気的に分離されており、この負電圧伝達時においてPウェル102においては何ら問題は生じない。Pウェル110は負電圧レベルにバイアスされており、電源電圧VDDレベルにバイアスされたディープNウェル104により他の領域と電気的に分離されており、このPウェル110の負電圧は他の領域に対して何ら悪影響は及ぼさない。
また、Nウェル106においては、p型不純物領域106aとNウェル106の間のpn接合は、逆バイアス状態である。また、ワード線WLが非選択状態の時には、ゲート電極106cには電源電圧VDDが供給され、p型不純物領域106aおよび106bの間にはチャネルは形成されない。従って、負電圧レベルの非選択電圧VNDDが、ワード線ドライブトランジスタ72pを介して電源ノードへ伝達されるのは防止される。また、Nウェル106とPウェル108とは、逆バイアス状態であり、これらのウェル106および108は電気的に分離され、周辺のCMOSロジック回路の動作に対しても、負電圧VNDDは、何ら悪影響を及ぼさない。
Pウェル108表面には、たとえば図8に示すサブデコーダなどのCMOSロジック回路が形成される。図9においては、nチャネルMOSトランジスタの構造を一例として示す。Pウェル108表面にn型不純物領域108aおよび108bが間をおいて形成される。これらの不純物領域108aおよび108bの間のPウェル108表面上にゲート電極108cが形成される。Pウェル108は、p型不純物領域108bを介して接地電圧レベルにバイアスされる。不純物領域108bには、接地電圧が供給されてもよく、他の素子に接続されてもよい。CMOSロジック回路の構成に応じて、その接続は適宜定められる。Pウェル108に隣接してNウェルが形成されるように示す。この隣接Nウェル内に、PチャネルMOSトランジスタが形成され、Pウェル108内のNチャネルMOSトランジスタとにより、CMOSロジック回路を構成する。
ディープNウェル104およびPウェル110は、行選択回路に含まれるワード線ドライバに共通に設けられ、また、同様、Nウェル106も、行選択回路に含まれるワード線ドライバに共通に設けられる。各ワード線ドライバごとに、分離領域により、ドライブトランジスタを形成する活性領域が分離される。
Pウェル102においても同様、メモリセルMCのアクセストランジスタATが形成され、図6に示すように、分離領域により、各メモリセルトランジスタを形成する活性領域が分離される。
上述のように、負電圧レベルの非選択電圧(以下、適宜、負電圧と称す)VNDDを非選択ワード線WLに伝達する構成において、ディープNウェル104およびPウェル110のトリプルウェル構造を利用して、ワード線ドライバの負電圧伝達用nチャネルMOSトランジスタを形成する。これにより、負電圧VNDDが他の回路素子に対して悪影響を及ぼすことなく、確実に、非選択ワード線に負電圧VNDDを伝達することができる。
また、負電圧レベルにバイアスされるのは、ワード線ドライブ回路を形成するウェル領域だけであり、メモリセルアレイを形成する領域を負電圧レベルにバイアスすることは要求されない。これにより、負電圧を発生する回路の負荷を軽減することができ、安定に所定の電圧レベルの負電圧を生成することができる。
なお、Nウェル106が、ディープNウェル104と同様に電源電圧VDDにバイアスされて、ワード線ドライバのpチャネルMOSトランジスタ72pを形成する領域として利用される。この場合、図9において点線で示すように、ディープNウェル104およびNウェル106を共通化して拡張し、ワード線ドライブトランジスタ72bを、拡張後のディープNウェル領域内に形成してもよい。ワード線ドライブトランジスタを形成するためのNウェルを、1つの工程で形成することができる。
[変更例]
図10は、この発明の実施の形態1におけるメモリセルアレイおよびワード線ドライブ回路の構成要素の変更例の断面構造を概略的に示す図である。この図10に示す構成は、以下の点で、図9に示す構造と異なる。すなわち、メモリセルアレイ1が形成されるPウェル106が、ディープNウェル112内に形成される。ディープNウェル112は、その表面のPウェル106外部に形成されるn型不純物領域112aを介して電源電圧VDDレベルにバイアスされる。ディープNウェル112は、ディープNウェル104と分離して形成されるように示される。このディープNウェル104および112の分離により、動作時の基板ノイズが伝播して、メモリセルアレイまたは周辺回路において誤動作が生じるのを防止することができる。しかしながら、このディープNウェル112は、ディープNウェル104と共通のNウェルであってもよい。
図10は、この発明の実施の形態1におけるメモリセルアレイおよびワード線ドライブ回路の構成要素の変更例の断面構造を概略的に示す図である。この図10に示す構成は、以下の点で、図9に示す構造と異なる。すなわち、メモリセルアレイ1が形成されるPウェル106が、ディープNウェル112内に形成される。ディープNウェル112は、その表面のPウェル106外部に形成されるn型不純物領域112aを介して電源電圧VDDレベルにバイアスされる。ディープNウェル112は、ディープNウェル104と分離して形成されるように示される。このディープNウェル104および112の分離により、動作時の基板ノイズが伝播して、メモリセルアレイまたは周辺回路において誤動作が生じるのを防止することができる。しかしながら、このディープNウェル112は、ディープNウェル104と共通のNウェルであってもよい。
メモリセルアレイ1を形成するPウェルをディープNウェル112で取囲むトリプルウェル構造を利用して、メモリセルアレイを形成する半導体領域を構成する。これにより、メモリセルアレイ形成領域を周辺回路等の他回路の形成領域から確実に分離することができる。応じて、メモリセルアレイ1において他回路動作時のノイズが伝達するのを防止することができ、また、メモリセルアレイにおける基板電流が、他回路へ伝播して誤動作を生じるのを防止することができる。
したがって、図9および図10に示すように、負電圧VNDDを伝達するワード線ドライブトランジスタをトリプルウェル構造の半導体領域に形成することにより、負電圧を利用する回路と他の回路の間において負電圧ノードと接地ノードまたは電源ノードの間に貫通電流が生じるのを防止でき、確実に誤動作を生じることなく、非選択ワード線を負電圧レベルの非選択電圧レベルに設定することができる。
[非選択電圧発生回路の構成]
図11は、図5に示す内部電圧発生回路30の非選択電圧VNDDを生成する部分の構成を概略的に示す図である。図11において、内部電圧発生回路30は、非選択電圧VNDDが所定の電圧レベルにあるかを検出するレベル検出回路120と、レベル検出回路120の出力信号とアクティブサイクル指示信号ENとに従って選択的に発振動作を行なって所定の周期のパルス信号を生成する発振回路122と、発振回路122の出力パルスに応答してチャージポンプ動作により負電圧VNDDを生成するチャージポンプ回路124を含む。
図11は、図5に示す内部電圧発生回路30の非選択電圧VNDDを生成する部分の構成を概略的に示す図である。図11において、内部電圧発生回路30は、非選択電圧VNDDが所定の電圧レベルにあるかを検出するレベル検出回路120と、レベル検出回路120の出力信号とアクティブサイクル指示信号ENとに従って選択的に発振動作を行なって所定の周期のパルス信号を生成する発振回路122と、発振回路122の出力パルスに応答してチャージポンプ動作により負電圧VNDDを生成するチャージポンプ回路124を含む。
レベル検出回路120は、検出電圧レベルが、所定の電圧レベルよりもより負の場合には、発振回路122の動作を停止させる信号を生成し、負電圧VNDDが所定の電圧レベルよりも浅い負の電圧レベルの場合には、発振回路122を活性化する信号を生成する。
発振回路122は、例えばリングオシレータで構成され、アクティブサイクル指示信号ENが非活性状態であり、スタンバイサイクルを示す場合には、レベル検出回路120の出力信号にかかわらず発振動作を停止する。アクティブサイクル指示信号ENは、図5に示す制御回路50から生成され、データの読出および書込のいずれかが指定される時に活性化される。すなわち、アクティブサイクル指示信号ENは、リード/ライト信号R/Wに基づいて生成される読出活性化信号(REN)および書込活性化信号(WEN)がともに非活性状態のときに非活性化され、一方が活性状態のときに活性化される。アクティブサイクル指示信号ENが活性状態の時には、発振回路122は、レベル検出回路120の出力信号に従って発振動作が活性/非活性化される。
チャージポンプ回路124は、発振回路122から繰返し与えられるパルス信号に従ってキャパシタを利用したチャージポンプ動作を行なって負電圧を生成する。
発振回路122において、アクティブサイクル指示信号ENに従ってスタンバイ動作時負電圧生成動作を停止させることにより、消費電流を低減することができる。
なお、内部電圧発生回路30において、常時動作する消費電力の小さな負電圧発生回路が補助回路として用いられてもよい。スタンバイサイクル時において、消費電流の小さな電流駆動力の小さい非選択電圧生成回路を利用する。スタンバイサイクル時におけるリーク電流による非選択電圧VNDDの電圧レベルの上昇を抑制することができる。
また、これに代えて、図11において破線で示すように、チャージポンプ回路124は、スタンバイサイクル時、アクティブサイクル指示信号の非活性化に応答して、非選択電圧VNDDとして接地電圧VSSを出力するように構成されても良い。チャージポンプ回路の出力部に接地電圧と負電圧をアクティブサイクル指示信号ENに従って選択する選択回路を設ける。ただし、選択回路に対するアクティブサイクル指示信号ENのLレベルは、負電圧レベルに変換する必要がある。
スタンバイサイクル時、非選択ワード線が接地電圧レベルに維持する構成の場合、スタンバイサイクル時の負電圧VNDDのリーク電流によるレベル変化を抑制することができる。また、スタンバイサイクル時に負電圧レベルの非選択電圧の生成停止による非選択ワード線電圧が不安定になるのを防止することができる。
以上のように、この発明の実施の形態1に従えば、メモリセルのアクセストランジスタのしきい値電圧の絶対値を、他の周辺回路の同一導電型のトランジスタのしきい値電圧の絶対値よりも小さくしている。これにより、低電源電圧下においても、安定に、メモリセルを介して書込電流を供給することができ、メモリセルサイズを増大させることなく、高速書込を実現することができる。
また、非選択ワード線の電圧レベルを、周辺回路のトランジスタのオフ状態に印加されるゲート電圧または、アクセストランジスタと同一導電型の周辺回路トランジスタのソース電圧よりも低い電圧レベルに設定している。これにより、ローVthトランジスタをアクセストランジスタとして利用しても、オフリーク電流を低減することができ、安定にデータの読出を行うことができる。
また、ワード線ドライブ回路をトリプルウェル構造の半導体領域に形成しており、他回路に対して悪影響を及ぼすことなく非選択ワード線を非選択電圧レベルに設定することができる。
[実施の形態2]
図12は、この発明の実施の形態2に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。図12において、磁気記憶集積回路装置200は、第1のMRAMブロック202および第2のMRAMブロック204と、ロジック206とを含む。第1のMRAMブロック202においては、実施の形態1と同様、メモリセルのアクセストランジスタがローVthトランジスタで構成され、しきい値電圧Vth1を有する。その周辺回路のトランジスタはノーマルVthトランジスタで構成され、しきい値電圧Vth2を有する。したがって、第1のMRAMブロック202におけるメモリセルアレイおよび周辺回路の構成は、先の実施の形態1において説明した構成と同じである。
図12は、この発明の実施の形態2に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。図12において、磁気記憶集積回路装置200は、第1のMRAMブロック202および第2のMRAMブロック204と、ロジック206とを含む。第1のMRAMブロック202においては、実施の形態1と同様、メモリセルのアクセストランジスタがローVthトランジスタで構成され、しきい値電圧Vth1を有する。その周辺回路のトランジスタはノーマルVthトランジスタで構成され、しきい値電圧Vth2を有する。したがって、第1のMRAMブロック202におけるメモリセルアレイおよび周辺回路の構成は、先の実施の形態1において説明した構成と同じである。
一方、第2のMRAMブロック204は、メモリセルのアクセストランジスタおよび周辺回路の同一導電型のトランジスタは、同じしきい値電圧Vthを有し、ノーマルVthトランジスタで構成される。
ロジック206は、このMRAMブロック202および204に内部バス208を介して共通に結合され、必要なデータの書込/読出および処理を実行する。内部データバス208は、インターフェイス(I/F)210を介して外部に結合される。
図12に示す磁気記憶集積回路装置200は、共通の半導体チップ上に集積化される。第2のMRAM204は、その内部構成は後に詳細に説明するが、データ書込時に、書込対象のメモリセル全てに対し、電流誘起磁場により論理“1”の書込を行ない、データ“0”を書込むメモリセルに対してのみ、スピン注入によりデータの書込を実行する。この第2のMRAMブロック204は、頻繁にデータの書換が行なわれるデータを格納する領域として利用される。第1のMRAMブロック202は、負電圧レベルの非選択電圧VNDDを生成する必要があり、またワード線ドライバもレベル変換を有する機能を有する必要があり、第2のMRAMブロック204に比べて、その周辺回路規模が大きくなり、または消費電力も大きくなる。したがって、第2のMRAMブロック204を、頻繁にデータの書換を行なう領域(ロジックによるデータの加工領域、およびダウンロードデータの一時格納ファイル等)として利用する。第1のMRAMブロック202は、比較的に書換え回数の少ないOSなどのデータ/プログラムを格納する領域として利用することにより、その記憶容量を最小限に設定して、内部電圧発生回路の生成する負電圧の負荷を軽減して、消費電流を低減する。
なお、図6に示す内部電圧発生回路30は、第1のMRAMブロック202に含まれてもよく、また、磁気記憶集積回路装置200が形成される半導体チップ上に第1MRAMブロック202の外部に配置されてもよい。内部電圧発生回路は、第1のMRAMブロック202のメモリセルアレイおよび周辺回路と同一半導体チップ上に形成されていればよい。
図13は、図12に示す第2のMRAMブロック204の全体の構成を概略的に示す図である。図13において、第2のMRAMブロック204は、メモリセルアレイ220と、ワード線選択駆動回路222と、デジット線選択駆動回路224とを含む。メモリセルアレイ220においては、メモリセルMCが行列状に配列される。メモリセルMCは、nチャネルMOSトランジスタで構成されるアクセストランジスタAQと、アクセストランジスタAQと直列に接続される可変磁気抵抗素子VRを含む。アクセストランジスタAQは、しきい値電圧Vth(Vth2)を有するノーマルVthトランジスタで構成される。可変磁気抵抗素子VRは、スピン注入および電流誘起磁場いずれによってもデータを書込むことのできる素子である。
メモリセルMCの列に対応してソース線およびビット線BLが配設され、メモリセル行に対応してワード線WLおよびデジット線DLが配設される。アクセストランジスタAQは、その一方導通ノード(不純物領域)がソース線SLに結合され、そのゲートがワード線WLに結合される。可変磁気抵抗素子VRと交差または重なるようにデジット線DLが配設される。この可変磁気抵抗素子VRは、ビット線BLと電気的に接続される。
ワード線選択駆動回路222は、ロウアドレス信号RAと読出活性化信号RENと遅延書込活性化信号WENDに従って選択行のワード線を選択状態へ駆動する。デジット線選択駆動回路224は、ロウアドレス信号RAと先行書込活性信号WENFとに従ってデータ書込時、選択された行のデジット線DLを選択状態へ駆動する。
デジット線DLは、可変磁気抵抗素子VRと電磁気的に結合され、電気的には結合されていない。デジット線DLを流れる電流が誘起する磁場により、可変磁気抵抗素子VRの自由層の磁化方向を、データ“1”書込時と同じ状態に設定する。
第2のMRAMブロック204は、さらに、列系回路として、列選択信号生成回路226、読出回路228および書込回路230を含む。列選択信号生成回路226は、データの書込および読出を行うアクティブサイクル時に、列アドレス信号に従って列選択信号を生成する。読出回路228は、読出活性化信号RENの活性化時活性化されて、列選択信号生成回路226からの列選択信号に従ってメモリセルアレイ220の選択列のメモリセルのデータを読出す。すなわち、この読出回路226は、データ読出時、選択列のソース線SLおよびビット線BLを入出力回路232に結合する。ビット線BLが、接地電圧レベルにプリチャージされる場合、この読出回路228は、定電流源を含み、読出電流をビット線に供給する。
書込回路230は、遅延書込活性化信号WENDの活性化時活性化され、列選択信号生成回路226からの列選択信号と入出力回路232からの内部書込データとに従って選択列に対してデータ“0”を書込む。すなわち、この書込回路230は、活性化時、選択列のビット線に対して電流を供給し(電源電圧を供給し)、選択メモリセルにおいてビット線からソース線に向かって電流を流す。
第2のMRAMブロック204の内部動作は、制御回路234により制御される。この制御回路234において、外部からの動作モード指示(コマンド)CMDに従って内部の制御信号WENF、WENDおよびRENを生成する。データ書込を指示されるとき、先ず、先行書込活性化信号WENFが活性化され、デジット線電流が誘起する磁場により書込対象のメモリセルにデータ“1”が書込まれる。このときには、選択行のワード線は非選択状態に維持され、また、選択列のビット線およびソース線も非選択状態に維持される。選択デジット線に対応して配置される1行のメモリセルに対してデータ“0”が並行して書込まれる。
次いで、遅延書込活性化信号WENDが活性化され、書込対象のメモリセルのうちデータ“0”を書込むメモリセルに対してビット線電流が供給される(ビット線を電源電圧レベルに設定し、ソース線を接地電圧レベルに維持する)。この先行書込および遅延書込により、ソース線SLからビット線BLへ電流が流れる書込動作は生じず、アクセストランジスタのソース電圧の上昇の問題を回避することができる。これにより、アクセストランジスタAQとしてノーマルVthトランジスタを利用しても、高速でデータの書込を行なうことができる。また、非選択ワード線を接地電圧レベルに維持しても、アクセストランジスタのオフリーク電流は十分に抑制することができる。
図14は、図13に示す第2のMRAMブロック204のメモリセル、ワード線選択駆動回路222、デジット線選択駆動回路224および書込回路230の構成の一例を示す図である。図14においては、1つのメモリセルMCに関連する部分の構成を代表的に示す。
ワード線選択駆動回路222は、各ワード線WLに対して設けられるロウデコーダ240と、このロウデコーダ240の出力信号に従ってワード線WLを選択状態へ駆動するワード線ドライバ242とを含む。
ロウデコーダ240は、遅延書込活性化信号RENDと読出活性化信号RENとを受けるORゲート240aと、このORゲート240aの出力信号の活性化時(Hレベルのとき)ロウアドレス信号RAをデコードするNAND型デコーダ240bとを含む。ワード線ドライバ242は、NAND型デコーダ240bの出力信号を反転するドライブインバータ242aを含む。ドライブインバータ240aは、レベル変換機能は要求されないため、電源電圧VDDおよび接地電圧VSSを動作電源電圧として受ける。図においては明確には示していないが、ロウデコーダ240も、電源電圧VDDおよび接地電圧VSSを動作電源電圧として受ける。
デジット線選択駆動回路224は、各デジット線に対応して設けられるデジット線デコーダ244と、デジット線デコーダ244の出力信号に従ってデジット線DLへ電流を駆動するデジット線ドライバ246とを含む。デジット線デコーダ244は、先行書込活性化信号WENFの活性化時ロウアドレス信号RAをデコードするNAND型デコーダ244aを含む。デジット線ドライバ246は、NAND型デコーダ244aの出力信号を反転するドライブインバータ246aを含む。ドライブインバータ246aも、レベル変換機能は要求されないため、電源電圧VDDおよびソース電圧VSSを動作電源電圧として受ける。
同様、デジット線デコーダ244も、同様、電源電圧VDDおよび接地電圧VSSを動作電源電圧として受ける。デジット線DLが、対向端においてセットノードに結合される。デジット線を流れる電流により誘起される磁界が、メモリセルの可変磁気抵抗素子をデータ“1”書込状態に設定することが要求され、この可変磁気抵抗素子VRの固定層の磁化方向に応じて、デジット線ドライバの構成およびデジット線DLの対向端の電圧が適切に定められる。ここでは、デジット線ドライバ246により選択行のデジット線が電源電圧ノードに結合され、デジット線DLには、デジット線ドライバ246からワード線ドライバに向かって電流が流れる状態を一例として示す。
書込回路230は、ビット線BLそれぞれに対応して設けられるビット線ドライバ250を含む。ビット線ドライバ250は、遅延書込活性化信号WENDと列選択信号CSLと書込データDとを受けるゲート回路250aと、ゲート回路250aの出力信号に従ってビット線BLへ電源電圧VDDを選択するpチャネルMOSトランジスタ250bとを含む。書込回路230においては、明確には示していないが、1行のメモリセルに対する書込データをラッチするラッチ回路が設けられており、1行の書込データの対応のラッチデータが書込データDとしてゲート回路250aへ与えられる。
ゲート回路250aは、遅延書込活性化信号WENDと列選択信号CSLがともにHレベルでありかつ書込データDがLレベル(“0”)のときに、Lレベルの信号を出力する。pチャネルMOSトランジスタ250bは、ゲート回路250aの出力信号がLレベルのときに、ビット線BLに電源電圧VDDを供給する。ビット線BLは、スタンバイ状態時、図示しないプリチャージトランジスタにより接地電圧レベルに維持される。
第2のMRAMブロック204においては、ソース線からビット線に向かって書込電流を流すことは要求されないため、ソース線SLは、常時、接地電圧レベルに維持される。
この図14に示す第2MRAMブロックにおいて、データ書込時、まず、先行書込活性化信号WENFが活性化される。応じて、デジット線デコーダ244の出力信号に従って、デジット線ドライバ246により選択行のデジット線DLに対して電流が供給される。このデジット線DLを流れる電流により磁界が誘起され、この誘起磁界により選択行のメモリセルにおいて可変磁気抵抗素子VRの磁化方向が、データ“1”が書込まれた状態に設定される。このとき、書込活性化信号WENDがLレベルである。従って、NAND型デコーダ240bの出力信号はHレベルであり、ワード線WLは、ワード線ドライバ242により非選択状態のLレベルに維持される。
また、ビット線については、ゲート回路250aの出力信号がHレベルであり、応じて、ビット線ドライバ250が出力ハイインピーダンス状態である。この状態においては、従って、ビット線BLは、フローティング状態に維持される。このとき、図示しないプリチャージトランジスタによりビット線BLは接地電圧レベルに固定されてもよい。
このデジット線DLによるデータ“1”の1行のメモリセルに対する一括書込完了後、次いで、書込データDが“0”のメモリセルに対するデータの書込が実行される。すなわち、遅延書込活性化信号WEDNを活性化して、ロウデコーダ240およびワード線ドライバ242により、選択行のワード線WLを選択状態へ駆動する。応じて、選択行のメモリセルにおいて、アクセストランジスタAQがオン状態となり、対応のビット線BLとソース線SLとの間に電流が流れる経路が形成される。このとき、先行書込活性化信号WENFは、Lレベルであり、デジット線ドライバ246aの出力信号はLレベルであり、デジット線DLは接地電圧レベルに維持される。
選択列に対して設けられるビット線ドライバ250において、書込データDがLレベルであり論理“0”のときに、MOSトランジスタ250bが導通し、ビット線BLに電源電圧VDDが供給される。書込データDがHレベルであり従って論理“1”のときには、ゲート回路250aの出力信号はHレベルであり、ビット線BLは、フローティング状態(接地電圧レベル)に維持される。したがって、この状態においては、データ“0”を書込むメモリセルにおいてビット線BLからソース線SLに電流が流れ、可変磁気抵抗素子VRに対するスピン注入により、その磁化方向がデータ“0”を記憶する状態に設定される。データ“1”を書込むメモリセルにおいては、ビット線BLおよびソース線SLがともに接地電圧レベルであり、書込電流は流れず、デジット線DLの電流誘起磁界により書込まれた“1”を記憶する状態に維持される。
なお、ビット線ドライバ250において列選択信号CSLを伝達しているのは、1行のメモリセルにおいて並行してビット線BLに電源電圧VDDを供給して、1行のメモリセルにおいて書込電流が流れるのを回避するためである。1行のメモリセルに対して同時に書込電流を供給しても、ピーク電流がそれほど大きくない場合には、ゲート回路250aに対して列選択信号CSLは、特に供給することは要求されない。
[変更例1]
図15は、この発明の実施の形態2に従う第2のMRAMブロックの変更例の構成を概略的に示す図である。この図15に示す構成は、以下の点で、図14に示す第2のMRAMブロックと構成とその構成が異なる。すなわち、ビット線BLの一方端に、先行書込活性化信号WENFに従って導通するnチャネルMOSトランジスタ260が設けられる。ビット線BLの他方端に、先行書込活性化信号WENFを受けるインバータ261と、インバータ261の出力信号に従って選択的に導通するpチャネルMOSトランジスタ262が設けられる。MOSトランジスタ260は、導通時、ビット線BLの一方端を接地ノードに電気的に結合する。MOSトランジスタ262は、導通時、ビット線BLの他方端を電源ノードに電気的に結合する。この図15に示す第2のMRAMブロックの他の構成は、図14に示すMRAMブロックの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図15は、この発明の実施の形態2に従う第2のMRAMブロックの変更例の構成を概略的に示す図である。この図15に示す構成は、以下の点で、図14に示す第2のMRAMブロックと構成とその構成が異なる。すなわち、ビット線BLの一方端に、先行書込活性化信号WENFに従って導通するnチャネルMOSトランジスタ260が設けられる。ビット線BLの他方端に、先行書込活性化信号WENFを受けるインバータ261と、インバータ261の出力信号に従って選択的に導通するpチャネルMOSトランジスタ262が設けられる。MOSトランジスタ260は、導通時、ビット線BLの一方端を接地ノードに電気的に結合する。MOSトランジスタ262は、導通時、ビット線BLの他方端を電源ノードに電気的に結合する。この図15に示す第2のMRAMブロックの他の構成は、図14に示すMRAMブロックの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図15に示す構成においては、デジット線DLに電流が流れるとき、並行してビット線BLにおいて、MOSトランジスタ262からMOSトランジスタ260に向かって電流が流れる。したがって、ビット線BLを流れる電流の誘起磁界とデジット線DLを流れる電流の誘起磁界とにより、可変磁気抵抗素子VRの自由層の磁化方向を設定することができる。これにより、自由層の磁化容易軸および磁化困難軸方向に、それぞれ、デジット線DLを流れる電流およびビット線BLを流れる電流により磁界を誘起することにより、容易に、自由層の磁化をデータ“1”に記憶する状態に設定することができる。
なお、MOSトランジスタ260および262の位置は、デジット線DLの電流が誘起する磁界の方向に応じて適切に定められればよい。
この場合においても、すべてのメモリセルのアクセストランジスタAQおよび周辺回路のトランジスタは、ノーマルVthトランジスタで構成される。
なお、ビット線電流を1行のメモリセルに対して並行して流す場合、消費電流が大きくなるときには、ビット線を所定数の組ごとに電流を流しても良く、各ビット線の電流を流すタイミングを少しずつずらせてビット線電流を流しても良い。先行書込活性化信号WENFを遅延し、この遅延信号に従ってビット線の所定数単位でビット線電流を流す期間を設定することにより、ビット線電流を流す期間をずらせることができる。
[変更例2]
図16は、この発明の実施の形態2に従う第2のMRAMの第2の変更例の構成を示す図である。この図16に示す第2のMRAMブロックの構成は、以下の点で、図15に示す第2のMRAMブロックの構成と異なる。すなわち、ビット線BLの一方端に設けられるMOSトランジスタ260のゲートへは、先行書込活性化信号WENFと列選択信号CSLを受けるANDゲート265の出力信号が与えられる。ビット線BLの他方端に設けられるMOSトランジスタ262のゲートへは、先行書込活性化信号WENFと列選択信号CSLとを受けるNANDゲート267の出力信号が与えられる。この図16に示す第2のMRAMブロックの他の構成は、図15に示す第2のMRAMブロックの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図16は、この発明の実施の形態2に従う第2のMRAMの第2の変更例の構成を示す図である。この図16に示す第2のMRAMブロックの構成は、以下の点で、図15に示す第2のMRAMブロックの構成と異なる。すなわち、ビット線BLの一方端に設けられるMOSトランジスタ260のゲートへは、先行書込活性化信号WENFと列選択信号CSLを受けるANDゲート265の出力信号が与えられる。ビット線BLの他方端に設けられるMOSトランジスタ262のゲートへは、先行書込活性化信号WENFと列選択信号CSLとを受けるNANDゲート267の出力信号が与えられる。この図16に示す第2のMRAMブロックの他の構成は、図15に示す第2のMRAMブロックの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図16に示す第2のMRAMブロックにおいて、先行書込活性化信号WENFの活性化に従って、選択列において、ANDゲート265およびNANDゲート267の出力信号がそれぞれ活性化され、MOSトランジスタ260および262がオン状態となる。応じて、選択列のビット線BLに、MOSトランジスタ262からMOSトランジスタ260へ向かって電流が流れ、磁場が誘起される。このとき、並行して選択行のデジット線DLにも電流が流れる。
この構成の場合、選択行および選択列のメモリセルにおいてのみ、デジット線DLの流れる電流が誘起する磁界とビット線BLを流れる電流が誘起する磁界との合成磁界により、可変磁気抵抗素子VRが、データ“1”を記憶する状態に設定される。非選択列においては、ビット線BLは、接地電圧レベルのフローティング状態である。この場合、デジット線DLによる誘起磁界では、メモリセルMCにおいて可変磁気抵抗素子VRの磁化方向は変化しない。したがって、多ビットデータ、たとえば4ビットまたは8ビットのデータの書込を行なうとき、4ビットまたは8ビットのデータを書込む選択列においてのみ、メモリセルをデータ“1”を記憶する状態に設定した後、書込データDに応じてデータ“0”を選択的に書込むことができる。従って、1行のメモリセル単位ではなく、書込データのビット数単位でデータの書込を行うことができ、書込時においてシーケンシャルアクセスではなく、ランダムアクセスを実行することができる。
なお、ビット線ドライバ250において、書込列選択ゲートが読出列選択ゲートと別に設けられ、この書込列選択ゲートを介してビット線BLが、内部データ線に結合されてもよい。この場合、内部データ線に対して設けられる書込ドライブ回路を遅延書込活性化信号に従って活性化する。書込ドライブ回路により、書込データDが論理値“0”のときに内部データ線を電源電圧レベルに駆動し、書込データDが論理値“1”のときには、内部データには接地電圧レベルを伝達する。これにより、選択列において、データ“0”を書込むメモリセルに対してのみ、ビット線BLからソース線SLへ電流を流すことができる。また、ビット線ごとにビット線ドライバを配置する必要がなくなる。
以上のように、この発明の実施の形態2に従えば、デジット線電流の誘起する磁界を利用して、複数ビットのメモリセルにデータ“1”を書込み、データ“0”の書込をスピン注入により行う構成のメモリブロックにおいては、アクセストランジスタおよび周辺トランジスタのしきい値電圧を同じとしている。これにより、非選択ワード線を負電圧レベルに駆動する回路が第2のMRAMブロックにおいては不要となり、消費電流を低減することができる。また、半導体集積回路装置において複数のMRAMブロックを配置する場合、用途に応じて、マクロとして予めライブラリ化されたMRAMを配置することにより、効率的に、用途に応じた磁気記憶集積回路装置を実現することができる。
[実施の形態3]
図17は、この発明の実施の形態3に従う磁気記憶装置のメモリセルの構成を概略的に示す図である。この図17に示すメモリセルMCにおいては、アクセストランジスタAQPとして、pチャネルMOSトランジスタが用いられる。このアクセストランジスタAQPと可変磁気抵抗素子VRが直列に接続される。
図17は、この発明の実施の形態3に従う磁気記憶装置のメモリセルの構成を概略的に示す図である。この図17に示すメモリセルMCにおいては、アクセストランジスタAQPとして、pチャネルMOSトランジスタが用いられる。このアクセストランジスタAQPと可変磁気抵抗素子VRが直列に接続される。
このアクセストランジスタAQPとして、ローVthトランジスタを利用し、そのしきい値電圧の絶対値は、他の周辺回路のpチャネルMOSトランジスタのしきい値電圧の絶対値よりも小さくする。
pチャネルMOSトランジスタにおいては、ソースノードは、高電位の導通ノードである。動作時、選択行のワード線WLが接地電圧VSSレベルに駆動される。ソース線SLからビット線BLに電流を流す場合には、ソース線SLは電源電圧VDDレベルであり、このアクセストランジスタAQPは、ゲート−ソース間電圧は充分な大きさであり、大きな電流駆動力で、可変磁気抵抗素子VRに書込電流を供給する。
一方、ビット線BLからソース線SLに電流を流す場合、ビット線BLが電源電圧VDDレベル、ソース線SLが、接地電圧VSSレベルである。この状態においては、可変磁気抵抗素子VRの電圧降下により、ノードSPの電圧レベルが電源電圧VDDよりも低下する。応じて、ワード線WLが接地電圧レベルであっても、アクセストランジスタAQPのゲート−ソース間電圧の絶対値が小さくなり、このアクセストランジスタAQPの電流駆動力が小さくなる可能性がある。この場合、アクセストランジスタAQPとして、ローVthトランジスタを利用することにより、ノードSPの電圧レベルが低下した場合においても正確に、大きな電流を駆動することができ、正確にデータの書込を行なうことができる。
アクセストランジスタAQPがローVthトランジスタであるため、ワード線WLは非選択状態時、電源電圧VDDよりも高い昇圧電圧VPDDの電圧レベルに維持される。これにより、アクセストランジスタAQPにおけるオフリーク電流を低減でき、データ読出時における、半選択状態のメモリセルMCを介してリーク電流が流れ、リードディスターバンスが生じるのを防止することができる。
この図17に示すメモリセルMCの構成の場合、データ“1”を記憶するとき、ソース線SLからビット線BLに電流を流す場合には、先の実施の形態1および2と同様の周辺回路を利用することができる。ただし、ワード線ドライバにおいては、非選択電圧が昇圧電圧VPDDとなるため、内部電圧発生回路は、負電圧VNDDに代えて電源電圧VDDよりも高い昇圧電圧を供給する。したがって、図8に示すワード線ドライブ回路70において、ワード線ドライバに、接地電圧VSSと昇圧電圧(非選択電圧)VPDDとを与え、ラッチトランジスタにより、このワード線ドライバの入力を、昇圧電圧VPDDレベルに駆動する。デカップルトランジスタは、NチャネルMOSトランジスタで構成し、そのゲートに電源電圧VDDを与える。
また、実施の形態2に示す第2のMRAMブロックにおいても、メモリセルのアクセストランジスタとして、pチャネルMOSトランジスタが利用される場合、デジット線DLに流れる電流が誘起する磁界の方向は、可変磁気抵抗素子VRが、ビット線BLからソース線SLを流れる電流によりスピン注入される状態(データ“0”記憶状態)と同じ状態に設定する方向に設定する。
したがって、この第2のMRAMブロックにおいては、図16に示すビット線ドライバ250をソース線に対して設け、データDに代えてその反転データZDを与える。第2のMRAMブロックにおいてビット線駆動回路は、特に設ける必要がない。ビット線プリチャージトランジスタにより、データ書込時にその電圧レベルを接地電圧レベルに設定し、データ読出時にはフローティング状態に設定することができる。ビット線電流誘起磁界を利用する場合には、実施の形態2の変更例において示した構成を利用することができる(図15、図16参照)。これにより、データ“1”の書込時において、ソース線SLからビット線に対して電流を流すことができる。このソース線駆動回路を利用することにより、デジット線誘起電流により可変磁気抵抗素子VRをデータ“0”を記憶した状態に設定した後に、データ“1”を書込むことができる。
以上のように、この発明の実施の形態3に従えば、メモリセルのアクセストランジスタとして、pチャネルMOSトランジスタが利用される場合においても、ローVthトランジスタをアクセストランジスタとして利用しており、低電源電圧下においても、大きな駆動力を持って書込電流を駆動することができ、正確かつ高速の書込を実現することができる。
なお、先の実施の形態1および2においては、ビット線およびソース線は互いに平行に配列されている。しかしながら、ソース線SLおよびビット線BLは、互いに直交する方向に配設されてもよい。
また、MRAMとしては、スピン注入により磁気抵抗素子の磁化方向を設定するメモリであれば良く、データ書込ごとに記憶データが反転するトグルMRAMであっても良く、、また、スピントルクトランスファーRAMであっても良い。
この発明に係る磁気記憶集積回路装置は、一般に、スピン注入を利用してデータを記憶するメモリセルに対して適用することができる。この磁気記憶集積回路装置は、システム・オン・チップ(SOC)のように、ロジックなどと同一半導体チップ上に集積化されてもよい。また、第1のMRAMブロックは、記憶装置単体として利用されてもよい。この発明に従えば、低電源電圧下においても、メモリセルアレイサイズを増大させることなく、高速にデータの書込を行なう磁気記憶装置を実現することができる。
1 メモリセルアレイ、2 セル選択回路、4 データ書込/読出回路、MC メモリセル、VR 可変磁気抵抗素子、AT アクセストランジスタ、20 行選択回路、22 列選択信号生成回路、24 読出列選択回路、30 内部電圧発生回路、40 ソース線駆動回路、42 ソース線電圧設定回路、44 ビット線駆動回路、46 ビット線電圧設定回路、48 読出回路、50 制御回路、70 ワード線ドライブ回路、72 ワード線ドライバ、80 ソース線駆動電圧生成回路、82 ソース線ドライバ、90 ビット線駆動電圧生成回路、92 ビット線ドライバ、102,108 Pウェル、104 ディープNウェル、110 Pウェル、106 Nウェル、112 ディープNウェル、200 磁気記憶集積回路装置、202 第1のMRAMブロック、204 第2のMRAMブロック、220 メモリセルアレイ、222 ワード線選択駆動回路、224 デジット線選択駆動回路、226 列選択信号生成回路、228 読出回路、230 書込回路、232 入出力回路、234 制御回路、250 ビット線ドライバ、242 ワード線ドライバ、246 デジット線ドライバ、260 nチャネルMOSトランジスタ、262 pチャネルMOSトランジスタ、AQP アクセストランジスタ。
Claims (9)
- 行列状に配列され、各々が、記憶データに応じて抵抗値が設定される可変磁気抵抗素子と、前記可変磁気抵抗素子と直列に接続される第1のしきい値電圧を有する第1導電型の第1のトランジスタとを有する複数のメモリセル、および
前記第1のしきい値電圧よりも絶対値の大きな第2のしきい値電圧を有する前記第1導電型の第2のトランジスタを構成要素して含み、前記複数のメモリセルの選択および選択メモリセルに対するデータの書込および読出を行なう周辺回路を備え、前記周辺回路は、データ書込時、選択メモリセルを介して流れる電流の方向を書込データに応じて設定する、磁気記憶集積回路装置。 - 前記磁気記憶集積回路装置は、さらに、各メモリセル行に対応して配置され、各々に対応の行のメモリセルの第1のトランジスタの制御電力に接続される複数のワード線を備え、
前記第1および第2のトランジスタは、絶縁ゲート型電界効果トランジスタであり、前記第1のトランジスタのゲート電極が前記制御電極として対応のワード線に接続され、
前記周辺回路は、
アドレス信号に従って、非選択の行に対応して配置されるワード線に対して前記第1のトランジスタを前記第2のトランジスタのオフ状態よりも深いオフ状態に設定する非選択電圧を伝達するワード線選択駆動回路を含む、請求項1記載の磁気記憶集積回路装置。 - 前記ワード線選択駆動開路に含まれる第2のトランジスタは、第1導電型の第1のウェルと前記第1のウェル表面に形成される第2導電型の第2のウェルを有するトリプルウェル構造の領域の前記第2ウェル表面に形成され、前記第2のウェルは、前記第1のウェルにより、少なくとも前記メモリセルの第1のトランジスタの形成領域と電気的に分離される、請求項2記載の磁気記憶集積回路装置。
- 前記第1のトランジスタは、前記第2のトランジスタと同様のトリプルウェル構造の半導体領域に形成される、請求項3記載の磁気記憶集積回路装置。
- 前記第1および第2のトランジスタは、絶縁ゲート型電界効果トランジスタであり、
前記ワード線選択駆動回路は、前記メモリセルに対するアクセスを待つスタンバイ状態時に、前記非選択電圧として前記第2のトランジスタのソース電圧と同じ電圧レベルの電圧を前記ワード線に伝達する、請求項2記載の磁気記憶集積回路装置。 - 行列状に配列され、各々が、記憶データに応じて抵抗値が設定される可変磁気抵抗素子と、前記可変磁気抵抗素子と直列に接続される第1導電型の第3のトランジスタを有する複数のメモリセルを含むメモリブロックアレイと、
前記メモリブロックアレイに対して設けられ、選択メモリセルを含む複数のメモリセルに対して外部磁場を印加して前記メモリセルの可変磁気抵抗素子の抵抗状態を、第1の抵抗状態に設定する補助回路と、
前記メモリブロックアレイに対して設けられ、アドレス信号および書込データに従って、選択メモリセルに対し可変磁気抵抗素子を前記第1の抵抗状態と異なる第2の抵抗状態となるように選択的に電流を流す書込回路をさらに備え、前記第3のトランジスタと前記補助回路および書込回路に含まれる前記第3のトランジスタと同一導電型のトランジスタは、同じしきい値電圧を有する、請求項1記載の磁気記憶集積回路装置。 - 前記メモリブロックアレイは、各前記メモリセル行に対応して配置されるデジット線を備え、
前記補助回路は、アドレス指定された行に対応するデジット線に電流を流すデジット線選択駆動回路をさらに備える、請求項6記載の磁気記憶集積回路装置。 - 前記第3のトランジスタは、nチャネルトランジスタであり、
前記可変磁気抵抗素子は、前記第3のトランジスタから電流を供給されると前記第1の抵抗状態に設定される、請求項6記載の磁気記憶集積回路装置。 - 前記第3のトランジスタは絶縁ゲート型電界効果トランジスタであり、前記可変抵抗素子は、書込時、前記可変抵抗素子の電圧降下により前記第3のトランジスタのソースノードの電圧が変化する方向に電流が流れると前記第1の抵抗状態に設定される、請求項6記載の磁気記憶集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007034874A JP2008198311A (ja) | 2007-02-15 | 2007-02-15 | 磁気記憶集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007034874A JP2008198311A (ja) | 2007-02-15 | 2007-02-15 | 磁気記憶集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008198311A true JP2008198311A (ja) | 2008-08-28 |
Family
ID=39757095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007034874A Withdrawn JP2008198311A (ja) | 2007-02-15 | 2007-02-15 | 磁気記憶集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008198311A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6093175A (ja) * | 1983-10-27 | 1985-05-24 | Nippon Denso Co Ltd | 燃料噴射時期調整装置の噴射時期検出装置 |
JP2011510424A (ja) * | 2008-01-11 | 2011-03-31 | クゥアルコム・インコーポレイテッド | メモリ装置読み出し動作の間にワード線に負電圧を選択的に加えるシステムおよび方法 |
WO2011096047A1 (ja) * | 2010-02-02 | 2011-08-11 | 株式会社日立製作所 | 半導体記憶装置、及び、データ処理方法 |
JP2011181168A (ja) * | 2010-03-02 | 2011-09-15 | Crocus Technology Sa | 回転ゲートを有するmramベースのメモリデバイス |
JP2012018749A (ja) * | 2010-07-07 | 2012-01-26 | Crocus Technology Sa | 電力消費量を削減したmramベースのメモリ装置の書き込み方法 |
JP2012504278A (ja) * | 2008-09-23 | 2012-02-16 | クゥアルコム・インコーポレイテッド | 不揮発性磁気メモリを使用している低電力電子システム |
JP2013503489A (ja) * | 2009-08-26 | 2013-01-31 | クアルコム,インコーポレイテッド | 磁気ランダムアクセスメモリを製造するシステムおよび方法 |
JP2015109480A (ja) * | 2009-04-14 | 2015-06-11 | クアルコム,インコーポレイテッド | 磁気トンネル接合(mtj)および方法、およびこれらを使用する磁気ランダムアクセスメモリ(mram) |
CN113571107A (zh) * | 2020-07-14 | 2021-10-29 | 台湾积体电路制造股份有限公司 | 操作集成电路的方法和集成电路 |
-
2007
- 2007-02-15 JP JP2007034874A patent/JP2008198311A/ja not_active Withdrawn
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6093175A (ja) * | 1983-10-27 | 1985-05-24 | Nippon Denso Co Ltd | 燃料噴射時期調整装置の噴射時期検出装置 |
JP2013137859A (ja) * | 2008-01-11 | 2013-07-11 | Qualcomm Inc | メモリ装置読み出し動作の間にワード線に負電圧を選択的に加えるシステムおよび方法 |
JP2011510424A (ja) * | 2008-01-11 | 2011-03-31 | クゥアルコム・インコーポレイテッド | メモリ装置読み出し動作の間にワード線に負電圧を選択的に加えるシステムおよび方法 |
JP2015092431A (ja) * | 2008-01-11 | 2015-05-14 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | メモリ装置読み出し動作の間にワード線に負電圧を選択的に加えるシステムおよび方法 |
US8719610B2 (en) | 2008-09-23 | 2014-05-06 | Qualcomm Incorporated | Low power electronic system architecture using non-volatile magnetic memory |
JP2012504278A (ja) * | 2008-09-23 | 2012-02-16 | クゥアルコム・インコーポレイテッド | 不揮発性磁気メモリを使用している低電力電子システム |
JP2015109480A (ja) * | 2009-04-14 | 2015-06-11 | クアルコム,インコーポレイテッド | 磁気トンネル接合(mtj)および方法、およびこれらを使用する磁気ランダムアクセスメモリ(mram) |
JP2013503489A (ja) * | 2009-08-26 | 2013-01-31 | クアルコム,インコーポレイテッド | 磁気ランダムアクセスメモリを製造するシステムおよび方法 |
JP2014170964A (ja) * | 2009-08-26 | 2014-09-18 | Qualcomm Inc | 磁気ランダムアクセスメモリを製造するシステムおよび方法 |
JP5377669B2 (ja) * | 2010-02-02 | 2013-12-25 | 株式会社日立製作所 | 半導体記憶装置 |
WO2011096047A1 (ja) * | 2010-02-02 | 2011-08-11 | 株式会社日立製作所 | 半導体記憶装置、及び、データ処理方法 |
US9318178B2 (en) | 2010-02-02 | 2016-04-19 | Hitachi, Ltd. | Semiconductor storage device and data processing method |
JP2011181168A (ja) * | 2010-03-02 | 2011-09-15 | Crocus Technology Sa | 回転ゲートを有するmramベースのメモリデバイス |
JP2012018749A (ja) * | 2010-07-07 | 2012-01-26 | Crocus Technology Sa | 電力消費量を削減したmramベースのメモリ装置の書き込み方法 |
CN113571107A (zh) * | 2020-07-14 | 2021-10-29 | 台湾积体电路制造股份有限公司 | 操作集成电路的方法和集成电路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6873561B2 (en) | Semiconductor memory device operating with low current consumption | |
US6903963B2 (en) | Thin-film magnetic memory device executing data writing with data write magnetic fields in two directions | |
US6359805B1 (en) | Thin film magnetic memory device capable of easily controlling a data write current | |
KR100654266B1 (ko) | 자기 터널 접합부를 갖는 박막 자성체 기억 장치 | |
US10885954B2 (en) | Memory devices comprising a write assist circuit | |
US7233537B2 (en) | Thin film magnetic memory device provided with a dummy cell for data read reference | |
US7295465B2 (en) | Thin film magnetic memory device reducing a charging time of a data line in a data read operation | |
US7313050B2 (en) | Word-line driver for memory devices | |
JP2008198311A (ja) | 磁気記憶集積回路装置 | |
US8189369B2 (en) | Semiconductor device | |
US20060120150A1 (en) | Thin-film magnetic memory device with memory cells having magnetic tunnel junction | |
US20090073756A1 (en) | Boosted gate voltage programming for spin-torque MRAM array | |
US6879513B2 (en) | Current drive circuit avoiding effect of voltage drop caused by load and semiconductor memory device equipped therewith | |
US20030058686A1 (en) | Thin film magnetic memory device sharing an access element by a plurality of memory cells | |
TWI463504B (zh) | 記憶體裝置及操作此裝置之方法 | |
US6788571B2 (en) | Thin film magnetic memory device having an access element shared by a plurality of memory cells | |
US20120119274A1 (en) | Nonvolatile memory circuit using spin mos transistors | |
JP5227133B2 (ja) | 半導体記憶装置 | |
US6903965B2 (en) | Thin film magnetic memory device permitting high precision data read | |
JP2008269712A (ja) | 薄膜磁性体半導体記憶装置 | |
US10706917B2 (en) | Semiconductor memory device | |
JP4219134B2 (ja) | 薄膜磁性体記憶装置 | |
JP2004111466A (ja) | 薄膜磁性体記憶装置 | |
JP2004103202A (ja) | 薄膜磁性体記憶装置 | |
JP2007122838A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20100511 |