JP2008198311A - 磁気記憶集積回路装置 - Google Patents

Abstract

【課題】スピン注入型磁気記憶装置のメモリセルのサイズを増加させることなく、書込電流を増大させる。
【解決手段】メモリセルアレイ（１）に行列状に配列されるメモリセル（ＭＣ）の磁気抵抗素子（ＡＲ）と直列に接続されるアクセストランジスタ（ＡＴ）のしきい値電圧（Ｖｔｈ１）を、周辺回路（２，４）の構成要素の同一導電型のＭＯＳトランジスタ（ＮＱ１，ＮＱ２）のしきい値電圧（Ｖｔｈ２）よりもその絶対値を小さくする。
【選択図】図１

Description

この発明は磁気記憶集積回路装置に関し、特に、スピン注入により磁気抵抗素子の抵抗値を設定してデータを記憶するスピン注入型磁気記憶集積回路装置に関する。

磁気記憶装置（ＭＲＡＭ：マグネティック・ランダム・アクセス・メモリ）は、磁気抵抗素子をデータ記憶部として利用する。この磁気抵抗素子は、磁化方向が固定される固定層と、磁化方向が記憶データに応じて設定される自由層と、これらの固定層および自由層の間のバリア層とで構成される。固定層および自由層の磁化方向が一致する場合、この磁気抵抗素子の抵抗値は小さい。一方、固定層と自由層の磁化方向が反平行の場合、この磁気抵抗素子の抵抗値が大きくなる。この磁気抵抗素子の抵抗値を、２値データ“０”および“１”に対応付ける。

自由層の磁化状態に応じてデータが記憶されるため、リーク電流が生じず、長期にわたってデータを保持することができる。また、データの書込時においては、単に自由層の磁化方向を書込データに応じて設定するだけである。フラッシュメモリなどのように、絶縁膜を介してフローティングゲートとの間で電荷を移動させる必要がなく、絶縁膜の劣化はほとんど生じない。したがって、このような磁気記憶装置の書込および読出回数は、理想的にはほぼ無限とすることができる。

また、磁気記憶装置においては、データの書込時においては、高電圧を生成することは要求されず、低電圧電源で動作可能であり、消費電流が低減される。また、データ書込時においては、磁化方向の平行および反平行により記憶データを書き込むことができ、フラッシュメモリなどのように、フローティングゲートの蓄積電荷量に応じて記憶データを格納する構成と異なる。したがって、メモリセルトランジスタのしきい値電圧の検証などの処理が不要となり、書込時間を短縮することができる。また、データ読出時においては、メモリセルを流れる電流量を検出することにより、磁気抵抗素子の抵抗値を検出することができ、高速読出が可能となる。これらの低消費電力、高速アクセス、低電圧動作および長寿命などの特徴により、磁気記憶装置は、携帯機器用途等において有望な記憶装置として開発が進められている。

このような磁気記憶装置において、より消費電流を低減するメモリとして、スピン注入型ＭＲＡＭが提案されて開発されている。スピン注入型ＭＲＡＭにおいては、磁気抵抗素子に電流を流す。固定層のスピン分極方向に整列した電荷（電子）を自由層に注入することにより、この自由層のスピン分極方向を固定層と同一とし、固定層および自由層の磁化方向を平行に設定する。一方、自由層から固定層に向かって電荷を流す場合、この固定層のスピン分極と異なるスピン分極の電荷が固定層により反射され、同一方向のスピン分極の電荷は固定層を通過する。これにより、自由層においては、固定層のスピン分極と反平行のスピン分極を有する電荷が蓄積され、自由層および固定層の磁化方向を反平行方向に設定する。

スピン注入型ＭＲＡＭにおいては、単に、磁気抵抗素子を介して電流を流すだけであり、メモリセル外部から磁場を印加して、自由層の磁化方向を設定することは要求されない。したがって、電流誘起磁場を利用するＭＲＡＭに比べてより消費電流を低減でき、また電流誘起磁場によるディスターバンス（誤書込）が生じないため、より高密度に、メモリセルを配置することができる。

このようなスピン注入型ＭＲＡＭの構成は、たとえば非特許文献１（IEDM 2005, M. Hosomi et al.,“A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM,”December 2005 に開示されている。

また、電流誘起磁場を利用するＭＲＡＭの構成が、非特許文献２（2004 Symposium on VLSI Circuits, T. Tsuji et al., “A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture,”Digest of Technical Papers, June 2004 pp.450-453.）に示されている。
IEDM 2005, M. Hosomi et al.,"A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM,"December 2005 2004 Symposium on VLSI Circuits, T. Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture,"Digest of Technical Papers, June 2004 pp.450-453.

前述の非特許文献１および２においては、メモリセルを高密度に配置するとともに、ノイズ耐性を改善するために、折返しビット線構成を利用するメモリセルアレイ配置が示されている。このメモリセルアレイ配置においては、ビット線およびソース線が平行に配置される。ビット線およびソース線と直交する方向にワード線（およびデジット線）が配置される。メモリセルは、磁気抵抗素子と、この磁気抵抗素子に直列に接続されるアクセストランジスタで構成される。アクセストランジスタのゲートは、ワード線に接続される。可変磁気抵抗素子（ＭＴＪ素子:magnetic tunnel junction elementまたはＴＭＲ素子：tunneling magneto resistance 素子）が、アクセストランジスタとビット線の間に接続される。アクセストランジスタが、導通時、可変磁気抵抗素子をソース線に電気的に結合する。データ書込時、アクセストランジスタを導通状態として、ビット線およびソース線の間に電流を流す。書込時の電流方向は、書込データに応じて設定される。

メモリセルのアクセストランジスタがｎチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される場合を考える。この場合、アクセストランジスタを介して可変磁気抵抗素子に電流を流す場合、すなわち、ソース線からビット線に電流を流す場合、可変磁気抵抗素子の抵抗値により、アクセストランジスタのゲート−ソース間電圧が小さくなり、アクセストランジスタの駆動電流量が小さくなる。したがって、この状態においては、データ書込に長時間を要することになる。アクセストランジスタとしてｐチャネルＭＯＳトランジスタを利用する場合においても、可変磁気抵抗素子を介してアクセストランジスタにビット線から電流を供給する場合、アクセストランジスタのソース電圧が低下し、書込電流量が低下する。

アクセストランジスタの駆動電流量を増加させるためには、ワード線を昇圧するかまたはアクセストランジスタのチャネル幅とチャネル長の比を大きくすることが必要とされる。ワード線の昇圧の場合、アクセストランジスタのゲート絶縁膜の信頼性の観点からアクセストランジスタのサイズを低減することができない。また、前述の非特許文献１および２に示される様に、メモリセルの配置においては、ソース線とビット線との間にアクセストランジスタが配置される。アクセストランジスタのチャネル幅方向にワード線が配設される。したがって、アクセストランジスタのチャネル幅を大きくする場合、ビット線とソース線の間の距離が長くなり、メモリセルアレイの面積が増大する。従って、ワード線昇圧およびアクセストランジスタのチャネル幅の拡張のいずれにおいても、メモリセルアレイ面積を低減することができず、高集積化に対する障害となる。

前述の非特許文献１および２においては、メモリセルの配置については説明しているものの、非特許文献１は、電流誘起磁場を利用して自由層の磁化方向を設定しており、スピン注入の構成については何ら考察していない。従って、このアクセストランジスタのゲート−ソース間電圧の変化による書込効率の低下の問題は、何ら考慮していない。

非特許文献２においては、スピン注入でデータの書込を行なう構成を示しているものの、データ書込時のアクセストランジスタのゲートーソース間電圧の低下によるアクセストランジスタの駆動電流量の減少については何ら考察していない。

それゆえ、この発明の目的は、メモリセルおよびアクセストランジスタのサイズを増大させることなく高速で、データの書込を行なうことのできる磁気記憶集積回路装置を提供することである。

この発明に係る磁気記憶集積回路装置は、要約すれば、可変磁気抵抗素子と直列に接続されるアクセストランジスタのしきい値電圧の絶対値を、メモリセルの選択、データの書込および読出を行なう周辺回路の同一導電型のトランジスタのしきい値電圧の絶対値よりも小さくするものである。可変磁気抵抗素子は、スピン注入により磁化方向が設定されてデータを記憶する。

一実施の形態においては、メモリセルのアクセストランジスタは、ｎチャネルＭＯＳトランジスタである。

また、好ましくは、非選択メモリセルのアクセストランジスタのゲート電圧は、周辺回路の同一導電型のトランジスタのオフ状態よりもより深いオフ状態にアクセストランジスタを設定する電圧レベルに設定される。

メモリセルのアクセストランジスタのしきい値電圧の絶対値が周辺回路の同一導電型のトランジスタのしきい値電圧の絶対値よりも小さくされる。したがって、同一ゲート−ソース電圧条件において、メモリセルのアクセストランジスタの電流駆動力は、周辺回路のトランジスタの電流駆動力よりも大きくされる。これにより、アクセストランジスタのゲート−ソース間電圧の絶対値が小さくなる場合においても、アクセストランジスタの電流駆動力の低下を抑制することができる。これにより、アクセストランジスタのサイズ（チャネル幅とチャネル長の比）を増大させることなくその電流駆動力を大きくすることができ、高速の書込を実現することができる。特に、アクセストランジスタのゲート−ソース間電圧の絶対値が低下する方向に可変磁気抵抗素子に電流を流すことによりデータの書込を行なう場合、高速にデータの書込を行なうことができる。

また、ｎチャネルＭＯＳトランジスタをアクセストランジスタを利用する場合、従来と同様のメモリセル配置を利用することができ、ソース線からビット線に書込電流を流す際においても、大きな電流を可変磁気抵抗素子に供給することができる。

また、非選択メモリセルのアクセストランジスタを深いオフ状態に設定することにより、オフリーク電流を低減することができ、読出電流に非選択メモリセルが悪影響を及ぼすのを抑制することができ、読出ディスターバンスを防止して、正確なデータ読出を実現することができる。

［全体の構成］
図１は、この発明に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。図１において、この磁気記憶集積回路装置は、複数のメモリセルＭＣを有するメモリセルアレイ１と、このメモリセルアレイ１のメモリセルを選択するセル選択回路２と、選択メモリセルに対するデータの書込／読出を行なうデータ書込／読出回路４を含む。

メモリセルアレイ１は、後にその構成は詳細に説明するが、メモリセルＭＣが行列状に配列される。メモリセルＭＣは、スピン注入よりその抵抗値が設定される可変磁気抵抗素子（ＭＴＪ素子）ＶＲと、磁気抵抗素子ＶＲと直列に接続されるアクセストランジスタＡＴを含む。アクセストランジスタＡＴは、一例として、ｎチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、しきい値電圧Ｖｔｈ１を有する。

セル選択回路２は、メモリセルの行および列を選択する回路を含み、その構成要素として、ｎチャネルＭＯＳトランジスタＮＱ１を含む。このＭＯＳトランジスタＮＱ１は、ソースに接地電圧ＶＳＳを受ける構成を一例として示す。セル選択回路２における構成要素のＭＯＳトランジスタＮＱ１は、ドレインに電源電圧ＶＤＤを受け、導通時に電源電圧を伝達する機能を有してもよい。

データ書込／読出回路４は、セル選択回路２により選択されたメモリセルに対するデータの書込および読出を行なう。データ書込時、書込データに応じてメモリセルＭＣを介して流れる電流の方向を設定する。データ書込／読出回路４は、また、構成要素として、ｎチャネルＭＯＳトランジスタＮＱ２を含む。データ書込／読出回路４においても、構成要素のＭＯＳトランジスタＮＱ２は、ソースに接地電圧ＶＳＳを受ける。他の用途において、単に電源電圧ＶＤＤを伝達する機能を有してもよい。

このセル選択回路２およびデータ書込／読出回路４は、メモリセルの選択、データの書込および読出を行なう周辺回路を構成し、これらの構成要素のＭＯＳトランジスタＮＱ１およびＮＱ２は、しきい値電圧Ｖｔｈ２を有する。しきい値電圧Ｖｔｈ２は、アクセストランジスタＡＴのしきい値電圧Ｖｔｈ１よりも大きい。従って、同一ゲート−ソース電圧および同一サイズ（チャネル幅とチャネル長の比）条件下では、アクセストランジスタＡＴは、周辺ＭＯＳトランジスタＮＱ１およびＮＱ２よりも電流駆動力が大きくなる。

しきい値電圧の調整は、ＭＯＳトランジスタのチャネル形成領域への不純物注入量の調整により実現される。ｎチャネルＭＯＳトランジスタを形成するｐ型基板領域（またはウェル領域）の表面のｐ型不純物濃度を高くするとしきい値電圧を高くすることができる。また、ｎ型不純物注入によるカウンタードープによりしきい値電圧を低くすることができる。従って、一例として、アクセストランジスタおよび周辺回路トランジスタを同一工程で製造した後に、ゲート絶縁膜を介してチャネル領域への深い不純物注入により、アクセストランジスタのしきい値電圧を低くするまたは周辺回路トランジスタのしきい値電圧を高くする。これにより、アクセストランジスタおよび周辺回路のトランジスタのしきい値電圧を異ならせることができる。

図２は、図１に示すメモリセルＭＣに含まれる可変磁気抵抗素子ＶＲの断面構造を概略的に示す図である。可変磁気抵抗素子ＶＲは、その磁化方向が固定される固定層ＦＸと、磁化方向が記憶データに応じて設定される自由層ＦＲと、これらの固定層ＦＸおよび自由層ＦＲの間に形成されるトンネルバリア層ＴＢを含む。

固定層ＦＸの下部には、支持台として機能するベース電極層ＬＶが設けられる。自由層ＦＬは、図示しない上部電極を介してビット線ＢＬに電気的に結合される。ベース電極層ＬＶは、アクセストランジスタＡＴを介してソース線ＳＬに電気的に結合される。アクセストランジスタＡＴは、ゲートにワード線ＷＬが接続される。

スピン注入型ＭＲＡＭにおいては、可変磁気抵抗素子ＶＲを流れる電流の方向に応じて、自由層ＦＲの磁化方向が固定層ＦＸと同一または反平行方向に設定されて、可変磁気抵抗素子ＶＲの抵抗値が設定される。この抵抗値に応じてデータを記憶する。

図３は、図２に示すメモリセルの電気的等価回路を、データ書込時の印加電圧および電流とともに示す図である。図３において、可変磁気抵抗素子ＶＲとアクセストランジスタＡＴが、ビット線ＢＬとソース線ＳＬの間に直列に接続される。メモリセルＭＣへのデータ書込時、ワード線ＷＬは、電源電圧ＶＤＤレベルに設定される。

データ“０”の書込時においては、ビット線ＢＬが電源電圧ＶＤＤレベルに設定され、ソース線ＳＬが、接地電圧ＶＳＳレベルに設定される。この場合、ビット線ＢＬからソース線ＳＬに電流ＩＷ０が流れる。アクセストランジスタＡＴは、ｎチャネルＭＯＳトランジスタであり、この状態においては、そのソースノードは、ソース線ＳＬに接続される導通ノード（不純物領域）である。したがって、アクセストランジスタＡＴのゲート−ソース間電圧Ｖｇｓは、電源電圧ＶＤＤレベルであり、そのしきい値電圧Ｖｔｈ１よりも十分に高く、書込電流ＩＷ０を十分に駆動することができる。自由層ＦＲを介して電流が固定層に向かって流れ、電子は、固定層ＦＸから自由層ＦＲに向かって流れる。従って、データ“０”の書込時においては、固定層ＦＸおよび自由層ＦＲの磁化方向が同一となり、抵抗値が小さい状態となる。

一方、データ“１”の書込時においては、ソース線ＳＬが電源電圧ＶＤＤレベルに設定され、ビット線ＢＬが接地電圧ＶＳＳレベルに設定される。この場合、ソース線ＳＬからビット線ＢＬに電流ＩＷ１が流れる。この状態おいては、アクセストランジスタＡＴは、可変磁気抵抗素子ＶＲとの接続ノードＳＮが、ソースノードとなる。ノードＳＮの電圧Ｖｓは、可変磁気抵抗素子ＶＲの抵抗値により接地電圧ＶＳＳよりも高くなり、応じて、アクセストランジスタＡＴのゲート−ソース間電圧Ｖｇｓが、電源電圧ＶＤＤよりも小さくなる。特に、データ“１”の書込時においては、電子が自由層ＦＲから固定層ＦＸに向かって供給されるため、可変磁気抵抗素子ＶＲは、書込の進行に従って、その抵抗値が高くなり、ノードＳＮの電圧Ｖｓの上昇が大きくなる。

しかしながら、アクセストランジスタＡＴは周辺回路のトランジスタとサイズが同一であっても、アクセストランジスタＡＴのしきい値電圧Ｖｔｈ１は、周辺回路のトランジスタのしきい値電圧Ｖｔｈ２よりも小さくされている。従って、ノードＳＮの電圧Ｖｓが上昇しても、しきい値電圧の低下によりソース電圧の上昇を補償する事ができ、十分に大きな電流を可変磁気抵抗素子ＶＲへ供給することができる。

図４は、しきい値電圧Ｖｔｈ１およびＶｔｈ２のＭＯＳトランジスタをアクセストランジスタとして利用する際のドレイン電流Ｉｄｓとソース電圧Ｖｓの関係を示す図である。図４において、横軸に、ノードＳＮの電圧（ソース電圧）Ｖｓを示し、縦軸にドレイン電流Ｉｄｓを示す。電流波形としては、ゲート電圧Ｖｇとして、電源電圧１．２Ｖが印加された状態の電流波形を示す。一点鎖線の波形は、アクセストランジスタとして、しきい値電圧Ｖｔｈ１のローＶｔｈトランジスタを利用した場合の電流波形を示す。実線波形は、従来と同様の周辺回路のトランジスタと同一のしきい値電圧Ｖｔｈ２を有するノーマルＶｔｈトランジスタをアクセストランジスタとして利用した場合の電流波形を示す。点線の直線は、アクセストランジスタと直列に３ＫΩの抵抗素子を接続した場合のＮチャネルＭＯＳトランジスタのソース電圧と電流Ｉｄｓとの関係を示す。一例として図４においては、しきい値電圧Ｖｔｈ１が０Ｖ、しきい値電圧Ｖｔｈ２が０．７Ｖである。しきい値電圧Ｖｔｈ１は、負電圧であっても良い。

ＭＯＳトランジスタは、ゲート−ソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈを超えるとオン状態となり、急激に大きな電流を流す。ゲート−ソース間電圧Ｖｇｓが増大するにつれて、自乗特性に従って、ドレイン電流Ｉｄｓが増大する。図４においては、ソース電圧Ｖｓの変化に対するドレイン電流Ｉｄｓの波形を示している。ゲート電圧Ｖｇが一定値（１．２Ｖ）であるため、ソース電圧Ｖｓが低くなるほど、そのドレイン電流Ｉｄｓが大きくなる。

電流駆動時、点線の直線とドレイン電流波形の交差点が、アクセストランジスタの動作点である。この図４に示すように、したがって、ローＶｔｈトランジスタ（一点鎖線波形）の方が、たとえ、ソース電圧Ｖｓが高くなった状態においても、大きな電流を駆動することができる（図の縦方向双方向矢印で示す）。すなわち、ノーマルＶｔｈトランジスタは、ソース電圧Ｖｓが、０．５Ｖ以下で電流を駆動することができ、一方、ローＶｔｈトランジスタは、ソース電圧が１．２Ｖ以下の領域で電流を駆動することができる。したがって、アクセストランジスタとして、ローＶｔｈトランジスタを利用することにより、ソース電圧Ｖｓ上昇時においても、大きな電流を駆動することができ、低電源電圧下においても、正確にかつ高速に、データの書込を行なうことができる。

一方において、ＭＯＳトランジスタにおいては、しきい値電圧Ｖｔｈが小さい場合には、オフ状態におけるリーク電流（オフリーク電流：サブスレショルド電流）が増大する。図４においては、ローＶｔｈトランジスタにおいて、ゲート電圧Ｖｇとソース電圧Ｖｓとが等しい状態においても電流が流れている。したがって、データ読出時に非選択メモリセルに電流が流れ、正確にデータを読出すことができなくなるというディスターバンスの問題が生じる可能性がある。

このデータ読出時のディスターバンスを防止するために、非選択メモリセルのアクセストランジスタのゲート電圧Ｖｇを、周辺回路のｎチャネルＭＯＳトランジスタのソース電圧ＶＳＳよりも低い電圧レベルに設定する。この場合、ゲート−ソース間電圧Ｖｇｓは、負の電圧となり、図４において横方向の太い矢印で示すように、オフ状態時のゲート−ソース間電圧Ｖｇｓが、ソース電圧Ｖｓが等価的に高い方向にシフトした状態となる（より深いオフ状態となった状態）。これにより、オフリーク電流を確実に低減することができる。

通常のしきい値電圧を有するノーマルＶｔｈトランジスタの場合、ゲートーソース間電圧Ｖｇｓが、そのしきい値電圧Ｖｔｈ２よりも小さくなると、リーク電流は急激に小さくなり、ゲート電圧Ｖｇとソース電圧Ｖｓとが等しい状態となると、リーク電流はほぼ無視することができる状態となる。したがって、ローＶｔｈトランジスタにおいて、非選択時、そのゲート電圧Ｖｇを、ノーマルＶｔｈトランジスタのソース電圧（接地電圧ＶＳＳ）よりも低い電圧レベルに設定することにより、以下の効果を得ることができる。すなわち、ローＶｔｈトランジスタをアクセストランジスタとして利用しても、従来と同様のノーマルＶｔｈトランジスタをアクセストランジスタとして利用する場合のリーク電流と同程度以下のほぼ無視することのできるリーク電流を実現することができ、読出ディスターバンスを防止することができる。

上述のように、しきい値電圧の調整により、アクセストランジスタの電流駆動量を増大させており、メモリセルサイズを増大させることなく、正確にかつ高速で低電源電圧下においてもデータの書込を行なうことができる。また、非選択メモリセルのアクセストランジスタを、周辺回路のトランジスタのオフ状態よりも深いオフ状態に設定することにより、オフリーク電流を低減することができ、正確なデータの読出を実現することができる。以下、各回路の具体的構成について説明する。

［実施の形態１］
図５は、この発明の実施の形態１に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。図５において、メモリセルアレイ１においてメモリセルＭＣが行列状に配列される。メモリセルＭＣの各行に対応してワード線ＷＬが配設される。メモリセルＭＣの各列に対応してソース線ＳＬおよびビット線ＢＬの対が配設される。メモリセルＭＣは、先の図１から３に示すように、可変磁気抵抗素子（ＴＭＲ素子またはＭＴＪ素子）と、この可変磁気抵抗素子と直列に接続されるアクセストランジスタを含む。メモリセルＭＣに含まれるアクセストランジスタは、ローＶｔｈトランジスタで構成される。

図５に示す磁気記憶集積回路装置は、図１に示すセル選択回路２として、行選択回路２０、列選択信号生成回路２２および読出列選択回路２４を含む。行選択回路２０は、内部電圧発生回路３０からの非選択電圧ＶＮＤＤと電源電圧ＶＤＤとを動作電源電圧として受け、アドレス信号をデコードし、アドレス指定された行に対応するワード線へ電源電圧ＶＤＤを伝達する。この行選択回路２０は、非選択状態のワード線ＷＬへは、内部電圧発生回路３０からの非選択電圧ＶＮＤＤを伝達する。非選択電圧ＶＮＤＤは、接地電圧ＶＳＳよりも低い負電圧レベルである。

列選択信号生成回路２２は、図示しない列アドレス信号をデコードし、このメモリセルアレイ１におけるメモリセル列を指定する列選択信号を生成する。この列選択信号は、少なくともソース線ＳＬおよびビット線ＢＬを指定する。

読出列選択回路２４は、読出／書込指示信号Ｒ／Ｗがデータ読出を示すとき、列選択信号生成回路２２からの列選択信号が指定する列に対応するソース線およびビット線を選択して内部データバス（データ線対）に結合する。

磁気記憶集積回路装置は、図１に示すデータ書込／読出回路４として、ソース線駆動回路４０、ソース線電圧設定回路４２、ビット線駆動回路４４およびビット線電圧設定回路４６、および読出回路４８とを含む。ソース線電圧設定回路４２は、読出／書込指示信号Ｒ／Ｗがデータ書込を指示するとき、列選択信号生成回路２２からの列選択信号と書込データＤとに従って、選択列に対するソース線に伝達される電圧レベルを設定する。ソース線駆動回路４０は、このソース線電圧設定回路４２からの電圧に従って、対応のソース線ＳＬを、接地電圧または電源電圧レベルに駆動する。非選択ソース線は、接地電圧レベルに維持される。このソース線電圧設定回路４２は、読出／書込指示信号Ｒ／Ｗがデータ読出を示すとき、ソース線駆動回路４２により、すべてのソース線ＳＬを接地電圧レベルに維持するように電圧を生成する。

ビット線電圧設定回路４６は、読出／書込指示信号Ｒ／Ｗがデータ書込を示すとき、列選択信号生成回路２２からの列選択信号と書込データＤとに従ってビット線に伝達される電圧を生成する。ビット線駆動回路４４は、このビット線電圧設定回路４６からのビット線電圧信号に従って、対応のビット線ＢＬを、データ書込時に電源電圧または接地電圧レベルに駆動する。このビット線駆動回路４４は、ビット線電圧設定回路４６の出力電圧信号に従って、非選択列のビット線を、フローティング状態に維持する（図示しないビット線プリチャージ回路により、ビット線ＢＬは、スタンバイ時接地電圧レベルにプリチャージされる）。

データ読出時、ビット線電圧設定回路４６は、ビット線駆動回路４４を出力ハイインピーダンス状態に設定するような電圧を生成する。したがって、データ読出時においては、選択列に対するビット線ＢＬおよびソース線ＳＬが選択され、読出回路４８に含まれる定電流回路からの読出電流に従って、選択メモリセルのデータの読出が行なわれる。

読出回路４８は、データ読出時、読出列選択回路２４により選択列（ビット線およびソース線）が内部データバスに結合されると、この内部データバスを介して流れる電流に従って内部データを読出して外部データを生成して出力する。

内部電圧発生回路３０は、たとえばキャパシタのチャージャポンプ動作を利用する回路で構成され、非選択電圧ＶＮＤＤとして負電圧を生成する（ＶＮＤＤ＜ＶＳＳ）。この内部電圧発生回路３０は、１つのマクロとして、同一半導体チップ上において磁気記憶集積回路装置の外部に設けられてもよい。１つの半導体チップ上に、複数の回路ブロックが設けられるシステム・オン・チップ構成の場合、磁気記憶装置と内部電圧発生回路３０とが、同一半導体チップ上に集積化される。

制御回路５０は、外部からの動作モードを指定するコマンドＣＭＤに従って読出／書込指示信号Ｒ／Ｗ（または書込活性化信号および読出活性化信号）を生成して、データの書込および読出に必要な動作を制御する。内部制御信号を伝達する経路は、図面を簡略化するために示していない。

図６は、メモリセルアレイ１におけるメモリセルの平面レイアウトを概略的に示す図である。図６において、列方向に延在するソース線ＳＬ０およびＳＬ１が行方向に沿って間をおいて配置される。これらのソース線ＳＬ０およびＳＬ１それぞれの行方向の両側に、列方向に延在するビット線ＢＬ０，ＢＬＢ０，ＢＬ１，ＢＬＢ１が配置される。

矩形形状の活性領域ＡＲＧがメモリセルＭＣを形成する領域として配置される。このメモリセルＭＣを形成する活性領域ＡＲＧは、共通のソース線コンタクトＳＣＮＴを介して対応のソース線ＳＬ０，ＳＬ１に電気的に接続される。ソース線コンタクトＳＣＮＴを共有するメモリセルの活性領域ＡＲＧは、ソース線コンタクトＳＣＮＴに関して点対称なレイアウトに配置される。従って、隣接行かつ隣接列のメモリセルが、ソースコンタクトＳＣＮＴを共有して同一のソース線に接続される。ソースコンタクトＳＣＮＴは、列方向において２本のワード線ごとに配置され、行方向において２本のビット線毎に配置される。

列方向に配置される活性領域ＡＲＧは、互いに、図示しない分離領域により電気的に分離される。この活性領域ＡＲＧのソース線コンタクトＳＣＮＴから離れた端部に、可変磁気抵抗素子ＶＲが配置される。この可変磁気抵抗素子ＶＲは、図示しない上部電極を介して対応のビット線ＢＬ０，ＢＬＢ０，ＢＬ１，ＢＬＢ１に電気的に接続される。可変磁気抵抗素子ＶＲの配置領域においては下部電極として機能しかつ可変磁気抵抗素子を支持するベース電極層が配置される。図６においては、このベース電極層のレイアウトを可変磁気抵抗素子ＶＲのレイアウトと同一であるように示す。

行方向に延在するワード線ＷＬ０−ＷＬ５が、列方向に沿って間をおいて配置される。ワード線ＷＬ０−ＷＬ５は、隣接ワード線において、ソース線コンタクトＳＣＮＴおよび可変磁気抵抗素子ＶＲが交互に間に挟まれるように配置される。

メモリセルのアクセストランジスタＡＴは、活性領域ＡＲＧと、その上の対応のワード線とにより形成される。このアクセストランジスタＡＴのチャネル幅は、行方向に沿った活性領域ＡＲＧの幅に対応する。

図７は、図６に示す線Ｌ７−Ｌ７に沿った断面構造を概略的に示す図である。図７において、メモリセルは、半導体基板領域（ウェル領域）５０表面に形成される。この半導体基板領域５０の表面に、間をおいて不純物領域５２ａ、５２ｂおよび５２ｃが形成される。この不純物領域５２ａおよび５２ｃ外部に、素子分離用の絶縁膜５４ａおよび５４ｂがそれぞれ形成される。不純物領域５２ａおよび５２ｃは、それぞれ、コンタクト（プラグ）を介して可変磁気抵抗素子ＶＲのベース電極層ＬＶに電気的に接続される。不純物領域５２ｂは、コンタクトを介してソース線ＳＬ１に電気的に接続される。

ソース線ＳＬ１は、可変磁気抵抗素子ＶＲのベース電極層ＬＶと同じ配線層のメタル配線で形成される。可変磁気抵抗素子ＶＲは、ビット線ＢＬＢ１に電気的に接続される。

不純物領域５２ａおよび５２ｂ間の半導体基板領域５０表面上に図示しないゲート絶縁膜を介してワード線ＷＬ４が配設され、不純物領域５２ｂおよび５２ｃの間の半導体基板領域５０表面上に、図示しないゲート絶縁膜を介してワード線ＷＬ５が配設される。素子分離領域５４ａ上に、ワード線ＷＬ３が配設される。

この図６に示すメモリセルＭＣのレイアウトにおいて、チャネル幅を大きくする場合、行方向のメモリセルサイズが大きくなる。特に、ソース線ＳＬ０，ＳＬ１は、行方向において隣接するメモリセルを分離する分離領域上に列方向に延在して配置される。メモリセルを確実に分離するためには、この分離領域の行方向に沿った幅を十分に確保する必要がある。また、ソース線ＳＬとベース電極層ＬＶとは同一配線層の配線であり、これらの間の容量結合を抑制するためにも、その距離は充分に確保する必要がある。従って、メモリセルサイズを行方向に沿って増大させた場合、ソース線とビット線の間のピッチも広くなり、高集積度で、メモリセルを配置するのが困難となる。そこで、メモリセルサイズを増大させることなく、アクセストランジスタＡＴのしきい値電圧を小さくして電流駆動力を大きくする。

図８は、この発明の実施の形態１に従う磁気記憶集積回路装置の周辺回路の具体的構成の一例を示す図である。図８において、図５に示す行選択回路２０は、ワード線を選択するワード線選択信号を生成するロウデコード回路６０を含む。ロウデコード回路６０は、メインワード線ＭＷＬを図示しないアドレス信号に従って選択するメインワード線デコード回路６２と、図示ないロウアドレス信号をデコードしサブデコード／タイミング信号Ｒｘを生成するサブワード線デコード回路６４と、このメインワード線ＭＷＬ上の信号とサブデコード／タイミング信号Ｒｘに従ってワード線選択信号を生成するサブデコーダ６６を含む。

メモリセルアレイが複数のメモリブロックに分割される場合、メインワード線が複数のメモリブロックに共通に配置される。各メモリブロックにおいて、メインワード線ＭＷＬに対して、複数のワード線が対応して配置される。サブワード線デコード回路６４は、このメインワード線ＭＷＬに対応して設けられる複数のワード線のうちの１つを選択する信号Ｒｘを生成する。複数のメモリブロックが配置される構成の場合、選択メモリブロックに対して設けられたサブワード線デコード回路６４が活性化されて、サブデコード／タイミング信号を生成する。

サブデコーダ６６は、ＮＡＮＤ型デコーダであり、対応のワード線の選択時にワード線選択信号をＬレベルに設定し、対応のワード線の非選択時にはワード線選択信号を電源電圧レベルに設定する。ロウデコード回路６０は、電源電圧ＶＤＤおよび接地電圧ＶＳＳを、動作電源電圧として受けて動作する。

行選択回路２０は、さらに、このロウデコード回路６０からのワード線選択信号に従ってワード線ＷＬを選択状態へ駆動するワード線ドライブ回路７０を含む。ワード線ドライブ回路７０は、ワード線選択信号に従ってワード線ＷＬを選択状態へ駆動するワード線ドライバ７２と、負電圧による貫通電流の発生を防止するためのラッチトランジスタ７４およびデカップルトランジスタ７６とを含む。

ワード線ドライバ７２は、ソースおよびバックゲート（基板領域）に電源電圧ＶＤＤを受けるＰチャネルＭＯＳトランジスタ７２ｐと、ソースおよびバックゲートに非選択電圧ＶＮＤＤを受けるｎチャネルＭＯＳトランジスタ７２ｎを含む。これらのＭＯＳトランジスタ７２ｐおよび７２ｎのドレインが、ワード線ＷＬに共通に接続される。従って、ワード線ＷＬは、選択時、ｐチャネルＭＯＳトランジスタ７２ｐにより電源電圧レベルに駆動され、非選択時、ｎチャネルＭＯＳトランジスタ７２ｎにより負電圧レベルに駆動される。

ラッチトランジスタ７４は、ｎチャネルＭＯＳトランジスタで構成され、ワード線ＷＬの電圧レベルが、Ｈレベルのとき、ワード線ドライバ７２の入力へ、非選択電圧ＶＮＤＤを伝達する。このラッチトランジスタ７４は、ワード線ＷＬがＬレベルの時には、オフ状態となる。

デカップルトランジスタ７６は、ロウデコード回路６０のサブデコーダ６６の出力とワード線ドライバ７２の入力の間に接続され、そのゲートに接地電圧を受けるｐチャネルＭＯＳトランジスタ７６で構成される。デカップルトランジスタ７６は、バックゲートに電源電圧ＶＤＤを受ける。この行選択回路２０の構成要素のＭＯＳトランジスタは、ノーマルＶｔｈトランジスタで構成される。次に、行選択回路２０の動作について簡単に説明する。

ワード線ＷＬの選択状態のとき、メインワード線デコード回路６２からメインワード線ＭＷＬに伝達される信号およびサブワード線デコード回路６４から出力されるサブデコード／タイミング信号ＲｘはともにＨレベルとなる。応じて、サブデコーダ６６の出力するワード線選択信号は、接地電圧レベルのＬレベルとなる。

デカップルトランジスタ７６を介してサブデコーダ６６からのＬレベルの信号が、ワード線ドライバ７２に伝達される。この場合、サブデコーダ６６の出力信号は接地電圧レベルであり、デカップルトランジスタ７６は、ゲートに接地電圧を受けており、そのしきい値電圧の絶対値分高い電圧Ｖｔｈｐを、ワード線ドライバ７２に伝達する。応じて、ワード線ドライバ７２において、ＭＯＳトランジスタ７２ｐがオン状態となり、ワード線ＷＬへ電源電圧ＶＤＤを伝達する。このワード線ＷＬの電圧レベルの上昇に従って、ラッチトランジスタ７４が導通し、非選択電圧ＶＮＤＤを、ワード線ドライバ７２の入力へ伝達する。これにより、ワード線ドライバ７２において、ｎチャネルＭＯＳトランジスタ７２ｎは、ゲートおよびソース電圧が同一電圧レベルと成り、完全にオフ状態となる。これにより、ワード線ドライバ７２において貫通電流が流れる経路は遮断される。

また、ワード線ドライバ７２の入力の電圧が、サブデコーダ６６の出力の電圧よりも低くなり、デカップルトランジスタ７６は、サブデコーダ６６の出力に接続される導通ノード（不純物領域）がソースとして機能する。応じて、デカップルトランジスタ７６は、ゲートとソースが同一電圧レベルとなり、オフ状態となりワード線ドライバ７２の入力とサブデコーダ６６の出力とを電気的に分離する。これにより、負電圧レベルの非選択電圧ＶＮＤＤが、サブデコーダ６６の出力部へは伝達されるのを防止し、サブデコーダ６６から内部電圧発生回路への電流が流れるのを防止する。

一方、ワード線ＷＬが非選択状態のときには、メインワード線ＭＷＬ上の信号およびサブデコード／タイミング信号Ｒｘの一方が、Ｌレベルとなる。応じてサブデコーダ６６の出力信号が電源電圧ＶＤＤレベルのＨレベルとなる。ワード線ドライブ回路７０においては、このＨレベルの信号が、デカップルトランジスタ７６を介してワード線ドライバ７２の入力へ伝達される。応じて、ｎチャネルＭＯＳトランジスタ７２ｎが導通し、非選択伝達ＶＮＤＤを、ワード線ＷＬに伝達する。このとき、ｐチャネルＭＯＳトランジスタ７２ｐは、ゲートおよびソースが同一電圧レベルであり、オフ状態にある。また、ラッチトランジスタ７４は、そのゲートおよびソースが同一電圧レベルとなり、オフ状態を維持する。これにより、ワード線ドライバ７２の入力部が、電源電圧ＶＤＤレベルに維持される。

したがって、メモリセルＭＣにおいて、アクセストランジスタＡＴのゲートは、メモリセルの選択時には電源電圧ＶＤＤレベル、メモリセルＭＣの非選択時には負電圧レベルの非選択電圧ＶＮＤＤレベルに維持される。アクセストランジスタは、非選択時、周辺回路のトランジスタのオフ状態よりも深いオフ状態となり、ローＶｔｈトランジスタで構成されていても、リーク電流を抑制することができる。

なお、ワード線ドライブ回路７０において、交差結合されるｎチャネルＭＯＳトランジスタを含むラッチ型レベル変換回路がドライバとして利用されてもよい。交差結合されたｎチャネルＭＯＳトランジスタにより負電圧が対応のワード線に伝達される。電源電圧は、サブデコーダ６６の出力信号に従って導通するｐチャネルＭＯＳトランジスタにより対応のワード線に伝達される。従って、ワード線ドライブ回路としては、接地電圧と電源電圧の間で変化する信号を負電圧ＶＮＤＤと電源電圧の間で変化する信号に変換するレベル変換機能を有する回路が利用されればよい。

ソース線電圧設定回路４２は、書込活性化信号ＷＥＮと列選択信号ＣＳＬと書込データＤを受ける。したがってソース線駆動電圧を生成する駆動電圧生成回路８０を含む。このソース線駆動電圧生成回路８０は、書込活性化信号ＷＥＮ、列選択信号ＣＳＬおよび書込データＤを受けるＮＡＮＤ型デコード回路８０ａを含む。書込活性化信号ＷＥＮは、読出／書込指示信号Ｒ／Ｗが書込動作を示すときＨレベルに設定される。書込データＤは、論理“１”のとき、Ｈレベルである。

ソース線駆動回路４０は、各ソース線ＳＬに対応して設けられるソース線ドライバ８２を含む。このソース線ドライバ８２は、ｐチャネルＭＯＳトランジスタ８２ｐとｎチャネルＭＯＳトランジスタ８２ｎで構成され、ＣＭＯＳインバータと同様の構成を有し、与えられた信号を反転して対応のソース線ＳＬに伝達する。

ソース線電圧設定回路４２は、ソース線ドライバ８２に対応して設けられるソース線電駆動電圧生成回路８０を含む。ソース線駆動電圧生成回路８０は、書込活性化信号ＷＥＮと列選択信号ＣＳＬと書込データＤとを受けるＮＡＮＤ型ドライブゲート８０ａで構成され、入力信号が全てＨレベルのときにＬレベルの信号を対応のソース線ドライバ８２に伝達する。

ビット線電圧設定回路４６は、各ビット線に対応して設けられ、書込活性化信号ＷＥＮと列選択信号ＣＳＬと書込データＤに従ってビット線駆動電圧を生成するビット線駆動電圧生成回路９０を含む。ビット線駆動電圧生成回路９０は、書込活性化信号ＷＥＮと列選択信号ＣＳＬと書込データＤを受けるゲート回路９０ａおよび９０ｂを含む。ゲート回路９０ａは、書込活性化信号ＷＥＮおよび列選択信号ＣＳＬがともにＨレベルであり、書込データＤが論理“０”でありＬレベルのときにＬレベルの信号を生成する。ゲート回路９０ｂは、書込活性化信号ＷＥＮおよび列選択信号ＣＳＬおよび書込データＤがすべてＨレベルのときにＨレベルの信号を生成する。

ビット線駆動回路４４は、各ビット線に対応して設けられ、対応のビット線駆動電圧生成回路９０の出力電圧に従って対応のビット線を駆動するビット線ドライバ９２を含む。このビット線ドライバ９２は、ゲート回路９０ａの出力信号に従ってビット線ＢＬへ選択的に電源電圧ＶＤＤを伝達するｐチャネルＭＯＳトランジスタ９２ｐと、ゲート回路９０ｂの出力信号に従って選択的にビット線ＢＬに接地電圧ＶＳＳを伝達するｎチャネルＭＯＳトランジスタ９２ｎを含む。

これらの周辺回路４０、４２、４４、および４６は、動作電源電圧として電源電圧ＶＤＤおよび接地電圧ＶＳＳを受ける。

データ読出時およびスタンバイ時においては書込活性化信号ＷＥＮはＬレベルである。書込活性化信号ＷＥＮは、読出／書込指示信号Ｒ／Ｗに基づいて生成される。この状態においては、ソース線駆動電圧生成回路８０の出力信号はＨレベルである。応じて、ソース線ドライバ８２においては、ＭＯＳトランジスタ８２ｎがオン状態、ｐチャネルＭＯＳトランジスタ８２ｐがオフ状態となり、ソース線ＳＬは、接地電圧ＶＳＳレベルに維持される。

データ書込時においては書込活性化信号ＷＥＮがＨレベルに設定され、ソース線駆動電圧生成回路８０において、ＮＡＮＤ型ドライブゲート８０ａがインバータとして機能する。非選択列の場合には、列選択信号ＣＳＬはＬレベルであり、スタンバイ時および読出時と同様、ソース線駆動電圧生成回路８０の出力信号は、Ｈレベルであり、ソース線ＳＬは、接地電圧ＶＳＳレベルに維持される。書込活性化信号ＷＥＮおよび列選択信号ＣＳＬがともにＨレベルであり、書込データＤがＨレベルのときには、ソース線駆動電圧生成回路８０からの出力信号は、Ｌレベルとなる。応じて、ソース線ドライバ８２においてｐチャネルＭＯＳトランジスタ８２ｐがオン状態となり、ソース線ＳＬに電源電圧ＶＤＤが伝達される。このとき、ｎチャネルＭＯＳトランジスタ８２ｎはオフ状態である。一方、選択列において書込データＤが論理“０”でありＬレベルのときには、ソース線駆動電圧生成回路８０の出力信号は、Ｈレベルである。したがって、ソース線ドライバ８２は、ソース線ＳＬを接地電圧ＶＳＳレベルに維持する。

ビット線駆動電圧生成回路９０においては、読出動作時およびスタンバイ動作時においては、書込活性化信号ＷＥＮがＬレベルであり、ゲート回路９０ａの出力信号がＨレベル、ゲート回路９０ｂの出力信号がＬレベルとなる。したがって、ビット線ドライバ９２においてＭＯＳトランジスタ９２ｐおよび９２ｎがともにオフ状態となり、ビット線ドライバ９２は、出力ハイインピーダンス状態となる。スタンバイ時にはビット線は図示しないプリチャージトランジスタにより接地電圧レベルに維持される。読出時には、選択列のビット線に対して読出回路から読出電流が供給される。読出時の非選択ビット線は、図示しないプリチャージトランジスタにより接地電圧レベルに維持されるかまたは接地電圧レベルでフローティング状態に維持される。

書込動作時において、非選択列に対しては列選択信号ＣＳＬがＬレベルである。したがって、この場合においても、ゲート回路９０ａおよび９０ｂの出力信号は、ＨレベルおよびＬレベルとなり、ビット線ドライバ９２は出力ハイインピーダンス状態である。非選択のビット線は、読出時と同様、プリチャージトランジスタにより接地電圧レベルに維持されるかまたは接地電圧レベルでフローティング状態に維持される。

データ書込時に対応の列が選択された場合には、書込活性化信号ＷＥＮおよび列選択信号ＣＳＬはともにＨレベルトなる。書込データＤが“１”でありＨレベルのときには、ゲート回路９０ａおよび９０ｂの出力信号はともにＨレベルとなる。したがって、ビット線ドライバ９２においては、ＭＯＳトランジスタ９２ｐがオフ状態、ＭＯＳトランジスタ９２ｎがオン状態となり、ビット線ＢＬは、接着電圧ＶＳＳレベルに駆動される。

一方、書込データＤが“０”のときには、書込活性化信号ＷＥＮおよび列選択信号ＣＳＬがともにＨレベルであるため、ゲート回路９０ａの出力信号がＬレベル、ゲート回路９０ｂの出力信号がＬレベルとなる。したがって、ビット線ドライバ９２においてＭＯＳトランジスタ９２ｐがオン状態、ＭＯＳトランジスタ９２ｎがオフ状態となる。この状態においては、ビット線ＢＬが電源電圧ＶＤＤレベルに駆動される。

以上のように、書込データＤが“１”であり、Ｈレベルのときには、選択列においてはソース線ＳＬが電源電圧ＶＤＤレベルに駆動され、ビット線ＢＬが接地電圧レベルに駆動される。一方、書込データＤが“０”のときには、選択列において、ソース線ＳＬが接地電圧ＶＳＳレベル、ビット線ＢＬが電源電圧ＶＤＤレベルとなる。これにより、書込データＤの論理値に応じて、ビット線ＢＬおよびソース線ＳＬの間を流れる電流の方向を設定することができる。

この接地電圧ＶＳＳよりも低い非選択電圧ＶＮＤＤをワード線非選択電圧として利用することにより、アクセストランジスタＡＴを、周辺回路のノーマルＶｔｈのトランジスタのオフ状態よりもより深いオフ状態に設定することができ、リーク電流を低減することができる。したがって、読出時において、この選択ビット線に接続されかつ非選択ワード線に接続されるメモリセルを介して流れるリーク電流を抑制することができ、読出時のディスターバンスを抑制することができる。

また、書込時においても、半選択状態（ワード線が非選択で、ビット線／ソース線が選択状態）のメモリセルにおけるリーク電流を低減することができ、十分な大きさの書込電流を選択メモリセルに供給することができる。

また、ワード線ＷＬが、選択時、電源電圧ＶＤＤレベルであっても、アクセストランジスタＡＴは、ローＶｔｈトランジスタであり、可変磁気抵抗素子ＶＲの電圧降下によりそのソース電圧が上昇しても、十分な大きさの電流を供給することができ、高速でデータの書込を行なうことができる。

非選択メモリセルのアクセストランジスタのリーク電流を抑制するために、接地電圧ＶＳＳよりも低い電圧レベルの非選択電圧ＶＮＤＤを生成している。したがって、ワード線ドライバ７０においては、負電圧がｎチャネルＭＯＳトランジスタの基板領域に供給されるため、他回路と分離する必要がある。このため、以下に説明するように、負電圧を受けるワード線ドライブ回路を形成する領域に対しては、トリプルウェル構造を利用する。

図９は、この発明の実施の形態１に従う磁気記憶集積回路装置のメモリセルアレイおよびワード線ドライブ回路の部分の断面構造を概略的に示す図である。図９において、半導体基板１００表面に、Ｐウェル１０２、ディープＮウェル１０４、Ｎウェル１０６、およびＰウェル１０８が形成される。

Ｐウェル１０２は、メモリセルアレイ１に含まれるメモリセルを形成する領域として用いられる。このＰウェル１０２表面に、ｎ型不純物領域１０２ａおよび１０２ｂが間をおいて形成される。これらの不純物領域１０２ａおよび１０２ｂの間のチャネル形成領域上に図示しないゲート絶縁膜を介してゲート電極１０２ｃが形成される。不純物領域１０２ａおよび１０２ｂとゲート電極１０２ｃとにより、メモリセルのアクセストランジスタＡＴが形成される。ゲート電極１０２ｃは、ワード線ＷＬに接続される。不純物領域１０２ｂがソース線ＳＬに接続され、不純物領域１０２ａは可変磁気抵抗素子ＶＲを介してビット線ＢＬに結合される。Ｐウェル１０２は、ｐ型不純物領域１０２ｄを介して接地電圧ＶＳＳレベルにバイアスされる。

ワード線ドライバ７２は、ディープＮウェル１０４およびＮウェル１０６に形成される。ディープＮウェル１０４表面に、ディープＮウェル１０４に取囲まれるようにＰウェル１１０が形成される。Ｐウェル１１０表面に、ｎ型不純物領域１１０ａおよび１１０ｂが間をおいて形成される。これらの不純物領域１１０ａおよび１１０ｂの間のＰウェル１１０表面上に、図示しないゲート絶縁膜を介してゲート電極１１０ｃが形成される。不純物領域１１０ａがワード線ＷＬに結合され、不純物領域１１０ｂが、非選択電圧ＶＮＤＤを受ける。これらの不純物領域１１０ａおよび１１０ｂとゲート電極１１０ｃにより、図８に示すワード線ドライブトランジスタ７２ｎが形成される。

Ｐウェル１１０は、その表面に形成されるｐ型不純物領域１１０ｄを介して非選択電圧ＶＮＤＤレベルにバイアスされる。ディープＮウェル１０４は、Ｐウェル１１０外部に形成されるｎ型不純物領域１０４ａを介して電源電圧ＶＤＤレベルにバイアスされる。Ｐウェル１０およびディープＮウェル１０４は、それぞれ負電圧および電源電圧レベルにバイアスされるため、Ｐウェル１１０およびディープＮウェル１０４の間のｐｎ接合が逆バイアスされ、Ｐウェル１１０型の領域から電気的に分離され、負電圧ＶＮＤＤが他の領域に伝達されるのを防止する。

Ｎウェル１０６表面に、ｐ型不純物領域１０６ａおよび１０６ｂが間をおいて形成される。これらの不純物領域１０６ａおよび１０６ｂの間のＮウェル１０６表面上に図示しないゲート絶縁膜を介してゲート電極１０６ｃが形成される。ｐ型不純物領域１０６ａがワード線ＷＬに結合され、ｐ型不純物領域１０６ｂが電源電圧ＶＤＤを受ける。Ｎウェル１０６は、その表面に形成されるｎ型不純物領域１０６ｄにより電源電圧ＶＤＤレベルにバイアスされる。これらの不純物領域１０６ａおよび１０６ｂとゲート電極１０６ｃとにより、図８に示すワード線ドライブトランジスタ７２ｐが形成される。

ワード線ＷＬに負電圧レベルの非選択電圧ＶＮＤＤが伝達される場合、Ｐウェル１１０においてｎ型不純物領域１１０ａを介して負電圧レベルの非選択電圧がワード線ＷＬおよびＮウェル１０６のｐ型不純物領域１０６ａに伝達される。Ｐウェル１０２は、ゲート電極１０２ｃと電気的に分離されており、この負電圧伝達時においてＰウェル１０２においては何ら問題は生じない。Ｐウェル１１０は負電圧レベルにバイアスされており、電源電圧ＶＤＤレベルにバイアスされたディープＮウェル１０４により他の領域と電気的に分離されており、このＰウェル１１０の負電圧は他の領域に対して何ら悪影響は及ぼさない。

また、Ｎウェル１０６においては、ｐ型不純物領域１０６ａとＮウェル１０６の間のｐｎ接合は、逆バイアス状態である。また、ワード線ＷＬが非選択状態の時には、ゲート電極１０６ｃには電源電圧ＶＤＤが供給され、ｐ型不純物領域１０６ａおよび１０６ｂの間にはチャネルは形成されない。従って、負電圧レベルの非選択電圧ＶＮＤＤが、ワード線ドライブトランジスタ７２ｐを介して電源ノードへ伝達されるのは防止される。また、Ｎウェル１０６とＰウェル１０８とは、逆バイアス状態であり、これらのウェル１０６および１０８は電気的に分離され、周辺のＣＭＯＳロジック回路の動作に対しても、負電圧ＶＮＤＤは、何ら悪影響を及ぼさない。

Ｐウェル１０８表面には、たとえば図８に示すサブデコーダなどのＣＭＯＳロジック回路が形成される。図９においては、ｎチャネルＭＯＳトランジスタの構造を一例として示す。Ｐウェル１０８表面にｎ型不純物領域１０８ａおよび１０８ｂが間をおいて形成される。これらの不純物領域１０８ａおよび１０８ｂの間のＰウェル１０８表面上にゲート電極１０８ｃが形成される。Ｐウェル１０８は、ｐ型不純物領域１０８ｂを介して接地電圧レベルにバイアスされる。不純物領域１０８ｂには、接地電圧が供給されてもよく、他の素子に接続されてもよい。ＣＭＯＳロジック回路の構成に応じて、その接続は適宜定められる。Ｐウェル１０８に隣接してＮウェルが形成されるように示す。この隣接Ｎウェル内に、ＰチャネルＭＯＳトランジスタが形成され、Ｐウェル１０８内のＮチャネルＭＯＳトランジスタとにより、ＣＭＯＳロジック回路を構成する。

ディープＮウェル１０４およびＰウェル１１０は、行選択回路に含まれるワード線ドライバに共通に設けられ、また、同様、Ｎウェル１０６も、行選択回路に含まれるワード線ドライバに共通に設けられる。各ワード線ドライバごとに、分離領域により、ドライブトランジスタを形成する活性領域が分離される。

Ｐウェル１０２においても同様、メモリセルＭＣのアクセストランジスタＡＴが形成され、図６に示すように、分離領域により、各メモリセルトランジスタを形成する活性領域が分離される。

上述のように、負電圧レベルの非選択電圧（以下、適宜、負電圧と称す）ＶＮＤＤを非選択ワード線ＷＬに伝達する構成において、ディープＮウェル１０４およびＰウェル１１０のトリプルウェル構造を利用して、ワード線ドライバの負電圧伝達用ｎチャネルＭＯＳトランジスタを形成する。これにより、負電圧ＶＮＤＤが他の回路素子に対して悪影響を及ぼすことなく、確実に、非選択ワード線に負電圧ＶＮＤＤを伝達することができる。

また、負電圧レベルにバイアスされるのは、ワード線ドライブ回路を形成するウェル領域だけであり、メモリセルアレイを形成する領域を負電圧レベルにバイアスすることは要求されない。これにより、負電圧を発生する回路の負荷を軽減することができ、安定に所定の電圧レベルの負電圧を生成することができる。

なお、Ｎウェル１０６が、ディープＮウェル１０４と同様に電源電圧ＶＤＤにバイアスされて、ワード線ドライバのｐチャネルＭＯＳトランジスタ７２ｐを形成する領域として利用される。この場合、図９において点線で示すように、ディープＮウェル１０４およびＮウェル１０６を共通化して拡張し、ワード線ドライブトランジスタ７２ｂを、拡張後のディープＮウェル領域内に形成してもよい。ワード線ドライブトランジスタを形成するためのＮウェルを、１つの工程で形成することができる。

［変更例］
図１０は、この発明の実施の形態１におけるメモリセルアレイおよびワード線ドライブ回路の構成要素の変更例の断面構造を概略的に示す図である。この図１０に示す構成は、以下の点で、図９に示す構造と異なる。すなわち、メモリセルアレイ１が形成されるＰウェル１０６が、ディープＮウェル１１２内に形成される。ディープＮウェル１１２は、その表面のＰウェル１０６外部に形成されるｎ型不純物領域１１２ａを介して電源電圧ＶＤＤレベルにバイアスされる。ディープＮウェル１１２は、ディープＮウェル１０４と分離して形成されるように示される。このディープＮウェル１０４および１１２の分離により、動作時の基板ノイズが伝播して、メモリセルアレイまたは周辺回路において誤動作が生じるのを防止することができる。しかしながら、このディープＮウェル１１２は、ディープＮウェル１０４と共通のＮウェルであってもよい。

メモリセルアレイ１を形成するＰウェルをディープＮウェル１１２で取囲むトリプルウェル構造を利用して、メモリセルアレイを形成する半導体領域を構成する。これにより、メモリセルアレイ形成領域を周辺回路等の他回路の形成領域から確実に分離することができる。応じて、メモリセルアレイ１において他回路動作時のノイズが伝達するのを防止することができ、また、メモリセルアレイにおける基板電流が、他回路へ伝播して誤動作を生じるのを防止することができる。

したがって、図９および図１０に示すように、負電圧ＶＮＤＤを伝達するワード線ドライブトランジスタをトリプルウェル構造の半導体領域に形成することにより、負電圧を利用する回路と他の回路の間において負電圧ノードと接地ノードまたは電源ノードの間に貫通電流が生じるのを防止でき、確実に誤動作を生じることなく、非選択ワード線を負電圧レベルの非選択電圧レベルに設定することができる。

［非選択電圧発生回路の構成］
図１１は、図５に示す内部電圧発生回路３０の非選択電圧ＶＮＤＤを生成する部分の構成を概略的に示す図である。図１１において、内部電圧発生回路３０は、非選択電圧ＶＮＤＤが所定の電圧レベルにあるかを検出するレベル検出回路１２０と、レベル検出回路１２０の出力信号とアクティブサイクル指示信号ＥＮとに従って選択的に発振動作を行なって所定の周期のパルス信号を生成する発振回路１２２と、発振回路１２２の出力パルスに応答してチャージポンプ動作により負電圧ＶＮＤＤを生成するチャージポンプ回路１２４を含む。

レベル検出回路１２０は、検出電圧レベルが、所定の電圧レベルよりもより負の場合には、発振回路１２２の動作を停止させる信号を生成し、負電圧ＶＮＤＤが所定の電圧レベルよりも浅い負の電圧レベルの場合には、発振回路１２２を活性化する信号を生成する。

発振回路１２２は、例えばリングオシレータで構成され、アクティブサイクル指示信号ＥＮが非活性状態であり、スタンバイサイクルを示す場合には、レベル検出回路１２０の出力信号にかかわらず発振動作を停止する。アクティブサイクル指示信号ＥＮは、図５に示す制御回路５０から生成され、データの読出および書込のいずれかが指定される時に活性化される。すなわち、アクティブサイクル指示信号ＥＮは、リード／ライト信号Ｒ／Ｗに基づいて生成される読出活性化信号（ＲＥＮ）および書込活性化信号（ＷＥＮ）がともに非活性状態のときに非活性化され、一方が活性状態のときに活性化される。アクティブサイクル指示信号ＥＮが活性状態の時には、発振回路１２２は、レベル検出回路１２０の出力信号に従って発振動作が活性／非活性化される。

チャージポンプ回路１２４は、発振回路１２２から繰返し与えられるパルス信号に従ってキャパシタを利用したチャージポンプ動作を行なって負電圧を生成する。

発振回路１２２において、アクティブサイクル指示信号ＥＮに従ってスタンバイ動作時負電圧生成動作を停止させることにより、消費電流を低減することができる。

なお、内部電圧発生回路３０において、常時動作する消費電力の小さな負電圧発生回路が補助回路として用いられてもよい。スタンバイサイクル時において、消費電流の小さな電流駆動力の小さい非選択電圧生成回路を利用する。スタンバイサイクル時におけるリーク電流による非選択電圧ＶＮＤＤの電圧レベルの上昇を抑制することができる。

また、これに代えて、図１１において破線で示すように、チャージポンプ回路１２４は、スタンバイサイクル時、アクティブサイクル指示信号の非活性化に応答して、非選択電圧ＶＮＤＤとして接地電圧ＶＳＳを出力するように構成されても良い。チャージポンプ回路の出力部に接地電圧と負電圧をアクティブサイクル指示信号ＥＮに従って選択する選択回路を設ける。ただし、選択回路に対するアクティブサイクル指示信号ＥＮのＬレベルは、負電圧レベルに変換する必要がある。

スタンバイサイクル時、非選択ワード線が接地電圧レベルに維持する構成の場合、スタンバイサイクル時の負電圧ＶＮＤＤのリーク電流によるレベル変化を抑制することができる。また、スタンバイサイクル時に負電圧レベルの非選択電圧の生成停止による非選択ワード線電圧が不安定になるのを防止することができる。

以上のように、この発明の実施の形態１に従えば、メモリセルのアクセストランジスタのしきい値電圧の絶対値を、他の周辺回路の同一導電型のトランジスタのしきい値電圧の絶対値よりも小さくしている。これにより、低電源電圧下においても、安定に、メモリセルを介して書込電流を供給することができ、メモリセルサイズを増大させることなく、高速書込を実現することができる。

また、非選択ワード線の電圧レベルを、周辺回路のトランジスタのオフ状態に印加されるゲート電圧または、アクセストランジスタと同一導電型の周辺回路トランジスタのソース電圧よりも低い電圧レベルに設定している。これにより、ローＶｔｈトランジスタをアクセストランジスタとして利用しても、オフリーク電流を低減することができ、安定にデータの読出を行うことができる。

また、ワード線ドライブ回路をトリプルウェル構造の半導体領域に形成しており、他回路に対して悪影響を及ぼすことなく非選択ワード線を非選択電圧レベルに設定することができる。

［実施の形態２］
図１２は、この発明の実施の形態２に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。図１２において、磁気記憶集積回路装置２００は、第１のＭＲＡＭブロック２０２および第２のＭＲＡＭブロック２０４と、ロジック２０６とを含む。第１のＭＲＡＭブロック２０２においては、実施の形態１と同様、メモリセルのアクセストランジスタがローＶｔｈトランジスタで構成され、しきい値電圧Ｖｔｈ１を有する。その周辺回路のトランジスタはノーマルＶｔｈトランジスタで構成され、しきい値電圧Ｖｔｈ２を有する。したがって、第１のＭＲＡＭブロック２０２におけるメモリセルアレイおよび周辺回路の構成は、先の実施の形態１において説明した構成と同じである。

一方、第２のＭＲＡＭブロック２０４は、メモリセルのアクセストランジスタおよび周辺回路の同一導電型のトランジスタは、同じしきい値電圧Ｖｔｈを有し、ノーマルＶｔｈトランジスタで構成される。

ロジック２０６は、このＭＲＡＭブロック２０２および２０４に内部バス２０８を介して共通に結合され、必要なデータの書込／読出および処理を実行する。内部データバス２０８は、インターフェイス（Ｉ／Ｆ）２１０を介して外部に結合される。

図１２に示す磁気記憶集積回路装置２００は、共通の半導体チップ上に集積化される。第２のＭＲＡＭ２０４は、その内部構成は後に詳細に説明するが、データ書込時に、書込対象のメモリセル全てに対し、電流誘起磁場により論理“１”の書込を行ない、データ“０”を書込むメモリセルに対してのみ、スピン注入によりデータの書込を実行する。この第２のＭＲＡＭブロック２０４は、頻繁にデータの書換が行なわれるデータを格納する領域として利用される。第１のＭＲＡＭブロック２０２は、負電圧レベルの非選択電圧ＶＮＤＤを生成する必要があり、またワード線ドライバもレベル変換を有する機能を有する必要があり、第２のＭＲＡＭブロック２０４に比べて、その周辺回路規模が大きくなり、または消費電力も大きくなる。したがって、第２のＭＲＡＭブロック２０４を、頻繁にデータの書換を行なう領域（ロジックによるデータの加工領域、およびダウンロードデータの一時格納ファイル等）として利用する。第１のＭＲＡＭブロック２０２は、比較的に書換え回数の少ないＯＳなどのデータ／プログラムを格納する領域として利用することにより、その記憶容量を最小限に設定して、内部電圧発生回路の生成する負電圧の負荷を軽減して、消費電流を低減する。

なお、図６に示す内部電圧発生回路３０は、第１のＭＲＡＭブロック２０２に含まれてもよく、また、磁気記憶集積回路装置２００が形成される半導体チップ上に第１ＭＲＡＭブロック２０２の外部に配置されてもよい。内部電圧発生回路は、第１のＭＲＡＭブロック２０２のメモリセルアレイおよび周辺回路と同一半導体チップ上に形成されていればよい。

図１３は、図１２に示す第２のＭＲＡＭブロック２０４の全体の構成を概略的に示す図である。図１３において、第２のＭＲＡＭブロック２０４は、メモリセルアレイ２２０と、ワード線選択駆動回路２２２と、デジット線選択駆動回路２２４とを含む。メモリセルアレイ２２０においては、メモリセルＭＣが行列状に配列される。メモリセルＭＣは、ｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＡＱと、アクセストランジスタＡＱと直列に接続される可変磁気抵抗素子ＶＲを含む。アクセストランジスタＡＱは、しきい値電圧Ｖｔｈ（Ｖｔｈ２）を有するノーマルＶｔｈトランジスタで構成される。可変磁気抵抗素子ＶＲは、スピン注入および電流誘起磁場いずれによってもデータを書込むことのできる素子である。

メモリセルＭＣの列に対応してソース線およびビット線ＢＬが配設され、メモリセル行に対応してワード線ＷＬおよびデジット線ＤＬが配設される。アクセストランジスタＡＱは、その一方導通ノード（不純物領域）がソース線ＳＬに結合され、そのゲートがワード線ＷＬに結合される。可変磁気抵抗素子ＶＲと交差または重なるようにデジット線ＤＬが配設される。この可変磁気抵抗素子ＶＲは、ビット線ＢＬと電気的に接続される。

ワード線選択駆動回路２２２は、ロウアドレス信号ＲＡと読出活性化信号ＲＥＮと遅延書込活性化信号ＷＥＮＤに従って選択行のワード線を選択状態へ駆動する。デジット線選択駆動回路２２４は、ロウアドレス信号ＲＡと先行書込活性信号ＷＥＮＦとに従ってデータ書込時、選択された行のデジット線ＤＬを選択状態へ駆動する。

デジット線ＤＬは、可変磁気抵抗素子ＶＲと電磁気的に結合され、電気的には結合されていない。デジット線ＤＬを流れる電流が誘起する磁場により、可変磁気抵抗素子ＶＲの自由層の磁化方向を、データ“１”書込時と同じ状態に設定する。

第２のＭＲＡＭブロック２０４は、さらに、列系回路として、列選択信号生成回路２２６、読出回路２２８および書込回路２３０を含む。列選択信号生成回路２２６は、データの書込および読出を行うアクティブサイクル時に、列アドレス信号に従って列選択信号を生成する。読出回路２２８は、読出活性化信号ＲＥＮの活性化時活性化されて、列選択信号生成回路２２６からの列選択信号に従ってメモリセルアレイ２２０の選択列のメモリセルのデータを読出す。すなわち、この読出回路２２６は、データ読出時、選択列のソース線ＳＬおよびビット線ＢＬを入出力回路２３２に結合する。ビット線ＢＬが、接地電圧レベルにプリチャージされる場合、この読出回路２２８は、定電流源を含み、読出電流をビット線に供給する。

書込回路２３０は、遅延書込活性化信号ＷＥＮＤの活性化時活性化され、列選択信号生成回路２２６からの列選択信号と入出力回路２３２からの内部書込データとに従って選択列に対してデータ“０”を書込む。すなわち、この書込回路２３０は、活性化時、選択列のビット線に対して電流を供給し（電源電圧を供給し）、選択メモリセルにおいてビット線からソース線に向かって電流を流す。

第２のＭＲＡＭブロック２０４の内部動作は、制御回路２３４により制御される。この制御回路２３４において、外部からの動作モード指示（コマンド）ＣＭＤに従って内部の制御信号ＷＥＮＦ、ＷＥＮＤおよびＲＥＮを生成する。データ書込を指示されるとき、先ず、先行書込活性化信号ＷＥＮＦが活性化され、デジット線電流が誘起する磁場により書込対象のメモリセルにデータ“１”が書込まれる。このときには、選択行のワード線は非選択状態に維持され、また、選択列のビット線およびソース線も非選択状態に維持される。選択デジット線に対応して配置される１行のメモリセルに対してデータ“０”が並行して書込まれる。

次いで、遅延書込活性化信号ＷＥＮＤが活性化され、書込対象のメモリセルのうちデータ“０”を書込むメモリセルに対してビット線電流が供給される（ビット線を電源電圧レベルに設定し、ソース線を接地電圧レベルに維持する）。この先行書込および遅延書込により、ソース線ＳＬからビット線ＢＬへ電流が流れる書込動作は生じず、アクセストランジスタのソース電圧の上昇の問題を回避することができる。これにより、アクセストランジスタＡＱとしてノーマルＶｔｈトランジスタを利用しても、高速でデータの書込を行なうことができる。また、非選択ワード線を接地電圧レベルに維持しても、アクセストランジスタのオフリーク電流は十分に抑制することができる。

図１４は、図１３に示す第２のＭＲＡＭブロック２０４のメモリセル、ワード線選択駆動回路２２２、デジット線選択駆動回路２２４および書込回路２３０の構成の一例を示す図である。図１４においては、１つのメモリセルＭＣに関連する部分の構成を代表的に示す。

ワード線選択駆動回路２２２は、各ワード線ＷＬに対して設けられるロウデコーダ２４０と、このロウデコーダ２４０の出力信号に従ってワード線ＷＬを選択状態へ駆動するワード線ドライバ２４２とを含む。

ロウデコーダ２４０は、遅延書込活性化信号ＲＥＮＤと読出活性化信号ＲＥＮとを受けるＯＲゲート２４０ａと、このＯＲゲート２４０ａの出力信号の活性化時（Ｈレベルのとき）ロウアドレス信号ＲＡをデコードするＮＡＮＤ型デコーダ２４０ｂとを含む。ワード線ドライバ２４２は、ＮＡＮＤ型デコーダ２４０ｂの出力信号を反転するドライブインバータ２４２ａを含む。ドライブインバータ２４０ａは、レベル変換機能は要求されないため、電源電圧ＶＤＤおよび接地電圧ＶＳＳを動作電源電圧として受ける。図においては明確には示していないが、ロウデコーダ２４０も、電源電圧ＶＤＤおよび接地電圧ＶＳＳを動作電源電圧として受ける。

デジット線選択駆動回路２２４は、各デジット線に対応して設けられるデジット線デコーダ２４４と、デジット線デコーダ２４４の出力信号に従ってデジット線ＤＬへ電流を駆動するデジット線ドライバ２４６とを含む。デジット線デコーダ２４４は、先行書込活性化信号ＷＥＮＦの活性化時ロウアドレス信号ＲＡをデコードするＮＡＮＤ型デコーダ２４４ａを含む。デジット線ドライバ２４６は、ＮＡＮＤ型デコーダ２４４ａの出力信号を反転するドライブインバータ２４６ａを含む。ドライブインバータ２４６ａも、レベル変換機能は要求されないため、電源電圧ＶＤＤおよびソース電圧ＶＳＳを動作電源電圧として受ける。

同様、デジット線デコーダ２４４も、同様、電源電圧ＶＤＤおよび接地電圧ＶＳＳを動作電源電圧として受ける。デジット線ＤＬが、対向端においてセットノードに結合される。デジット線を流れる電流により誘起される磁界が、メモリセルの可変磁気抵抗素子をデータ“１”書込状態に設定することが要求され、この可変磁気抵抗素子ＶＲの固定層の磁化方向に応じて、デジット線ドライバの構成およびデジット線ＤＬの対向端の電圧が適切に定められる。ここでは、デジット線ドライバ２４６により選択行のデジット線が電源電圧ノードに結合され、デジット線ＤＬには、デジット線ドライバ２４６からワード線ドライバに向かって電流が流れる状態を一例として示す。

書込回路２３０は、ビット線ＢＬそれぞれに対応して設けられるビット線ドライバ２５０を含む。ビット線ドライバ２５０は、遅延書込活性化信号ＷＥＮＤと列選択信号ＣＳＬと書込データＤとを受けるゲート回路２５０ａと、ゲート回路２５０ａの出力信号に従ってビット線ＢＬへ電源電圧ＶＤＤを選択するｐチャネルＭＯＳトランジスタ２５０ｂとを含む。書込回路２３０においては、明確には示していないが、１行のメモリセルに対する書込データをラッチするラッチ回路が設けられており、１行の書込データの対応のラッチデータが書込データＤとしてゲート回路２５０ａへ与えられる。

ゲート回路２５０ａは、遅延書込活性化信号ＷＥＮＤと列選択信号ＣＳＬがともにＨレベルでありかつ書込データＤがＬレベル（“０”）のときに、Ｌレベルの信号を出力する。ｐチャネルＭＯＳトランジスタ２５０ｂは、ゲート回路２５０ａの出力信号がＬレベルのときに、ビット線ＢＬに電源電圧ＶＤＤを供給する。ビット線ＢＬは、スタンバイ状態時、図示しないプリチャージトランジスタにより接地電圧レベルに維持される。

第２のＭＲＡＭブロック２０４においては、ソース線からビット線に向かって書込電流を流すことは要求されないため、ソース線ＳＬは、常時、接地電圧レベルに維持される。

この図１４に示す第２ＭＲＡＭブロックにおいて、データ書込時、まず、先行書込活性化信号ＷＥＮＦが活性化される。応じて、デジット線デコーダ２４４の出力信号に従って、デジット線ドライバ２４６により選択行のデジット線ＤＬに対して電流が供給される。このデジット線ＤＬを流れる電流により磁界が誘起され、この誘起磁界により選択行のメモリセルにおいて可変磁気抵抗素子ＶＲの磁化方向が、データ“１”が書込まれた状態に設定される。このとき、書込活性化信号ＷＥＮＤがＬレベルである。従って、ＮＡＮＤ型デコーダ２４０ｂの出力信号はＨレベルであり、ワード線ＷＬは、ワード線ドライバ２４２により非選択状態のＬレベルに維持される。

また、ビット線については、ゲート回路２５０ａの出力信号がＨレベルであり、応じて、ビット線ドライバ２５０が出力ハイインピーダンス状態である。この状態においては、従って、ビット線ＢＬは、フローティング状態に維持される。このとき、図示しないプリチャージトランジスタによりビット線ＢＬは接地電圧レベルに固定されてもよい。

このデジット線ＤＬによるデータ“１”の１行のメモリセルに対する一括書込完了後、次いで、書込データＤが“０”のメモリセルに対するデータの書込が実行される。すなわち、遅延書込活性化信号ＷＥＤＮを活性化して、ロウデコーダ２４０およびワード線ドライバ２４２により、選択行のワード線ＷＬを選択状態へ駆動する。応じて、選択行のメモリセルにおいて、アクセストランジスタＡＱがオン状態となり、対応のビット線ＢＬとソース線ＳＬとの間に電流が流れる経路が形成される。このとき、先行書込活性化信号ＷＥＮＦは、Ｌレベルであり、デジット線ドライバ２４６ａの出力信号はＬレベルであり、デジット線ＤＬは接地電圧レベルに維持される。

選択列に対して設けられるビット線ドライバ２５０において、書込データＤがＬレベルであり論理“０”のときに、ＭＯＳトランジスタ２５０ｂが導通し、ビット線ＢＬに電源電圧ＶＤＤが供給される。書込データＤがＨレベルであり従って論理“１”のときには、ゲート回路２５０ａの出力信号はＨレベルであり、ビット線ＢＬは、フローティング状態（接地電圧レベル）に維持される。したがって、この状態においては、データ“０”を書込むメモリセルにおいてビット線ＢＬからソース線ＳＬに電流が流れ、可変磁気抵抗素子ＶＲに対するスピン注入により、その磁化方向がデータ“０”を記憶する状態に設定される。データ“１”を書込むメモリセルにおいては、ビット線ＢＬおよびソース線ＳＬがともに接地電圧レベルであり、書込電流は流れず、デジット線ＤＬの電流誘起磁界により書込まれた“１”を記憶する状態に維持される。

なお、ビット線ドライバ２５０において列選択信号ＣＳＬを伝達しているのは、１行のメモリセルにおいて並行してビット線ＢＬに電源電圧ＶＤＤを供給して、１行のメモリセルにおいて書込電流が流れるのを回避するためである。１行のメモリセルに対して同時に書込電流を供給しても、ピーク電流がそれほど大きくない場合には、ゲート回路２５０ａに対して列選択信号ＣＳＬは、特に供給することは要求されない。

［変更例１］
図１５は、この発明の実施の形態２に従う第２のＭＲＡＭブロックの変更例の構成を概略的に示す図である。この図１５に示す構成は、以下の点で、図１４に示す第２のＭＲＡＭブロックと構成とその構成が異なる。すなわち、ビット線ＢＬの一方端に、先行書込活性化信号ＷＥＮＦに従って導通するｎチャネルＭＯＳトランジスタ２６０が設けられる。ビット線ＢＬの他方端に、先行書込活性化信号ＷＥＮＦを受けるインバータ２６１と、インバータ２６１の出力信号に従って選択的に導通するｐチャネルＭＯＳトランジスタ２６２が設けられる。ＭＯＳトランジスタ２６０は、導通時、ビット線ＢＬの一方端を接地ノードに電気的に結合する。ＭＯＳトランジスタ２６２は、導通時、ビット線ＢＬの他方端を電源ノードに電気的に結合する。この図１５に示す第２のＭＲＡＭブロックの他の構成は、図１４に示すＭＲＡＭブロックの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１５に示す構成においては、デジット線ＤＬに電流が流れるとき、並行してビット線ＢＬにおいて、ＭＯＳトランジスタ２６２からＭＯＳトランジスタ２６０に向かって電流が流れる。したがって、ビット線ＢＬを流れる電流の誘起磁界とデジット線ＤＬを流れる電流の誘起磁界とにより、可変磁気抵抗素子ＶＲの自由層の磁化方向を設定することができる。これにより、自由層の磁化容易軸および磁化困難軸方向に、それぞれ、デジット線ＤＬを流れる電流およびビット線ＢＬを流れる電流により磁界を誘起することにより、容易に、自由層の磁化をデータ“１”に記憶する状態に設定することができる。

なお、ＭＯＳトランジスタ２６０および２６２の位置は、デジット線ＤＬの電流が誘起する磁界の方向に応じて適切に定められればよい。

この場合においても、すべてのメモリセルのアクセストランジスタＡＱおよび周辺回路のトランジスタは、ノーマルＶｔｈトランジスタで構成される。

なお、ビット線電流を１行のメモリセルに対して並行して流す場合、消費電流が大きくなるときには、ビット線を所定数の組ごとに電流を流しても良く、各ビット線の電流を流すタイミングを少しずつずらせてビット線電流を流しても良い。先行書込活性化信号ＷＥＮＦを遅延し、この遅延信号に従ってビット線の所定数単位でビット線電流を流す期間を設定することにより、ビット線電流を流す期間をずらせることができる。

［変更例２］
図１６は、この発明の実施の形態２に従う第２のＭＲＡＭの第２の変更例の構成を示す図である。この図１６に示す第２のＭＲＡＭブロックの構成は、以下の点で、図１５に示す第２のＭＲＡＭブロックの構成と異なる。すなわち、ビット線ＢＬの一方端に設けられるＭＯＳトランジスタ２６０のゲートへは、先行書込活性化信号ＷＥＮＦと列選択信号ＣＳＬを受けるＡＮＤゲート２６５の出力信号が与えられる。ビット線ＢＬの他方端に設けられるＭＯＳトランジスタ２６２のゲートへは、先行書込活性化信号ＷＥＮＦと列選択信号ＣＳＬとを受けるＮＡＮＤゲート２６７の出力信号が与えられる。この図１６に示す第２のＭＲＡＭブロックの他の構成は、図１５に示す第２のＭＲＡＭブロックの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１６に示す第２のＭＲＡＭブロックにおいて、先行書込活性化信号ＷＥＮＦの活性化に従って、選択列において、ＡＮＤゲート２６５およびＮＡＮＤゲート２６７の出力信号がそれぞれ活性化され、ＭＯＳトランジスタ２６０および２６２がオン状態となる。応じて、選択列のビット線ＢＬに、ＭＯＳトランジスタ２６２からＭＯＳトランジスタ２６０へ向かって電流が流れ、磁場が誘起される。このとき、並行して選択行のデジット線ＤＬにも電流が流れる。

この構成の場合、選択行および選択列のメモリセルにおいてのみ、デジット線ＤＬの流れる電流が誘起する磁界とビット線ＢＬを流れる電流が誘起する磁界との合成磁界により、可変磁気抵抗素子ＶＲが、データ“１”を記憶する状態に設定される。非選択列においては、ビット線ＢＬは、接地電圧レベルのフローティング状態である。この場合、デジット線ＤＬによる誘起磁界では、メモリセルＭＣにおいて可変磁気抵抗素子ＶＲの磁化方向は変化しない。したがって、多ビットデータ、たとえば４ビットまたは８ビットのデータの書込を行なうとき、４ビットまたは８ビットのデータを書込む選択列においてのみ、メモリセルをデータ“１”を記憶する状態に設定した後、書込データＤに応じてデータ“０”を選択的に書込むことができる。従って、１行のメモリセル単位ではなく、書込データのビット数単位でデータの書込を行うことができ、書込時においてシーケンシャルアクセスではなく、ランダムアクセスを実行することができる。

なお、ビット線ドライバ２５０において、書込列選択ゲートが読出列選択ゲートと別に設けられ、この書込列選択ゲートを介してビット線ＢＬが、内部データ線に結合されてもよい。この場合、内部データ線に対して設けられる書込ドライブ回路を遅延書込活性化信号に従って活性化する。書込ドライブ回路により、書込データＤが論理値“０”のときに内部データ線を電源電圧レベルに駆動し、書込データＤが論理値“１”のときには、内部データには接地電圧レベルを伝達する。これにより、選択列において、データ“０”を書込むメモリセルに対してのみ、ビット線ＢＬからソース線ＳＬへ電流を流すことができる。また、ビット線ごとにビット線ドライバを配置する必要がなくなる。

以上のように、この発明の実施の形態２に従えば、デジット線電流の誘起する磁界を利用して、複数ビットのメモリセルにデータ“１”を書込み、データ“０”の書込をスピン注入により行う構成のメモリブロックにおいては、アクセストランジスタおよび周辺トランジスタのしきい値電圧を同じとしている。これにより、非選択ワード線を負電圧レベルに駆動する回路が第２のＭＲＡＭブロックにおいては不要となり、消費電流を低減することができる。また、半導体集積回路装置において複数のＭＲＡＭブロックを配置する場合、用途に応じて、マクロとして予めライブラリ化されたＭＲＡＭを配置することにより、効率的に、用途に応じた磁気記憶集積回路装置を実現することができる。

［実施の形態３］
図１７は、この発明の実施の形態３に従う磁気記憶装置のメモリセルの構成を概略的に示す図である。この図１７に示すメモリセルＭＣにおいては、アクセストランジスタＡＱＰとして、ｐチャネルＭＯＳトランジスタが用いられる。このアクセストランジスタＡＱＰと可変磁気抵抗素子ＶＲが直列に接続される。

このアクセストランジスタＡＱＰとして、ローＶｔｈトランジスタを利用し、そのしきい値電圧の絶対値は、他の周辺回路のｐチャネルＭＯＳトランジスタのしきい値電圧の絶対値よりも小さくする。

ｐチャネルＭＯＳトランジスタにおいては、ソースノードは、高電位の導通ノードである。動作時、選択行のワード線ＷＬが接地電圧ＶＳＳレベルに駆動される。ソース線ＳＬからビット線ＢＬに電流を流す場合には、ソース線ＳＬは電源電圧ＶＤＤレベルであり、このアクセストランジスタＡＱＰは、ゲート−ソース間電圧は充分な大きさであり、大きな電流駆動力で、可変磁気抵抗素子ＶＲに書込電流を供給する。

一方、ビット線ＢＬからソース線ＳＬに電流を流す場合、ビット線ＢＬが電源電圧ＶＤＤレベル、ソース線ＳＬが、接地電圧ＶＳＳレベルである。この状態においては、可変磁気抵抗素子ＶＲの電圧降下により、ノードＳＰの電圧レベルが電源電圧ＶＤＤよりも低下する。応じて、ワード線ＷＬが接地電圧レベルであっても、アクセストランジスタＡＱＰのゲート−ソース間電圧の絶対値が小さくなり、このアクセストランジスタＡＱＰの電流駆動力が小さくなる可能性がある。この場合、アクセストランジスタＡＱＰとして、ローＶｔｈトランジスタを利用することにより、ノードＳＰの電圧レベルが低下した場合においても正確に、大きな電流を駆動することができ、正確にデータの書込を行なうことができる。

アクセストランジスタＡＱＰがローＶｔｈトランジスタであるため、ワード線ＷＬは非選択状態時、電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＤＤの電圧レベルに維持される。これにより、アクセストランジスタＡＱＰにおけるオフリーク電流を低減でき、データ読出時における、半選択状態のメモリセルＭＣを介してリーク電流が流れ、リードディスターバンスが生じるのを防止することができる。

この図１７に示すメモリセルＭＣの構成の場合、データ“１”を記憶するとき、ソース線ＳＬからビット線ＢＬに電流を流す場合には、先の実施の形態１および２と同様の周辺回路を利用することができる。ただし、ワード線ドライバにおいては、非選択電圧が昇圧電圧ＶＰＤＤとなるため、内部電圧発生回路は、負電圧ＶＮＤＤに代えて電源電圧ＶＤＤよりも高い昇圧電圧を供給する。したがって、図８に示すワード線ドライブ回路７０において、ワード線ドライバに、接地電圧ＶＳＳと昇圧電圧（非選択電圧）ＶＰＤＤとを与え、ラッチトランジスタにより、このワード線ドライバの入力を、昇圧電圧ＶＰＤＤレベルに駆動する。デカップルトランジスタは、ＮチャネルＭＯＳトランジスタで構成し、そのゲートに電源電圧ＶＤＤを与える。

また、実施の形態２に示す第２のＭＲＡＭブロックにおいても、メモリセルのアクセストランジスタとして、ｐチャネルＭＯＳトランジスタが利用される場合、デジット線ＤＬに流れる電流が誘起する磁界の方向は、可変磁気抵抗素子ＶＲが、ビット線ＢＬからソース線ＳＬを流れる電流によりスピン注入される状態（データ“０”記憶状態）と同じ状態に設定する方向に設定する。

したがって、この第２のＭＲＡＭブロックにおいては、図１６に示すビット線ドライバ２５０をソース線に対して設け、データＤに代えてその反転データＺＤを与える。第２のＭＲＡＭブロックにおいてビット線駆動回路は、特に設ける必要がない。ビット線プリチャージトランジスタにより、データ書込時にその電圧レベルを接地電圧レベルに設定し、データ読出時にはフローティング状態に設定することができる。ビット線電流誘起磁界を利用する場合には、実施の形態２の変更例において示した構成を利用することができる（図１５、図１６参照）。これにより、データ“１”の書込時において、ソース線ＳＬからビット線に対して電流を流すことができる。このソース線駆動回路を利用することにより、デジット線誘起電流により可変磁気抵抗素子ＶＲをデータ“０”を記憶した状態に設定した後に、データ“１”を書込むことができる。

以上のように、この発明の実施の形態３に従えば、メモリセルのアクセストランジスタとして、ｐチャネルＭＯＳトランジスタが利用される場合においても、ローＶｔｈトランジスタをアクセストランジスタとして利用しており、低電源電圧下においても、大きな駆動力を持って書込電流を駆動することができ、正確かつ高速の書込を実現することができる。

なお、先の実施の形態１および２においては、ビット線およびソース線は互いに平行に配列されている。しかしながら、ソース線ＳＬおよびビット線ＢＬは、互いに直交する方向に配設されてもよい。

また、ＭＲＡＭとしては、スピン注入により磁気抵抗素子の磁化方向を設定するメモリであれば良く、データ書込ごとに記憶データが反転するトグルＭＲＡＭであっても良く、、また、スピントルクトランスファーＲＡＭであっても良い。

この発明に係る磁気記憶集積回路装置は、一般に、スピン注入を利用してデータを記憶するメモリセルに対して適用することができる。この磁気記憶集積回路装置は、システム・オン・チップ（ＳＯＣ）のように、ロジックなどと同一半導体チップ上に集積化されてもよい。また、第１のＭＲＡＭブロックは、記憶装置単体として利用されてもよい。この発明に従えば、低電源電圧下においても、メモリセルアレイサイズを増大させることなく、高速にデータの書込を行なう磁気記憶装置を実現することができる。

この発明に従う磁気記憶集積回路装置の要部の構成を概略的に示す図である。 図１に示すメモリセルの可変磁気抵抗素子の断面構造を概略的に示す図である。 図２に示すメモリセルを流れる電流を模式的に示す図である。 メモリセルトランジスタを流れる電流とそのソース電圧との関係を示す図である。 この発明の実施の形態１に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。 図５に示すメモリセルアレイの平面レイアウトを概略的に示す図である。 図６に示す線Ｌ７−Ｌ７に沿った断面構造を概略的に示す図である。 図５に示す磁気記憶集積回路装置の要部の構成の具体例の一例を示す図である。 図８に示す回路の断面構造を概略的に示す図である。 図９に示す断面構造の変更例を示す図である。 図５に示す内部電圧発生回路の構成を概略的に示す図である。 この発明の実施の形態２に従う磁気記憶集積回路装置の全体の構成を概略的に示す図である。 図１２に示す第２のＭＲＡＭブロックの構成を概略的に示す図である。 図１３に示す第２のＭＲＡＭブロックの要部の構成の具体例を示す図である。 図１３に示す第２のＭＲＡＭブロックの第１の変更例の構成を示す図である。 図１３に示す第２のＭＲＡＭブロックの第２の変更例を示す図である。 この発明の実施の形態３に従う磁気記憶集積回路装置のメモリセルの構成を示す図である。

符号の説明

１ メモリセルアレイ、２ セル選択回路、４ データ書込／読出回路、ＭＣ メモリセル、ＶＲ 可変磁気抵抗素子、ＡＴ アクセストランジスタ、２０ 行選択回路、２２ 列選択信号生成回路、２４ 読出列選択回路、３０ 内部電圧発生回路、４０ ソース線駆動回路、４２ ソース線電圧設定回路、４４ ビット線駆動回路、４６ ビット線電圧設定回路、４８ 読出回路、５０ 制御回路、７０ ワード線ドライブ回路、７２ ワード線ドライバ、８０ ソース線駆動電圧生成回路、８２ ソース線ドライバ、９０ ビット線駆動電圧生成回路、９２ ビット線ドライバ、１０２，１０８ Ｐウェル、１０４ ディープＮウェル、１１０ Ｐウェル、１０６ Ｎウェル、１１２ ディープＮウェル、２００ 磁気記憶集積回路装置、２０２ 第１のＭＲＡＭブロック、２０４ 第２のＭＲＡＭブロック、２２０ メモリセルアレイ、２２２ ワード線選択駆動回路、２２４ デジット線選択駆動回路、２２６ 列選択信号生成回路、２２８ 読出回路、２３０ 書込回路、２３２ 入出力回路、２３４ 制御回路、２５０ ビット線ドライバ、２４２ ワード線ドライバ、２４６ デジット線ドライバ、２６０ ｎチャネルＭＯＳトランジスタ、２６２ ｐチャネルＭＯＳトランジスタ、ＡＱＰ アクセストランジスタ。

Claims (9)

1. 行列状に配列され、各々が、記憶データに応じて抵抗値が設定される可変磁気抵抗素子と、前記可変磁気抵抗素子と直列に接続される第１のしきい値電圧を有する第１導電型の第１のトランジスタとを有する複数のメモリセル、および
   前記第１のしきい値電圧よりも絶対値の大きな第２のしきい値電圧を有する前記第１導電型の第２のトランジスタを構成要素して含み、前記複数のメモリセルの選択および選択メモリセルに対するデータの書込および読出を行なう周辺回路を備え、前記周辺回路は、データ書込時、選択メモリセルを介して流れる電流の方向を書込データに応じて設定する、磁気記憶集積回路装置。
2. 前記磁気記憶集積回路装置は、さらに、各メモリセル行に対応して配置され、各々に対応の行のメモリセルの第１のトランジスタの制御電力に接続される複数のワード線を備え、
   前記第１および第２のトランジスタは、絶縁ゲート型電界効果トランジスタであり、前記第１のトランジスタのゲート電極が前記制御電極として対応のワード線に接続され、
   前記周辺回路は、
   アドレス信号に従って、非選択の行に対応して配置されるワード線に対して前記第１のトランジスタを前記第２のトランジスタのオフ状態よりも深いオフ状態に設定する非選択電圧を伝達するワード線選択駆動回路を含む、請求項１記載の磁気記憶集積回路装置。
3. 前記ワード線選択駆動開路に含まれる第２のトランジスタは、第１導電型の第１のウェルと前記第１のウェル表面に形成される第２導電型の第２のウェルを有するトリプルウェル構造の領域の前記第２ウェル表面に形成され、前記第２のウェルは、前記第１のウェルにより、少なくとも前記メモリセルの第１のトランジスタの形成領域と電気的に分離される、請求項２記載の磁気記憶集積回路装置。
4. 前記第１のトランジスタは、前記第２のトランジスタと同様のトリプルウェル構造の半導体領域に形成される、請求項３記載の磁気記憶集積回路装置。
5. 前記第１および第２のトランジスタは、絶縁ゲート型電界効果トランジスタであり、
   前記ワード線選択駆動回路は、前記メモリセルに対するアクセスを待つスタンバイ状態時に、前記非選択電圧として前記第２のトランジスタのソース電圧と同じ電圧レベルの電圧を前記ワード線に伝達する、請求項２記載の磁気記憶集積回路装置。
6. 行列状に配列され、各々が、記憶データに応じて抵抗値が設定される可変磁気抵抗素子と、前記可変磁気抵抗素子と直列に接続される第１導電型の第３のトランジスタを有する複数のメモリセルを含むメモリブロックアレイと、
   前記メモリブロックアレイに対して設けられ、選択メモリセルを含む複数のメモリセルに対して外部磁場を印加して前記メモリセルの可変磁気抵抗素子の抵抗状態を、第１の抵抗状態に設定する補助回路と、
   前記メモリブロックアレイに対して設けられ、アドレス信号および書込データに従って、選択メモリセルに対し可変磁気抵抗素子を前記第１の抵抗状態と異なる第２の抵抗状態となるように選択的に電流を流す書込回路をさらに備え、前記第３のトランジスタと前記補助回路および書込回路に含まれる前記第３のトランジスタと同一導電型のトランジスタは、同じしきい値電圧を有する、請求項１記載の磁気記憶集積回路装置。
7. 前記メモリブロックアレイは、各前記メモリセル行に対応して配置されるデジット線を備え、
   前記補助回路は、アドレス指定された行に対応するデジット線に電流を流すデジット線選択駆動回路をさらに備える、請求項６記載の磁気記憶集積回路装置。
8. 前記第３のトランジスタは、ｎチャネルトランジスタであり、
   前記可変磁気抵抗素子は、前記第３のトランジスタから電流を供給されると前記第１の抵抗状態に設定される、請求項６記載の磁気記憶集積回路装置。
9. 前記第３のトランジスタは絶縁ゲート型電界効果トランジスタであり、前記可変抵抗素子は、書込時、前記可変抵抗素子の電圧降下により前記第３のトランジスタのソースノードの電圧が変化する方向に電流が流れると前記第１の抵抗状態に設定される、請求項６記載の磁気記憶集積回路装置。

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