JP2011510424A - メモリ装置読み出し動作の間にワード線に負電圧を選択的に加えるシステムおよび方法 - Google Patents
メモリ装置読み出し動作の間にワード線に負電圧を選択的に加えるシステムおよび方法 Download PDFInfo
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Abstract
【選択図】図1
Description
604に移って、正電圧は、メモリアレイの選択メモリセルにつながれた選択ワード線に加えられる。606に続いて、負電圧は、メモリアレイにつながれた非選択ワード線に加えられる。特定の実施形態では、正電圧と負電圧は、図1の中で説明されたワード線ロジック回路110、図2の中で説明された制御ロジック回路24、または図4の中で説明された制御ロジック回路440のような、ワード線ロジック回路によって決定される。特定の実施形態では、負電圧を加えることは、非選択ワード線につながれたメモリセルからのリーク電流の減少により、選択メモリセルの読み出しマージンを向上させる。
Claims (25)
- 磁気トンネル接合(MTJ)装置を含むメモリアレイからデータを読み出す方法であって、前記方法は、
複数のメモリセルを含むメモリアレイにつながれたビット線に読み出し信号を加えることと、前記複数のメモリセルの各々は磁気トンネル接合(MTJ)装置を具備する、
前記メモリアレイの選択メモリセルにつながれた選択ワード線に正電圧を加えることと、
前記メモリアレイにつながれた非選択ワード線に負電圧を加えることと、
を具備する。 - 各MTJ装置は、自由層、固定層およびトンネル障壁を含む、請求項1の方法。
- 前記負電圧を加えることは、前記非選択ワード線につながれたメモリセルからのリーク電流の減少により、前記選択メモリセルの読み出しマージンを向上させる、請求項1の方法。
- スタンバイ状態中に前記ワード線の各々に前記負電圧を加えること、をさらに具備する、請求項1の方法。
- 前記読み出し信号は、読み出し電流または読み出し電圧を含む、請求項1の方法。
- メモリセルアレイと、前記メモリセルアレイ中の各メモリセルは磁気トンネル接合(MTJ)装置を具備する、
前記メモリセルアレイにつながれた複数のビット線と、
前記メモリセルアレイにつながれた複数のワード線と、
前記複数のビット線につながれ、前記メモリセルアレイの選択メモリセルにつながれた前記複数のビット線のうちの1つに読み出し信号を加えるように構成されたビット線ロジック回路と、
前記複数のワード線につながれ、前記複数のワード線の選択ワード線に正電圧を選択的に加えるように構成されたワード線ロジック回路と、前記選択ワード線は前記選択メモリセルにつながれる、前記ワード線ロジック回路は前記メモリアレイにつながれた非選択ワード線に負電圧を加える、前記非選択ワード線は前記選択ワード線以外の前記複数のワード線の各々を含む、
を具備するメモリ装置。 - 複数のワード線につながれ、磁気トンネル接合(MTJ)装置を具備する選択メモリセルにつながれた選択ワード線に正電圧を選択的に加えるようにかつ非選択ワード線に負電圧を加えるように構成されたワード線ロジック回路と、
を具備するメモリ装置。 - 前記非選択ワード線に前記負電圧を加えるように構成された負電圧ソースをさらに具備する、請求項7のメモリ装置。
- 前記ワード線ロジック回路は、前記非選択ワード線に前記負電圧ソースを選択的につなぐ、請求項8のメモリ装置。
- メモリセルアレイをさらに具備し、前記メモリセルアレイ中の各メモリセルはMTJ装置を具備する、請求項8のメモリ装置。
- メモリセルアレイと、前記メモリセルアレイ中の各メモリセルはMTJ装置を具備する、前記複数のワード線は前記メモリセルアレイにつながれる、
前記メモリセルアレイにつながれた複数のビット線と、
前記複数のビット線につながれ、前記メモリセルアレイの選択メモリセルにつながれた前記複数のビット線のうちの1つに読み出し信号を加えるように構成されたビット線ロジック回路と、
をさらに具備する、請求項7のメモリ装置。 - 前記非選択ワード線は、前記選択ワード線以外の前記複数のワード線の少なくとも1つを含む、請求項11のメモリ装置。
- 各MTJ装置は、自由層、固定層およびトンネル障壁を具備する、請求項12のメモリ装置。
- 前記負電圧を加えることは、前記選択メモリセルの読み出しマージンを向上させる、請求項7のメモリ装置。
- 前記負電圧は、スタンバイ状態中に前記複数のワード線の各々に加えられる、請求項7のメモリ装置。
- 前記負電圧は、前記非選択メモリセルからのリーク電流を減少するのに十分である、請求項7のメモリ装置。
- 前記負電圧は、読み出し動作の間、前記非選択ワード線に加えられるが、前記選択ワード線に加えられない、請求項7のメモリ装置。
- 前記MTJ装置は、スピントランスファトルクランダムアクセスメモリ(STT−RAM)装置のビットセル内に配置される、請求項7のメモリ装置。
- 前記ビットセルにつながれた電流センスアンプをさらに具備する、請求項18のメモリ装置。
- 前記負電圧は、0.5ボルト未満である、請求項7のメモリ装置。
- 前記負電圧は、約0.2ボルトである、請求項20のメモリ装置。
- 複数のメモリセルを含むメモリアレイにつながれたビット線に読み出し信号を加えるための手段と、前記複数のメモリセルの各々は磁気トンネル接合(MTJ)装置を具備する、
前記メモリアレイの選択メモリセルにつながれた選択ワード線に正電圧を加えるための手段と、
前記メモリアレイにつながれた少なくとも1つの非選択ワード線に負電圧を加えるための手段と、
を具備するメモリ装置。 - 前記負電圧を加えるための前記手段につながれた負電圧ソースをさらに具備する、請求項22のメモリ装置。
- プロセッサと、
前記プロセッサにつながれたメモリ装置と、前記メモリ装置は複数のワード線につながれたワード線ロジック回路を含む、前記ワード線ロジック回路は磁気トンネル接合(MTJ)装置を具備する選択メモリセルにつながれた選択ワード線に選択的に正電圧を加えるようにかつ非選択ワード線に負電圧を加えるように構成される、
を具備する無線装置。 - 前記メモリ装置は、スピントランスファトルクランダムアクセスメモリ(STT−RAM)装置を含む、請求項24のメモリ装置。
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