JP2003331575A - 高速ランダムアクセス可能な不揮発性メモリの制御回路 - Google Patents
高速ランダムアクセス可能な不揮発性メモリの制御回路Info
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Abstract
(57)【要約】
【課題】 高速ランダムアクセス可能な不揮発性メモリ
をＲＯＭ的に使用し、またＲＡＭ的に使用する場合に現
状のＲＯＭやＲＡＭの優位性を持たせること。 【解決手段】 電流源と、書込ワード線２に書き込み時
に電流が供給される状態にする書込モードと書込ワード
線２に常時電流が流れない状態にする通常モードとを選
択するＲＯＭＣＮＴと、不揮発性メモリとしての使用時
では電流源から書込ワード線２に常時電流が供給できる
状態に設定し、ＲＯＭとしての使用時では電流源の制御
をＲＯＭＣＮＴに委ねるＳＷ４７，ＳＷ５０と、ＲＯＭ
としての使用時に任意メモリ領域において書込ワード線
２およびビット線に流す電流を制御し書き込みを実行す
るＲＯＭＷＲと、書込ワード線２およびビット線への電
流供給制御を不揮発性メモリとしての使用時ではＭＲＡ
ＭＣＮＴに委ね、ＲＯＭとしての使用時ではＲＯＭＷＲ
に委ねるＳＷ４８，４９，５１，５２とを備える。
をＲＯＭ的に使用し、またＲＡＭ的に使用する場合に現
状のＲＯＭやＲＡＭの優位性を持たせること。 【解決手段】 電流源と、書込ワード線２に書き込み時
に電流が供給される状態にする書込モードと書込ワード
線２に常時電流が流れない状態にする通常モードとを選
択するＲＯＭＣＮＴと、不揮発性メモリとしての使用時
では電流源から書込ワード線２に常時電流が供給できる
状態に設定し、ＲＯＭとしての使用時では電流源の制御
をＲＯＭＣＮＴに委ねるＳＷ４７，ＳＷ５０と、ＲＯＭ
としての使用時に任意メモリ領域において書込ワード線
２およびビット線に流す電流を制御し書き込みを実行す
るＲＯＭＷＲと、書込ワード線２およびビット線への電
流供給制御を不揮発性メモリとしての使用時ではＭＲＡ
ＭＣＮＴに委ね、ＲＯＭとしての使用時ではＲＯＭＷＲ
に委ねるＳＷ４８，４９，５１，５２とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＭＲＡＭ
(Magnetic Random Access Memory)のような高速ランダ
ムアクセス可能な不揮発性メモリの制御回路に関するも
のである。
(Magnetic Random Access Memory)のような高速ランダ
ムアクセス可能な不揮発性メモリの制御回路に関するも
のである。
【０００２】
【従来の技術】新しい半導体メモリであるＭＲＡＭは、
不揮発性、低電圧駆動、非破壊読み出し、５ｎｓ以上の
早い書き込み、書き込み回数が１０15以上であるなど、
今現在存在する半導体メモリに対して多くの点で優れた
特徴を持っている。したがって、現在使用されているＲ
ＯＭやＲＡＭをＭＲＡＭに置き換えることが可能であ
る。
不揮発性、低電圧駆動、非破壊読み出し、５ｎｓ以上の
早い書き込み、書き込み回数が１０15以上であるなど、
今現在存在する半導体メモリに対して多くの点で優れた
特徴を持っている。したがって、現在使用されているＲ
ＯＭやＲＡＭをＭＲＡＭに置き換えることが可能であ
る。
【０００３】
【発明が解決しようとする課題】しかし、ＭＲＡＭをそ
のままＲＯＭとして使用した場合には、プログラムの暴
走などで書き換えられるおそれがある。また、ＲＡＭと
して使用した場合には、電源オフ時でもデータが残るの
で、容易に内容が他人に見られてしまうおそれがある。
このように、ＭＲＡＭには、ＲＯＭやＲＡＭとして使用
した場合にセキュリティの点で脆さを併せ持っている。
のままＲＯＭとして使用した場合には、プログラムの暴
走などで書き換えられるおそれがある。また、ＲＡＭと
して使用した場合には、電源オフ時でもデータが残るの
で、容易に内容が他人に見られてしまうおそれがある。
このように、ＭＲＡＭには、ＲＯＭやＲＡＭとして使用
した場合にセキュリティの点で脆さを併せ持っている。
【０００４】この発明は、上記に鑑みてなされたもの
で、高速ランダムアクセス可能な不揮発性メモリをＲＯ
Ｍ的に使用し、またＲＡＭ的に使用する場合に現状のＲ
ＯＭやＲＡＭの優位性を持たせることができる高速ラン
ダムアクセス可能な不揮発性メモリの制御回路を得るこ
とを目的とする。
で、高速ランダムアクセス可能な不揮発性メモリをＲＯ
Ｍ的に使用し、またＲＡＭ的に使用する場合に現状のＲ
ＯＭやＲＡＭの優位性を持たせることができる高速ラン
ダムアクセス可能な不揮発性メモリの制御回路を得るこ
とを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明にかかる高速ランダムアクセス可能な不揮
発性メモリの制御回路は、ビット線には一方向の電流を
流し、書込ワード線には流す電流の向きを変えること
で、選択したメモリセルへのビット情報の書き込みを実
行するメモリ書込制御回路を備える高速ランダムアクセ
ス可能な不揮発性メモリにおいて、前記書込ワード線に
書き込み時に電流が供給される状態にする書込モードと
前記書込ワード線に常時電流が流れない状態にする通常
モードとを選択するＲＯＭ制御回路と、電流源と、不揮
発性メモリとしての使用時では前記電流源から前記書込
ワード線に常時電流が供給できる状態に設定し、ＲＯＭ
としての使用時では前記電流源の制御を前記ＲＯＭ制御
回路に委ねる第１セレクタと、ＲＯＭとしての使用時に
任意メモリ領域において前記書込ワード線およびビット
線に流す電流を制御し書き込みを実行するＲＯＭ書込制
御回路と、前記書込ワード線およびビット線への電流供
給制御を、不揮発性メモリとしての使用時では前記メモ
リ書込制御回路に委ね、ＲＯＭとしての使用時では前記
ＲＯＭ書込制御回路に委ねる第２セレクタとを備えたこ
とを特徴とする。
に、この発明にかかる高速ランダムアクセス可能な不揮
発性メモリの制御回路は、ビット線には一方向の電流を
流し、書込ワード線には流す電流の向きを変えること
で、選択したメモリセルへのビット情報の書き込みを実
行するメモリ書込制御回路を備える高速ランダムアクセ
ス可能な不揮発性メモリにおいて、前記書込ワード線に
書き込み時に電流が供給される状態にする書込モードと
前記書込ワード線に常時電流が流れない状態にする通常
モードとを選択するＲＯＭ制御回路と、電流源と、不揮
発性メモリとしての使用時では前記電流源から前記書込
ワード線に常時電流が供給できる状態に設定し、ＲＯＭ
としての使用時では前記電流源の制御を前記ＲＯＭ制御
回路に委ねる第１セレクタと、ＲＯＭとしての使用時に
任意メモリ領域において前記書込ワード線およびビット
線に流す電流を制御し書き込みを実行するＲＯＭ書込制
御回路と、前記書込ワード線およびビット線への電流供
給制御を、不揮発性メモリとしての使用時では前記メモ
リ書込制御回路に委ね、ＲＯＭとしての使用時では前記
ＲＯＭ書込制御回路に委ねる第２セレクタとを備えたこ
とを特徴とする。
【０００６】この発明によれば、ビット線には一方向の
電流を流し、書込ワード線には流す電流の向きを変える
ことで、選択したメモリセルへのビット情報の書き込み
を実行するメモリ書込制御回路を備える高速ランダムア
クセス可能な不揮発性メモリにおいて、不揮発性メモリ
としての使用時では、第１セレクタが、電流源から前記
書込ワード線に常時電流が供給できる状態に設定する。
また、第２セレクタが、前記書込ワード線およびビット
線への電流供給制御を前記メモリ書込制御回路に委ね
る。その結果、メモリ書込制御回路による不揮発性メモ
リとしての書き込みが実行される。一方、ＲＯＭとして
の使用時では、第１セレクタが、前記電流源の制御をＲ
ＯＭ制御回路に委ねる。また第２セレクタが、前記書込
ワード線およびビット線への電流供給制御をＲＯＭ書込
制御回路に委ねる。そこで、ＲＯＭ制御回路が、前記書
込ワード線に書き込み時に電流が供給される状態にする
書込モードを選択すると、ＲＯＭ書込制御回路が任意メ
モリ領域において前記書込ワード線およびビット線に流
す電流を制御しＲＯＭとしての書き込みを実行する。一
方、ＲＯＭ制御回路が、前記書込ワード線に常時電流が
流れない状態にする通常モードを選択すると、ＲＯＭと
して使用する任意メモリ領域が書き換え不能に保持され
る。書込ワード線に電流が流れなくとも読み出しには影
響を与えないので、通常のＲＯＭとしての使用が確保さ
れる。
電流を流し、書込ワード線には流す電流の向きを変える
ことで、選択したメモリセルへのビット情報の書き込み
を実行するメモリ書込制御回路を備える高速ランダムア
クセス可能な不揮発性メモリにおいて、不揮発性メモリ
としての使用時では、第１セレクタが、電流源から前記
書込ワード線に常時電流が供給できる状態に設定する。
また、第２セレクタが、前記書込ワード線およびビット
線への電流供給制御を前記メモリ書込制御回路に委ね
る。その結果、メモリ書込制御回路による不揮発性メモ
リとしての書き込みが実行される。一方、ＲＯＭとして
の使用時では、第１セレクタが、前記電流源の制御をＲ
ＯＭ制御回路に委ねる。また第２セレクタが、前記書込
ワード線およびビット線への電流供給制御をＲＯＭ書込
制御回路に委ねる。そこで、ＲＯＭ制御回路が、前記書
込ワード線に書き込み時に電流が供給される状態にする
書込モードを選択すると、ＲＯＭ書込制御回路が任意メ
モリ領域において前記書込ワード線およびビット線に流
す電流を制御しＲＯＭとしての書き込みを実行する。一
方、ＲＯＭ制御回路が、前記書込ワード線に常時電流が
流れない状態にする通常モードを選択すると、ＲＯＭと
して使用する任意メモリ領域が書き換え不能に保持され
る。書込ワード線に電流が流れなくとも読み出しには影
響を与えないので、通常のＲＯＭとしての使用が確保さ
れる。
【０００７】つぎの発明にかかる高速ランダムアクセス
可能な不揮発性メモリの制御回路は、ビット線には一方
向の電流を流し、書込ワード線には流す電流の向きを変
えることで、選択したメモリセルへのビット情報の書き
込みを実行するメモリ書込制御回路を備える高速ランダ
ムアクセス可能な不揮発性メモリにおいて、ＲＡＭとし
ての使用時に、トリガが入力されるまでは、ＲＡＭとし
て使用する任意メモリ領域における前記書込ワード線お
よびビット線への電流供給制御を前記メモリ書込制御回
路に委ね、トリガが入力されると、ＲＡＭとして使用す
る前記任意メモリ領域における全ての前記書込ワード線
およびビット線に同一方向の電流が流れるように切り換
えるセレクタを備えたことを特徴とする。
可能な不揮発性メモリの制御回路は、ビット線には一方
向の電流を流し、書込ワード線には流す電流の向きを変
えることで、選択したメモリセルへのビット情報の書き
込みを実行するメモリ書込制御回路を備える高速ランダ
ムアクセス可能な不揮発性メモリにおいて、ＲＡＭとし
ての使用時に、トリガが入力されるまでは、ＲＡＭとし
て使用する任意メモリ領域における前記書込ワード線お
よびビット線への電流供給制御を前記メモリ書込制御回
路に委ね、トリガが入力されると、ＲＡＭとして使用す
る前記任意メモリ領域における全ての前記書込ワード線
およびビット線に同一方向の電流が流れるように切り換
えるセレクタを備えたことを特徴とする。
【０００８】この発明によれば、ビット線には一方向の
電流を流し、書込ワード線には流す電流の向きを変える
ことで、選択したメモリセルへのビット情報の書き込み
を実行するメモリ書込制御回路を備える高速ランダムア
クセス可能な不揮発性メモリにおいて、ＲＡＭとしての
使用時では、セレクタが、トリガが入力されるまでは、
前記メモリ書込制御回路にＲＡＭとして使用する任意メ
モリ領域における前記書込ワード線およびビット線への
電流供給制御を行わせ、トリガが入力されると、ＲＡＭ
として使用する前記任意メモリ領域における全ての前記
書込ワード線およびビット線に同一方向の電流が流れる
ように切り換える。その結果、ＲＡＭとして使用する前
記任意メモリ領域に全て“１”または全て“０”が書き
込まれる。
電流を流し、書込ワード線には流す電流の向きを変える
ことで、選択したメモリセルへのビット情報の書き込み
を実行するメモリ書込制御回路を備える高速ランダムア
クセス可能な不揮発性メモリにおいて、ＲＡＭとしての
使用時では、セレクタが、トリガが入力されるまでは、
前記メモリ書込制御回路にＲＡＭとして使用する任意メ
モリ領域における前記書込ワード線およびビット線への
電流供給制御を行わせ、トリガが入力されると、ＲＡＭ
として使用する前記任意メモリ領域における全ての前記
書込ワード線およびビット線に同一方向の電流が流れる
ように切り換える。その結果、ＲＡＭとして使用する前
記任意メモリ領域に全て“１”または全て“０”が書き
込まれる。
【０００９】つぎの発明にかかる高速ランダムアクセス
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記第２セレクタは、前記書込ワード線およびビッ
ト線への電流供給制御を、不揮発性メモリとしての使用
時では前記メモリ書込制御回路に委ね、ＲＯＭとしての
使用時では前記ＲＯＭ書込制御回路に委ね、かつＲＡＭ
としての使用時では、トリガが入力されるまでは、ＲＡ
Ｍとして使用する任意メモリ領域における前記書込ワー
ド線およびビット線への電流供給制御を前記メモリ書込
制御回路に委ね、トリガが入力されると、ＲＡＭとして
使用する前記任意メモリ領域における全ての前記書込ワ
ード線およびビット線に同一方向の電流が流れるように
切り換える手段を備えたことを特徴とする。
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記第２セレクタは、前記書込ワード線およびビッ
ト線への電流供給制御を、不揮発性メモリとしての使用
時では前記メモリ書込制御回路に委ね、ＲＯＭとしての
使用時では前記ＲＯＭ書込制御回路に委ね、かつＲＡＭ
としての使用時では、トリガが入力されるまでは、ＲＡ
Ｍとして使用する任意メモリ領域における前記書込ワー
ド線およびビット線への電流供給制御を前記メモリ書込
制御回路に委ね、トリガが入力されると、ＲＡＭとして
使用する前記任意メモリ領域における全ての前記書込ワ
ード線およびビット線に同一方向の電流が流れるように
切り換える手段を備えたことを特徴とする。
【００１０】この発明によれば、上記の発明において、
不揮発性メモリとしての使用時では、第２セレクタが、
前記書込ワード線およびビット線への電流供給制御を前
記メモリ書込制御回路に委ねる。また、ＲＯＭとしての
使用時では、第２セレクタが、前記書込ワード線および
ビット線への電流供給制御をＲＯＭ書込制御回路に委ね
る。そして、前記第２セレクタは、ＲＡＭとしての使用
時では、トリガが入力されるまでは、前記メモリ書込制
御回路にＲＡＭとして使用する任意メモリ領域における
前記書込ワード線およびビット線への電流供給制御を行
わせ、トリガが入力されると、ＲＡＭとして使用する前
記任意メモリ領域における全ての前記書込ワード線およ
びビット線に同一方向の電流が流れるように切り換え
る。その結果、ＲＡＭとして使用する前記任意メモリ領
域に全て“１”または全て“０”が書き込まれる。
不揮発性メモリとしての使用時では、第２セレクタが、
前記書込ワード線およびビット線への電流供給制御を前
記メモリ書込制御回路に委ねる。また、ＲＯＭとしての
使用時では、第２セレクタが、前記書込ワード線および
ビット線への電流供給制御をＲＯＭ書込制御回路に委ね
る。そして、前記第２セレクタは、ＲＡＭとしての使用
時では、トリガが入力されるまでは、前記メモリ書込制
御回路にＲＡＭとして使用する任意メモリ領域における
前記書込ワード線およびビット線への電流供給制御を行
わせ、トリガが入力されると、ＲＡＭとして使用する前
記任意メモリ領域における全ての前記書込ワード線およ
びビット線に同一方向の電流が流れるように切り換え
る。その結果、ＲＡＭとして使用する前記任意メモリ領
域に全て“１”または全て“０”が書き込まれる。
【００１１】つぎの発明にかかる高速ランダムアクセス
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記ＲＯＭ書込制御回路は、特定のコマンドが入力
されたときにＲＯＭとして使用する任意メモリ領域に書
き込みを実行する手段を備えたことを特徴とする。
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記ＲＯＭ書込制御回路は、特定のコマンドが入力
されたときにＲＯＭとして使用する任意メモリ領域に書
き込みを実行する手段を備えたことを特徴とする。
【００１２】この発明によれば、上記の発明において、
前記ＲＯＭ書込制御回路では、特定のコマンドが入力さ
れたときにＲＯＭとして使用する任意メモリ領域に書き
込みが実行される。
前記ＲＯＭ書込制御回路では、特定のコマンドが入力さ
れたときにＲＯＭとして使用する任意メモリ領域に書き
込みが実行される。
【００１３】つぎの発明にかかる高速ランダムアクセス
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記ＲＯＭ書込制御回路は、ＲＯＭとして使用する
任意メモリ領域における全ての前記書込ワード線および
全ての前記ビット線に同一方向の電流を流す手段を備え
たことを特徴とする。
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記ＲＯＭ書込制御回路は、ＲＯＭとして使用する
任意メモリ領域における全ての前記書込ワード線および
全ての前記ビット線に同一方向の電流を流す手段を備え
たことを特徴とする。
【００１４】この発明によれば、上記の発明において、
前記ＲＯＭ書込制御回路では、ＲＯＭとして使用する任
意メモリ領域における全ての前記書込ワード線および全
ての前記ビット線に同一方向の電流を流す。すなわち、
ＲＯＭとして使用する任意メモリ領域に全て“１”また
は全て“０”が書き込まれる。
前記ＲＯＭ書込制御回路では、ＲＯＭとして使用する任
意メモリ領域における全ての前記書込ワード線および全
ての前記ビット線に同一方向の電流を流す。すなわち、
ＲＯＭとして使用する任意メモリ領域に全て“１”また
は全て“０”が書き込まれる。
【００１５】つぎの発明にかかる高速ランダムアクセス
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記ＲＯＭ書込制御回路は、前記ＲＯＭ制御回路に
対しプロテクト信号を出力する手段を備え、前記ＲＯＭ
制御回路は、前記書込モード時に前記プロテクト信号が
入力されたときは、無条件に前記通常モードに移行する
手段を備えたことを特徴とする。
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記ＲＯＭ書込制御回路は、前記ＲＯＭ制御回路に
対しプロテクト信号を出力する手段を備え、前記ＲＯＭ
制御回路は、前記書込モード時に前記プロテクト信号が
入力されたときは、無条件に前記通常モードに移行する
手段を備えたことを特徴とする。
【００１６】この発明によれば、上記の発明において、
前記ＲＯＭ書込制御回路が前記ＲＯＭ制御回路に対しプ
ロテクト信号を出力すると、前記ＲＯＭ制御回路は、無
条件に前記通常モードに移行する。その結果、ＲＯＭと
して使用する任意メモリ領域が書き換え不能に保持され
る。
前記ＲＯＭ書込制御回路が前記ＲＯＭ制御回路に対しプ
ロテクト信号を出力すると、前記ＲＯＭ制御回路は、無
条件に前記通常モードに移行する。その結果、ＲＯＭと
して使用する任意メモリ領域が書き換え不能に保持され
る。
【００１７】つぎの発明にかかる高速ランダムアクセス
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記任意メモリ領域は、ハードウエア的に予め固定
的に設定されたメモリ領域である、またはソフトウエア
的に指定されたメモリ領域であることを特徴とする。
可能な不揮発性メモリの制御回路は、上記の発明におい
て、前記任意メモリ領域は、ハードウエア的に予め固定
的に設定されたメモリ領域である、またはソフトウエア
的に指定されたメモリ領域であることを特徴とする。
【００１８】この発明によれば、上記の発明において、
前記任意メモリ領域は、ハードウエア的に予め固定的に
設定される、またはソフトウエア的に指定される。
前記任意メモリ領域は、ハードウエア的に予め固定的に
設定される、またはソフトウエア的に指定される。
【００１９】
【発明の実施の形態】この発明の実施の形態の説明に先
立ち、図１〜図３を参照して高速ランダムアクセス可能
な不揮発性メモリとして現在提案されているＭＲＡＭの
書込制御ついて概略説明する。なお、図１は、現在提案
されているＭＲＡＭの書込動作を説明するためのＭＲＡ
Ｍセルの配置図である。図２は、図１に示す書込ワード
線を駆動する制御回路の概略構成を示す回路図である。
図３は、図１に示すビット線を駆動する制御回路の概略
構成を示す回路図である。
立ち、図１〜図３を参照して高速ランダムアクセス可能
な不揮発性メモリとして現在提案されているＭＲＡＭの
書込制御ついて概略説明する。なお、図１は、現在提案
されているＭＲＡＭの書込動作を説明するためのＭＲＡ
Ｍセルの配置図である。図２は、図１に示す書込ワード
線を駆動する制御回路の概略構成を示す回路図である。
図３は、図１に示すビット線を駆動する制御回路の概略
構成を示す回路図である。
【００２０】図１に示すように、ＭＲＡＭでは、マトリ
クス配置されたＭＲＡＭセル１に対し、横方向の選択線
である書込ワード線２と、縦方向の選択線であるビット
線３とが設けられ、１つの書込ワード線２およびビット
線３の交点位置に在るＭＲＡＭセル１に書き込みが行わ
れる。
クス配置されたＭＲＡＭセル１に対し、横方向の選択線
である書込ワード線２と、縦方向の選択線であるビット
線３とが設けられ、１つの書込ワード線２およびビット
線３の交点位置に在るＭＲＡＭセル１に書き込みが行わ
れる。
【００２１】ＭＲＡＭセル１としては、一般にＴＭＲ素
子(tunneling magnetoresistive)が用いられる。ＴＭＲ
素子は、図１に示すように、２枚の磁性薄膜１１，１２
で絶縁膜１３を挟んだ構造の磁気抵抗素子である。下部
の磁性薄膜１２の磁化方向は変化しないようになってい
る。書込ワード線２には流す電流の向きを変え、ビット
線３には一方向にのみ電流を流すことによって、上部の
磁性薄膜１１の磁化方向が下部の磁性薄膜１２の磁化方
向と一致した状態と逆向きの状態とを形成することで、
“１”“０”のビット情報が書き込まれる。
子(tunneling magnetoresistive)が用いられる。ＴＭＲ
素子は、図１に示すように、２枚の磁性薄膜１１，１２
で絶縁膜１３を挟んだ構造の磁気抵抗素子である。下部
の磁性薄膜１２の磁化方向は変化しないようになってい
る。書込ワード線２には流す電流の向きを変え、ビット
線３には一方向にのみ電流を流すことによって、上部の
磁性薄膜１１の磁化方向が下部の磁性薄膜１２の磁化方
向と一致した状態と逆向きの状態とを形成することで、
“１”“０”のビット情報が書き込まれる。
【００２２】書込ワード線２を駆動する制御回路は、図
２に示すように、ＭＲＡＭ書込制御回路（以下「ＭＲＡ
ＭＣＮＴ」と略記する）２１，２２，２３，２４と、Ｐ
ＭＯＳトランジスタ２５，２６と、ＮＭＯＳトランジス
タ２７，２８とを備えている。
２に示すように、ＭＲＡＭ書込制御回路（以下「ＭＲＡ
ＭＣＮＴ」と略記する）２１，２２，２３，２４と、Ｐ
ＭＯＳトランジスタ２５，２６と、ＮＭＯＳトランジス
タ２７，２８とを備えている。
【００２３】ＭＲＡＭＣＮＴ２１の出力端は、ＰＭＯＳ
トランジスタ２５のゲート電極に接続されている。ＰＭ
ＯＳトランジスタ２５のソース電極は、電源２９に接続
され、ドレイン電極は、ＮＭＯＳトランジスタ２７のド
レイン電極に接続されている。
トランジスタ２５のゲート電極に接続されている。ＰＭ
ＯＳトランジスタ２５のソース電極は、電源２９に接続
され、ドレイン電極は、ＮＭＯＳトランジスタ２７のド
レイン電極に接続されている。
【００２４】ＭＲＡＭＣＮＴ２２の出力端は、ＮＭＯＳ
トランジスタ２７のゲート電極に接続されている。ＮＭ
ＯＳトランジスタ２７のソース電極は接地（ＧＮＤ）に
接続されている。
トランジスタ２７のゲート電極に接続されている。ＮＭ
ＯＳトランジスタ２７のソース電極は接地（ＧＮＤ）に
接続されている。
【００２５】ＭＲＡＭＣＮＴ２３の出力端は、ＰＭＯＳ
トランジスタ２６のゲート電極に接続されている。ＰＭ
ＯＳトランジスタ２６のソース電極は、電源３０に接続
され、ドレイン電極は、ＮＭＯＳトランジスタ２８のド
レイン電極に接続されている。
トランジスタ２６のゲート電極に接続されている。ＰＭ
ＯＳトランジスタ２６のソース電極は、電源３０に接続
され、ドレイン電極は、ＮＭＯＳトランジスタ２８のド
レイン電極に接続されている。
【００２６】ＭＲＡＭＣＮＴ２４の出力端は、ＮＭＯＳ
トランジスタ２８のゲート電極に接続されている。ＮＭ
ＯＳトランジスタ２８のソース電極は接地（ＧＮＤ）に
接続されている。
トランジスタ２８のゲート電極に接続されている。ＮＭ
ＯＳトランジスタ２８のソース電極は接地（ＧＮＤ）に
接続されている。
【００２７】そして、ＰＭＯＳトランジスタ２５のドレ
イン電極とＮＭＯＳトランジスタ２７のドレイン電極と
の接続端と、ＰＭＯＳトランジスタ２６のドレイン電極
とＮＭＯＳトランジスタ２８のドレイン電極との接続端
とは、書込ワード線２を介して接続されている。
イン電極とＮＭＯＳトランジスタ２７のドレイン電極と
の接続端と、ＰＭＯＳトランジスタ２６のドレイン電極
とＮＭＯＳトランジスタ２８のドレイン電極との接続端
とは、書込ワード線２を介して接続されている。
【００２８】ＭＲＡＭＣＮＴ２１〜２４は、書き込みの
イネーブル信号と値およびアドレス信号に基づき、電流
を流す書込ワード線２を選択し、その選択した書込ワー
ド線２に流す電流の方向を制御する。図２の構成で言え
ば、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ
２８とをＯＮ動作させるか、ＰＭＯＳトランジスタ２６
とＮＭＯＳトランジスタ２７とをＯＮ動作させるかによ
って、書込ワード線２に流す電流の向きが制御される。
イネーブル信号と値およびアドレス信号に基づき、電流
を流す書込ワード線２を選択し、その選択した書込ワー
ド線２に流す電流の方向を制御する。図２の構成で言え
ば、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ
２８とをＯＮ動作させるか、ＰＭＯＳトランジスタ２６
とＮＭＯＳトランジスタ２７とをＯＮ動作させるかによ
って、書込ワード線２に流す電流の向きが制御される。
【００２９】また、ビット線３を駆動する制御回路は、
図３に示すように、ＭＲＡＭＣＮＴ３１，３２と、ＰＭ
ＯＳトランジスタ３３と、ＮＭＯＳトランジスタ３４と
を備えている。ＭＲＡＭＣＮＴ３１の出力端は、ＰＭＯ
Ｓトランジスタ３３のゲート電極に接続されている。Ｐ
ＭＯＳトランジスタ３３のソース電極は、電源３５に接
続され、ドレイン電極は、ＮＭＯＳトランジスタ３４の
ドレイン電極に接続されている。
図３に示すように、ＭＲＡＭＣＮＴ３１，３２と、ＰＭ
ＯＳトランジスタ３３と、ＮＭＯＳトランジスタ３４と
を備えている。ＭＲＡＭＣＮＴ３１の出力端は、ＰＭＯ
Ｓトランジスタ３３のゲート電極に接続されている。Ｐ
ＭＯＳトランジスタ３３のソース電極は、電源３５に接
続され、ドレイン電極は、ＮＭＯＳトランジスタ３４の
ドレイン電極に接続されている。
【００３０】ＭＲＡＭＣＮＴ３２の出力端は、ＮＭＯＳ
トランジスタ３４のゲート電極に接続されている。ＮＭ
ＯＳトランジスタ３４のソース電極は接地（ＧＮＤ）に
接続されている。そして、ＰＭＯＳトランジスタ３３の
ドレイン電極とＮＭＯＳトランジスタ３４のドレイン電
極との接続線は、ビット線３となっている。
トランジスタ３４のゲート電極に接続されている。ＮＭ
ＯＳトランジスタ３４のソース電極は接地（ＧＮＤ）に
接続されている。そして、ＰＭＯＳトランジスタ３３の
ドレイン電極とＮＭＯＳトランジスタ３４のドレイン電
極との接続線は、ビット線３となっている。
【００３１】ＭＲＡＭＣＮＴ３１，３２は、書き込みの
イネーブル信号と値およびアドレス信号に基づき、電流
を流すビット線３を選択し、その選択したビット線３に
一方向の電流を流す制御を行う。図３の構成で言えば、
ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４
とをＯＮ動作させることで、ビット線３に一方向の電流
を流す制御が行われる。
イネーブル信号と値およびアドレス信号に基づき、電流
を流すビット線３を選択し、その選択したビット線３に
一方向の電流を流す制御を行う。図３の構成で言えば、
ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４
とをＯＮ動作させることで、ビット線３に一方向の電流
を流す制御が行われる。
【００３２】さて、以下に添付図面を参照して、この発
明にかかる高速ランダムアクセス可能な不揮発性メモリ
の制御回路の好適な実施の形態を詳細に説明する。
明にかかる高速ランダムアクセス可能な不揮発性メモリ
の制御回路の好適な実施の形態を詳細に説明する。
【００３３】実施の形態１．図４は、この発明の実施の
形態１である高速ランダムアクセス可能な不揮発性メモ
リの制御回路として書込ワード線を駆動する制御回路の
概略構成を示す回路図である。図５は、この発明の実施
の形態１である高速ランダムアクセス可能な不揮発性メ
モリの制御回路としてビット線を駆動する制御回路の概
略構成を示す回路図である。なお、図４と図５では、図
３と図４に示した構成と同一ないは同等である構成部分
には、同一の符号が付されている。ここでは、この実施
の形態１に関わる部分を中心に説明する。
形態１である高速ランダムアクセス可能な不揮発性メモ
リの制御回路として書込ワード線を駆動する制御回路の
概略構成を示す回路図である。図５は、この発明の実施
の形態１である高速ランダムアクセス可能な不揮発性メ
モリの制御回路としてビット線を駆動する制御回路の概
略構成を示す回路図である。なお、図４と図５では、図
３と図４に示した構成と同一ないは同等である構成部分
には、同一の符号が付されている。ここでは、この実施
の形態１に関わる部分を中心に説明する。
【００３４】この実施の形態１では、高速ランダムアク
セス可能な不揮発性メモリとしてＭＲＡＭを例に挙げ
て、その任意メモリ領域をＲＯＭとして使用する場合の
構成例が示されている。
セス可能な不揮発性メモリとしてＭＲＡＭを例に挙げ
て、その任意メモリ領域をＲＯＭとして使用する場合の
構成例が示されている。
【００３５】図４では、図３に示した構成において、Ｒ
ＯＭ制御回路（以下「ＲＯＭＣＮＴ」と略記する）４
１，４２と、ＲＯＭ書込回路（以下「ＲＯＭＷＲ」と略
記する）４３，４４，４５，４６と、２入力１出力のセ
レクタ（以下「ＳＷ」と略記する）４７，４８，４９，
５０，５１，５２と、ＰＭＯＳトランジスタ５３，５４
とが追加されている。
ＯＭ制御回路（以下「ＲＯＭＣＮＴ」と略記する）４
１，４２と、ＲＯＭ書込回路（以下「ＲＯＭＷＲ」と略
記する）４３，４４，４５，４６と、２入力１出力のセ
レクタ（以下「ＳＷ」と略記する）４７，４８，４９，
５０，５１，５２と、ＰＭＯＳトランジスタ５３，５４
とが追加されている。
【００３６】ＰＭＯＳトランジスタ５３は、電源２９と
ＰＭＯＳトランジスタ２５のソース電極との間に設けら
れ、ＰＭＯＳトランジスタ５４は、電源３０とＰＭＯＳ
トランジスタ２６のソース電極との間に設けられてい
る。すなわち、これらのトランジスタは、電流源を構成
している。
ＰＭＯＳトランジスタ２５のソース電極との間に設けら
れ、ＰＭＯＳトランジスタ５４は、電源３０とＰＭＯＳ
トランジスタ２６のソース電極との間に設けられてい
る。すなわち、これらのトランジスタは、電流源を構成
している。
【００３７】ＰＭＯＳトランジスタ５３のゲート電極に
は、ＳＷ４７の切換出力端が接続されている。ＳＷ４７
の一方の切換入力端は、接地（ＧＮＤ）に接続され、他
方の切換入力端は、ＲＯＭＣＮＴ４１の出力端に接続さ
れている。ＳＷ４７は、ＭＲＡＭとして使用するとき
は、ＰＭＯＳトランジスタ５３のゲート電極と接地（Ｇ
ＮＤ）とを接続し、ＲＯＭとして使用するときは、ＰＭ
ＯＳトランジスタ５３のゲート電極とＲＯＭＣＮＴ４１
の出力端とを接続するようになっている。
は、ＳＷ４７の切換出力端が接続されている。ＳＷ４７
の一方の切換入力端は、接地（ＧＮＤ）に接続され、他
方の切換入力端は、ＲＯＭＣＮＴ４１の出力端に接続さ
れている。ＳＷ４７は、ＭＲＡＭとして使用するとき
は、ＰＭＯＳトランジスタ５３のゲート電極と接地（Ｇ
ＮＤ）とを接続し、ＲＯＭとして使用するときは、ＰＭ
ＯＳトランジスタ５３のゲート電極とＲＯＭＣＮＴ４１
の出力端とを接続するようになっている。
【００３８】ＰＭＯＳトランジスタ２５のゲート電極に
は、ＳＷ４８の切換出力端が接続されている。ＳＷ４８
の一方の切換入力端は、ＲＯＭＷＲ４３の一方の出力端
に接続され、他方の切換入力端は、ＭＲＡＭＣＮＴ２１
の出力端に接続されている。ＲＯＭＷＲ４３の他方の出
力端は、ＲＯＭＣＮＴ４１の入力端に接続されている。
ＳＷ４８は、ＭＲＡＭとして使用するときは、ＰＭＯＳ
トランジスタ２５のゲート電極とＭＲＡＭＣＮＴ２１の
出力端とを接続し、ＲＯＭとして使用するときは、ＰＭ
ＯＳトランジスタ２５のゲート電極とＲＯＭＷＲ４３の
一方の出力端とを接続するようになっている。
は、ＳＷ４８の切換出力端が接続されている。ＳＷ４８
の一方の切換入力端は、ＲＯＭＷＲ４３の一方の出力端
に接続され、他方の切換入力端は、ＭＲＡＭＣＮＴ２１
の出力端に接続されている。ＲＯＭＷＲ４３の他方の出
力端は、ＲＯＭＣＮＴ４１の入力端に接続されている。
ＳＷ４８は、ＭＲＡＭとして使用するときは、ＰＭＯＳ
トランジスタ２５のゲート電極とＭＲＡＭＣＮＴ２１の
出力端とを接続し、ＲＯＭとして使用するときは、ＰＭ
ＯＳトランジスタ２５のゲート電極とＲＯＭＷＲ４３の
一方の出力端とを接続するようになっている。
【００３９】ＮＭＯＳトランジスタ２７のゲート電極に
は、ＳＷ４９の切換出力端が接続されている。ＳＷ４９
の一方の切換入力端は、ＭＲＡＭＣＮＴ２２の出力端に
接続され、他方の切換入力端は、ＲＯＭＷＲ４４の出力
端に接続されている。ＳＷ４９は、ＭＲＡＭとして使用
するときは、ＮＭＯＳトランジスタ２７のゲート電極と
ＭＲＡＭＣＮＴ２２の出力端とを接続し、ＲＯＭとして
使用するときは、ＮＭＯＳトランジスタ２７のゲート電
極とＲＯＭＷＲ４４の出力端とを接続するようになって
いる。
は、ＳＷ４９の切換出力端が接続されている。ＳＷ４９
の一方の切換入力端は、ＭＲＡＭＣＮＴ２２の出力端に
接続され、他方の切換入力端は、ＲＯＭＷＲ４４の出力
端に接続されている。ＳＷ４９は、ＭＲＡＭとして使用
するときは、ＮＭＯＳトランジスタ２７のゲート電極と
ＭＲＡＭＣＮＴ２２の出力端とを接続し、ＲＯＭとして
使用するときは、ＮＭＯＳトランジスタ２７のゲート電
極とＲＯＭＷＲ４４の出力端とを接続するようになって
いる。
【００４０】ＰＭＯＳトランジスタ５４のゲート電極に
は、ＳＷ５０の切換出力端が接続されている。ＳＷ５０
の一方の切換入力端は、接地（ＧＮＤ）に接続され、他
方の切換入力端は、ＲＯＭＣＮＴ４２の出力端に接続さ
れている。ＳＷ５０は、ＭＲＡＭとして使用するとき
は、ＰＭＯＳトランジスタ５４のゲート電極と接地（Ｇ
ＮＤ）とを接続し、ＲＯＭとして使用するときは、ＰＭ
ＯＳトランジスタ５４のゲート電極とＲＯＭＣＮＴ４２
の出力端とを接続するようになっている。
は、ＳＷ５０の切換出力端が接続されている。ＳＷ５０
の一方の切換入力端は、接地（ＧＮＤ）に接続され、他
方の切換入力端は、ＲＯＭＣＮＴ４２の出力端に接続さ
れている。ＳＷ５０は、ＭＲＡＭとして使用するとき
は、ＰＭＯＳトランジスタ５４のゲート電極と接地（Ｇ
ＮＤ）とを接続し、ＲＯＭとして使用するときは、ＰＭ
ＯＳトランジスタ５４のゲート電極とＲＯＭＣＮＴ４２
の出力端とを接続するようになっている。
【００４１】ＰＭＯＳトランジスタ２６のゲート電極に
は、ＳＷ５１の切換出力端が接続されている。ＳＷ５１
の一方の切換入力端は、ＲＯＭＷＲ４５の一方の出力端
に接続され、他方の切換入力端は、ＭＲＡＭＣＮＴ２３
の出力端に接続されている。ＲＯＭＷＲ４５の他方の出
力端は、ＲＯＭＣＮＴ４２の入力端に接続されている。
ＳＷ５１は、ＭＲＡＭとして使用するときは、ＰＭＯＳ
トランジスタ２６のゲート電極とＭＲＡＭＣＮＴ２３の
出力端とを接続し、ＲＯＭとして使用するときは、ＰＭ
ＯＳトランジスタ２６のゲート電極とＲＯＭＷＲ４５の
一方の出力端とを接続するようになっている。
は、ＳＷ５１の切換出力端が接続されている。ＳＷ５１
の一方の切換入力端は、ＲＯＭＷＲ４５の一方の出力端
に接続され、他方の切換入力端は、ＭＲＡＭＣＮＴ２３
の出力端に接続されている。ＲＯＭＷＲ４５の他方の出
力端は、ＲＯＭＣＮＴ４２の入力端に接続されている。
ＳＷ５１は、ＭＲＡＭとして使用するときは、ＰＭＯＳ
トランジスタ２６のゲート電極とＭＲＡＭＣＮＴ２３の
出力端とを接続し、ＲＯＭとして使用するときは、ＰＭ
ＯＳトランジスタ２６のゲート電極とＲＯＭＷＲ４５の
一方の出力端とを接続するようになっている。
【００４２】ＮＭＯＳトランジスタ２８のゲート電極に
は、ＳＷ５２の切換出力端が接続されている。ＳＷ５２
の一方の切換入力端は、ＭＲＡＭＣＮＴ２４の出力端に
接続され、他方の切換入力端は、ＲＯＭＷＲ４６の出力
端に接続されている。ＳＷ５２は、ＭＲＡＭとして使用
するときは、ＮＭＯＳトランジスタ２８のゲート電極と
ＭＲＡＭＣＮＴ２４の出力端とを接続し、ＲＯＭとして
使用するときは、ＮＭＯＳトランジスタ２８のゲート電
極とＲＯＭＷＲ４６の出力端とを接続するようになって
いる。
は、ＳＷ５２の切換出力端が接続されている。ＳＷ５２
の一方の切換入力端は、ＭＲＡＭＣＮＴ２４の出力端に
接続され、他方の切換入力端は、ＲＯＭＷＲ４６の出力
端に接続されている。ＳＷ５２は、ＭＲＡＭとして使用
するときは、ＮＭＯＳトランジスタ２８のゲート電極と
ＭＲＡＭＣＮＴ２４の出力端とを接続し、ＲＯＭとして
使用するときは、ＮＭＯＳトランジスタ２８のゲート電
極とＲＯＭＷＲ４６の出力端とを接続するようになって
いる。
【００４３】また、図５では、図４に示した構成におい
て、ＲＯＭＷＲ５５，５６と、ＳＷ５７，５８とが追加
されている。
て、ＲＯＭＷＲ５５，５６と、ＳＷ５７，５８とが追加
されている。
【００４４】ＰＭＯＳトランジスタ３３のゲート電極に
は、ＳＷ５７の切換出力端が接続されている。ＳＷ５７
の一方の切換入力端は、ＭＲＡＭＣＮＴ３１の出力端に
接続され、他方の切換入力端は、ＲＯＭＷＲ５５の出力
端に接続されている。ＳＷ５７は、ＭＲＡＭとして使用
するときは、ＰＭＯＳトランジスタ３３のゲート電極と
ＭＲＡＭＣＮＴ３１の出力端とを接続し、ＲＯＭとして
使用するときは、ＰＭＯＳトランジスタ３３のゲート電
極とＲＯＭＷＲ５５の出力端とを接続するようになって
いる。
は、ＳＷ５７の切換出力端が接続されている。ＳＷ５７
の一方の切換入力端は、ＭＲＡＭＣＮＴ３１の出力端に
接続され、他方の切換入力端は、ＲＯＭＷＲ５５の出力
端に接続されている。ＳＷ５７は、ＭＲＡＭとして使用
するときは、ＰＭＯＳトランジスタ３３のゲート電極と
ＭＲＡＭＣＮＴ３１の出力端とを接続し、ＲＯＭとして
使用するときは、ＰＭＯＳトランジスタ３３のゲート電
極とＲＯＭＷＲ５５の出力端とを接続するようになって
いる。
【００４５】ＮＭＯＳトランジスタ３４のゲート電極に
は、ＳＷ５８の切換出力端が接続されている。ＳＷ５８
の一方の切換入力端は、ＭＲＡＭＣＮＴ３２の出力端に
接続され、他方の切換入力端は、ＲＯＭＷＲ５６の出力
端に接続されている。ＳＷ５８は、ＭＲＡＭとして使用
するときは、ＮＭＯＳトランジスタ３４のゲート電極と
ＭＲＡＭＣＮＴ３２の出力端とを接続し、ＲＯＭとして
使用するときは、ＮＭＯＳトランジスタ３４のゲート電
極とＲＯＭＷＲ５６の出力端とを接続するようになって
いる。
は、ＳＷ５８の切換出力端が接続されている。ＳＷ５８
の一方の切換入力端は、ＭＲＡＭＣＮＴ３２の出力端に
接続され、他方の切換入力端は、ＲＯＭＷＲ５６の出力
端に接続されている。ＳＷ５８は、ＭＲＡＭとして使用
するときは、ＮＭＯＳトランジスタ３４のゲート電極と
ＭＲＡＭＣＮＴ３２の出力端とを接続し、ＲＯＭとして
使用するときは、ＮＭＯＳトランジスタ３４のゲート電
極とＲＯＭＷＲ５６の出力端とを接続するようになって
いる。
【００４６】以上の構成において、ＭＲＡＭの任意メモ
リ領域をＲＯＭとして使用する場合の動作について説明
する。すなわち、図４において、ＳＷ４７がＲＯＭＣＮ
Ｔ４１を選択し、ＳＷ４８がＲＯＭＷＲ４３を選択し、
ＳＷ４９がＲＯＭＷＲ４４を選択し、ＳＷ５０がＲＯＭ
ＣＮＴ４２を選択し、ＳＷ５１がＲＯＭＷＲ４５を選択
し、ＳＷ５２がＲＯＭＷＲ４６を選択した場合である。
また、図５において、ＳＷ５７がＲＯＭＷＲ５５を選択
し、ＳＷ５８がＲＯＭＷＲ５６を選択した場合である。
リ領域をＲＯＭとして使用する場合の動作について説明
する。すなわち、図４において、ＳＷ４７がＲＯＭＣＮ
Ｔ４１を選択し、ＳＷ４８がＲＯＭＷＲ４３を選択し、
ＳＷ４９がＲＯＭＷＲ４４を選択し、ＳＷ５０がＲＯＭ
ＣＮＴ４２を選択し、ＳＷ５１がＲＯＭＷＲ４５を選択
し、ＳＷ５２がＲＯＭＷＲ４６を選択した場合である。
また、図５において、ＳＷ５７がＲＯＭＷＲ５５を選択
し、ＳＷ５８がＲＯＭＷＲ５６を選択した場合である。
【００４７】ＲＯＭＣＮＴ４１，４２は、書き込みを行
わない通常モードと、書き込みを行う書込モードの２つ
のモードをそれぞれ独立に制御できるようになってい
る。ＲＯＭＣＮＴ４１，４２には、これらのモードを設
定する端子が設けられ、その設定に従って電流源である
ＰＭＯＳトランジスタ５３，５４をＯＮ／ＯＦＦ制御す
るモード信号を出力する。
わない通常モードと、書き込みを行う書込モードの２つ
のモードをそれぞれ独立に制御できるようになってい
る。ＲＯＭＣＮＴ４１，４２には、これらのモードを設
定する端子が設けられ、その設定に従って電流源である
ＰＭＯＳトランジスタ５３，５４をＯＮ／ＯＦＦ制御す
るモード信号を出力する。
【００４８】具体的には、通常モードでは、ＲＯＭＣＮ
Ｔ４１，４２は、共に出力を高レベルにする。その結
果、ＰＭＯＳトランジスタ５３，５４は、ＯＦＦ動作状
態になる。これは、書込ワード線２には電流が流れず、
書き込みが行われない状態である。書込ワード線２に電
流が流れなくとも、読み出しには影響を与えないので問
題は生じない。
Ｔ４１，４２は、共に出力を高レベルにする。その結
果、ＰＭＯＳトランジスタ５３，５４は、ＯＦＦ動作状
態になる。これは、書込ワード線２には電流が流れず、
書き込みが行われない状態である。書込ワード線２に電
流が流れなくとも、読み出しには影響を与えないので問
題は生じない。
【００４９】一方、書込モードでは、ＲＯＭＣＮＴ４
１，４２は、共に出力を低レベルにする。その結果、Ｐ
ＭＯＳトランジスタ５３，５４は、ＯＮ動作状態にな
る。これは、ＲＯＭＷＲ４３，４４，４５，４６が書込
ワード線２への電流供給を制御し、書き込みが行える状
態である。
１，４２は、共に出力を低レベルにする。その結果、Ｐ
ＭＯＳトランジスタ５３，５４は、ＯＮ動作状態にな
る。これは、ＲＯＭＷＲ４３，４４，４５，４６が書込
ワード線２への電流供給を制御し、書き込みが行える状
態である。
【００５０】書き込みでは、ＲＯＭＷＲ４３がＰＭＯＳ
トランジスタ２５をＯＮ動作させ、ＲＯＭＷＲ４６がＮ
ＭＯＳトランジスタ２８をＯＮ動作させる場合と、ＲＯ
ＭＷＲ４５がＰＭＯＳトランジスタ２６をＯＮ動作さ
せ、ＲＯＭＷＲ４４がＮＭＯＳトランジスタ２７をＯＮ
動作させる場合とが行われる。また、図５においては、
ＲＯＭＷＲ５５がＰＭＯＳトランジスタ３３をＯＮ動作
させ、ＲＯＭＷＲ５６がＮＭＯＳトランジスタ３４をＯ
Ｎ動作させることが行われる。
トランジスタ２５をＯＮ動作させ、ＲＯＭＷＲ４６がＮ
ＭＯＳトランジスタ２８をＯＮ動作させる場合と、ＲＯ
ＭＷＲ４５がＰＭＯＳトランジスタ２６をＯＮ動作さ
せ、ＲＯＭＷＲ４４がＮＭＯＳトランジスタ２７をＯＮ
動作させる場合とが行われる。また、図５においては、
ＲＯＭＷＲ５５がＰＭＯＳトランジスタ３３をＯＮ動作
させ、ＲＯＭＷＲ５６がＮＭＯＳトランジスタ３４をＯ
Ｎ動作させることが行われる。
【００５１】ここで、ＲＯＭＷＲ４３，４４，４５，４
６、５５，５６は、ＲＯＭＣＮＴ４１，４２が書込モー
ドであるときに、ＲＯＭとして使用する領域に関わる全
ての書込ワード線２に同一方向の電流を流し、かつ全て
のビット線３に電流を流すことで、一括して消去を行う
ことができる。
６、５５，５６は、ＲＯＭＣＮＴ４１，４２が書込モー
ドであるときに、ＲＯＭとして使用する領域に関わる全
ての書込ワード線２に同一方向の電流を流し、かつ全て
のビット線３に電流を流すことで、一括して消去を行う
ことができる。
【００５２】また、コマンドによって消去、書き込み等
が実行できる。つまり、ＲＯＭＣＮＴ４１，４２が書込
モードであるときに、コマンドを受けて、指定された書
込ワード線２に同一方向の電流を流し、ビット線３に電
流を流すことで、消去を行うことができる。また、ＲＯ
ＭＣＮＴ４１，４２が書込モードであるときに、コマン
ドを受けて、ＲＯＭとして使用する領域において、指定
された書込ワード線２に流す電流の向きを制御して書き
込みを行うことができる。これによって、よく知られた
フラッシュメモリのような用い方が行える。
が実行できる。つまり、ＲＯＭＣＮＴ４１，４２が書込
モードであるときに、コマンドを受けて、指定された書
込ワード線２に同一方向の電流を流し、ビット線３に電
流を流すことで、消去を行うことができる。また、ＲＯ
ＭＣＮＴ４１，４２が書込モードであるときに、コマン
ドを受けて、ＲＯＭとして使用する領域において、指定
された書込ワード線２に流す電流の向きを制御して書き
込みを行うことができる。これによって、よく知られた
フラッシュメモリのような用い方が行える。
【００５３】さらに、ＲＯＭＣＮＴ４１，４２が書込モ
ードであるときに、ＲＯＭＷＲ４３からＲＯＭＣＮＴ４
１にプロテクト信号を出力し、ＲＯＭＷＲ４５からＲＯ
ＭＣＮＴ４２にプロテクト信号を出力することによっ
て、ＲＯＭＣＮＴ４１，４２を通常モードに強制的に移
行させ、電流源であるＰＭＯＳトランジスタ５３，５４
をＯＦＦ動作状態に制御させることで、不用意な書き込
みに対するプロテクトも可能となる。
ードであるときに、ＲＯＭＷＲ４３からＲＯＭＣＮＴ４
１にプロテクト信号を出力し、ＲＯＭＷＲ４５からＲＯ
ＭＣＮＴ４２にプロテクト信号を出力することによっ
て、ＲＯＭＣＮＴ４１，４２を通常モードに強制的に移
行させ、電流源であるＰＭＯＳトランジスタ５３，５４
をＯＦＦ動作状態に制御させることで、不用意な書き込
みに対するプロテクトも可能となる。
【００５４】このように、実施の形態１によれば、高速
ランダムアクセス可能な不揮発性メモリとしてのＭＲＡ
Ｍの任意メモリ領域に対し、書き込みを行う状態と書き
込みを行わない状態（読み取りのみが可能な状態）とを
設定できるようにしたので、ＭＲＡＭの任意メモリ領域
をＲＯＭ的に使用することができるようになる。そのと
き、プログラムの暴走等があっても書き換えの起きるこ
とをなくすことができるので、セキュリティの確保も可
能となる。
ランダムアクセス可能な不揮発性メモリとしてのＭＲＡ
Ｍの任意メモリ領域に対し、書き込みを行う状態と書き
込みを行わない状態（読み取りのみが可能な状態）とを
設定できるようにしたので、ＭＲＡＭの任意メモリ領域
をＲＯＭ的に使用することができるようになる。そのと
き、プログラムの暴走等があっても書き換えの起きるこ
とをなくすことができるので、セキュリティの確保も可
能となる。
【００５５】実施の形態２．図６は、この発明の実施の
形態２である高速ランダムアクセス可能な不揮発性メモ
リの制御回路として書込ワード線を駆動する制御回路の
概略構成を示す回路図である。図７は、この発明の実施
の形態２である高速ランダムアクセス可能な不揮発性メ
モリの制御回路としてビット線を駆動する制御回路の概
略構成を示す回路図である。なお、図６と図７では、図
３と図４に示した構成と同一ないは同等である構成部分
には、同一の符号が付されている。ここでは、この実施
の形態２に関わる部分を中心に説明する。
形態２である高速ランダムアクセス可能な不揮発性メモ
リの制御回路として書込ワード線を駆動する制御回路の
概略構成を示す回路図である。図７は、この発明の実施
の形態２である高速ランダムアクセス可能な不揮発性メ
モリの制御回路としてビット線を駆動する制御回路の概
略構成を示す回路図である。なお、図６と図７では、図
３と図４に示した構成と同一ないは同等である構成部分
には、同一の符号が付されている。ここでは、この実施
の形態２に関わる部分を中心に説明する。
【００５６】この実施の形態２では、高速ランダムアク
セス可能な不揮発性メモリとしてＭＲＡＭを例に挙げ
て、その任意メモリ領域をＲＡＭとして使用する場合の
構成例が示されている。
セス可能な不揮発性メモリとしてＭＲＡＭを例に挙げ
て、その任意メモリ領域をＲＡＭとして使用する場合の
構成例が示されている。
【００５７】図６では、図３に示した構成において、２
入力１出力のＳＷ６１，６２，６３，６４が追加されて
いる。
入力１出力のＳＷ６１，６２，６３，６４が追加されて
いる。
【００５８】ＰＭＯＳトランジスタ２５のゲート電極に
は、ＳＷ６１の切換出力端が接続されている。ＳＷ６１
の一方の切換入力端は、ＭＲＡＭＣＮＴ２１の出力端に
接続され、他方の切換入力端は、接地（ＧＮＤ）に接続
されている。ＳＷ６１は、通常、ＰＭＯＳトランジスタ
２５のゲート電極とＭＲＡＭＣＮＴ２１の出力端とを接
続しているが、外部からトリガが入力されたとき、ＰＭ
ＯＳトランジスタ２５のゲート電極と接地（ＧＮＤ）と
を接続するようになっている。
は、ＳＷ６１の切換出力端が接続されている。ＳＷ６１
の一方の切換入力端は、ＭＲＡＭＣＮＴ２１の出力端に
接続され、他方の切換入力端は、接地（ＧＮＤ）に接続
されている。ＳＷ６１は、通常、ＰＭＯＳトランジスタ
２５のゲート電極とＭＲＡＭＣＮＴ２１の出力端とを接
続しているが、外部からトリガが入力されたとき、ＰＭ
ＯＳトランジスタ２５のゲート電極と接地（ＧＮＤ）と
を接続するようになっている。
【００５９】ＮＭＯＳトランジスタ２７のゲート電極に
は、ＳＷ６２の切換出力端が接続されている。ＳＷ６２
の一方の切換入力端は、ＭＲＡＭＣＮＴ２２の出力端に
接続され、他方の切換入力端は、接地（ＧＮＤ）に接続
されている。ＳＷ６２は、通常、ＮＭＯＳトランジスタ
２７のゲート電極とＭＲＡＭＣＮＴ２２の出力端とを接
続しているが、外部からトリガが入力されたとき、ＮＭ
ＯＳトランジスタ２７のゲート電極と接地（ＧＮＤ）と
を接続するようになっている。
は、ＳＷ６２の切換出力端が接続されている。ＳＷ６２
の一方の切換入力端は、ＭＲＡＭＣＮＴ２２の出力端に
接続され、他方の切換入力端は、接地（ＧＮＤ）に接続
されている。ＳＷ６２は、通常、ＮＭＯＳトランジスタ
２７のゲート電極とＭＲＡＭＣＮＴ２２の出力端とを接
続しているが、外部からトリガが入力されたとき、ＮＭ
ＯＳトランジスタ２７のゲート電極と接地（ＧＮＤ）と
を接続するようになっている。
【００６０】ＰＭＯＳトランジスタ２６のゲート電極に
は、ＳＷ６３の切換出力端が接続されている。ＳＷ６３
の一方の切換入力端は、ＭＲＡＭＣＮＴ２３の出力端に
接続され、他方の切換入力端は、電源６５に接続されて
いる。ＳＷ６３は、通常、ＰＭＯＳトランジスタ２６の
ゲート電極とＭＲＡＭＣＮＴ２３の出力端とを接続して
いるが、外部からトリガが入力されたとき、ＰＭＯＳト
ランジスタ２６のゲート電極と電源６５とを接続するよ
うになっている。
は、ＳＷ６３の切換出力端が接続されている。ＳＷ６３
の一方の切換入力端は、ＭＲＡＭＣＮＴ２３の出力端に
接続され、他方の切換入力端は、電源６５に接続されて
いる。ＳＷ６３は、通常、ＰＭＯＳトランジスタ２６の
ゲート電極とＭＲＡＭＣＮＴ２３の出力端とを接続して
いるが、外部からトリガが入力されたとき、ＰＭＯＳト
ランジスタ２６のゲート電極と電源６５とを接続するよ
うになっている。
【００６１】ＮＭＯＳトランジスタ２８のゲート電極に
は、ＳＷ６４の切換出力端が接続されている。ＳＷ６４
の一方の切換入力端は、ＭＲＡＭＣＮＴ２４の出力端に
接続され、他方の切換入力端は、電源６６に接続されて
いる。ＳＷ６４は、通常、ＮＭＯＳトランジスタ２８の
ゲート電極とＭＲＡＭＣＮＴ２４の出力端とを接続して
いるが、外部からトリガが入力されたとき、ＮＭＯＳト
ランジスタ２８のゲート電極と電源６６とを接続するよ
うになっている。
は、ＳＷ６４の切換出力端が接続されている。ＳＷ６４
の一方の切換入力端は、ＭＲＡＭＣＮＴ２４の出力端に
接続され、他方の切換入力端は、電源６６に接続されて
いる。ＳＷ６４は、通常、ＮＭＯＳトランジスタ２８の
ゲート電極とＭＲＡＭＣＮＴ２４の出力端とを接続して
いるが、外部からトリガが入力されたとき、ＮＭＯＳト
ランジスタ２８のゲート電極と電源６６とを接続するよ
うになっている。
【００６２】また、図７では、図４に示した構成におい
て、２入力１出力のＳＷ７１，７２が追加されている。
て、２入力１出力のＳＷ７１，７２が追加されている。
【００６３】ＰＭＯＳトランジスタ３３のゲート電極に
は、ＳＷ７１の切換出力端が接続されている。ＳＷ７１
の一方の切換入力端は、ＭＲＡＭＣＮＴ３１の出力端に
接続され、他方の切換入力端は、接地（ＧＮＤ）に接続
されている。ＳＷ７１は、通常、ＰＭＯＳトランジスタ
３３のゲート電極とＭＲＡＭＣＮＴ３１の出力端とを接
続しているが、外部からトリガが入力されたとき、ＰＭ
ＯＳトランジスタ３３のゲート電極と接地（ＧＮＤ）と
を接続するようになっている。
は、ＳＷ７１の切換出力端が接続されている。ＳＷ７１
の一方の切換入力端は、ＭＲＡＭＣＮＴ３１の出力端に
接続され、他方の切換入力端は、接地（ＧＮＤ）に接続
されている。ＳＷ７１は、通常、ＰＭＯＳトランジスタ
３３のゲート電極とＭＲＡＭＣＮＴ３１の出力端とを接
続しているが、外部からトリガが入力されたとき、ＰＭ
ＯＳトランジスタ３３のゲート電極と接地（ＧＮＤ）と
を接続するようになっている。
【００６４】ＮＭＯＳトランジスタ３４のゲート電極に
は、ＳＷ７２の切換出力端が接続されている。ＳＷ７２
の一方の切換入力端は、ＭＲＡＭＣＮＴ３２の出力端に
接続され、他方の切換入力端は、電源７３に接続されて
いる。ＳＷ７２は、通常、ＮＭＯＳトランジスタ３４の
ゲート電極とＭＲＡＭＣＮＴ３２の出力端とを接続して
いるが、外部からトリガが入力されたとき、ＮＭＯＳト
ランジスタ３４のゲート電極と電源７３とを接続するよ
うになっている。
は、ＳＷ７２の切換出力端が接続されている。ＳＷ７２
の一方の切換入力端は、ＭＲＡＭＣＮＴ３２の出力端に
接続され、他方の切換入力端は、電源７３に接続されて
いる。ＳＷ７２は、通常、ＮＭＯＳトランジスタ３４の
ゲート電極とＭＲＡＭＣＮＴ３２の出力端とを接続して
いるが、外部からトリガが入力されたとき、ＮＭＯＳト
ランジスタ３４のゲート電極と電源７３とを接続するよ
うになっている。
【００６５】以上の構成において、ＭＲＡＭの任意メモ
リ領域をＲＡＭとして使用する場合の動作について説明
する。
リ領域をＲＡＭとして使用する場合の動作について説明
する。
【００６６】図６において、通常、ＳＷ６１はＭＲＡＭ
ＣＮＴ２１を選択し、ＳＷ６２はＭＲＡＭＣＮＴ２２を
選択し、ＳＷ６３はＭＲＡＭＣＮＴ２３を選択し、ＳＷ
６４はＭＲＡＭＣＮＴ２４を選択している。また、図７
において、通常、ＳＷ７１はＭＲＡＭＣＮＴ３１を選択
し、ＳＷ７２はＭＲＡＭＣＮＴ３２を選択している。つ
まり、ＭＲＡＭの任意メモリ領域に対しＲＡＭとしての
通常の書き込みを行う場合には、ＭＲＡＭの機能を利用
して書き込みが行われる。
ＣＮＴ２１を選択し、ＳＷ６２はＭＲＡＭＣＮＴ２２を
選択し、ＳＷ６３はＭＲＡＭＣＮＴ２３を選択し、ＳＷ
６４はＭＲＡＭＣＮＴ２４を選択している。また、図７
において、通常、ＳＷ７１はＭＲＡＭＣＮＴ３１を選択
し、ＳＷ７２はＭＲＡＭＣＮＴ３２を選択している。つ
まり、ＭＲＡＭの任意メモリ領域に対しＲＡＭとしての
通常の書き込みを行う場合には、ＭＲＡＭの機能を利用
して書き込みが行われる。
【００６７】そして、外部からトリガが入力されると、
ＳＷ６１〜６４，７１，７２を切替制御して、ＲＡＭと
して使用する任意メモリ領域に関わる全ての書込ワード
線２に一方向の電流を流し、同時に全てのビット線３に
電流を流し、その任意メモリ領域に全て“１”または全
て“０”を書き込むことで、ＲＡＭの電源オフ時にデー
タが消去される状態を実現する。
ＳＷ６１〜６４，７１，７２を切替制御して、ＲＡＭと
して使用する任意メモリ領域に関わる全ての書込ワード
線２に一方向の電流を流し、同時に全てのビット線３に
電流を流し、その任意メモリ領域に全て“１”または全
て“０”を書き込むことで、ＲＡＭの電源オフ時にデー
タが消去される状態を実現する。
【００６８】図６の例で言えば、ＲＡＭとして使用する
任意メモリ領域において、ＳＷ６１，６２が接地（ＧＮ
Ｄ）を選択し、ＳＷ６３が電源６５を選択し、ＳＷ６４
が電源６６を選択する。これによって、ＲＡＭとして使
用する任意メモリ領域に関わる全ての書込ワード線２に
一方向（図６の例では左から右に向かう方向）の電流が
流れる。
任意メモリ領域において、ＳＷ６１，６２が接地（ＧＮ
Ｄ）を選択し、ＳＷ６３が電源６５を選択し、ＳＷ６４
が電源６６を選択する。これによって、ＲＡＭとして使
用する任意メモリ領域に関わる全ての書込ワード線２に
一方向（図６の例では左から右に向かう方向）の電流が
流れる。
【００６９】また、図７の例で言えば、ＲＡＭとして使
用する任意メモリ領域において、ＳＷ７１が接地（ＧＮ
Ｄ）を選択し、ＳＷ７２が電源７５を選択することで、
ＲＡＭとして使用する任意メモリ領域に関わる全てのビ
ット線３に電流が流れる。
用する任意メモリ領域において、ＳＷ７１が接地（ＧＮ
Ｄ）を選択し、ＳＷ７２が電源７５を選択することで、
ＲＡＭとして使用する任意メモリ領域に関わる全てのビ
ット線３に電流が流れる。
【００７０】ここで、トリガとしては、リセット信号の
他、専用端子、ソフトウエア、電圧レベル等で判定され
た信号を使用することができる。具体的には、リセット
端子の他に、プログラムによって消去コマンドが入力で
きる専用端子を設け、各モジュールの動作中にでも一括
消去ができるようにする。また、ソフトウエアとして、
例えばリセット信号発生用のプログラムを用意すると
か、所定のレジスタに消去コマンドを書き込めるように
しておくことを挙げることができる。さらに、電源電圧
の検出機能を利用して降下電圧が所定電圧レベルである
ときに一括消去が実行できるようにする。この方法は、
リセットを掛けないで直接電源をオフする場合に有効で
ある。これらの信号を用いることによってフレキシブル
な一括消去が可能となる。そして、ソフトウエアによっ
て、上記した各トリガの有効化と無効化を設定できるよ
うにすれば、一層フレキシブルになる。
他、専用端子、ソフトウエア、電圧レベル等で判定され
た信号を使用することができる。具体的には、リセット
端子の他に、プログラムによって消去コマンドが入力で
きる専用端子を設け、各モジュールの動作中にでも一括
消去ができるようにする。また、ソフトウエアとして、
例えばリセット信号発生用のプログラムを用意すると
か、所定のレジスタに消去コマンドを書き込めるように
しておくことを挙げることができる。さらに、電源電圧
の検出機能を利用して降下電圧が所定電圧レベルである
ときに一括消去が実行できるようにする。この方法は、
リセットを掛けないで直接電源をオフする場合に有効で
ある。これらの信号を用いることによってフレキシブル
な一括消去が可能となる。そして、ソフトウエアによっ
て、上記した各トリガの有効化と無効化を設定できるよ
うにすれば、一層フレキシブルになる。
【００７１】このように、実施の形態２によれば、ＭＲ
ＡＭの任意メモリ領域をＲＡＭ的に使用する場合に、ト
リガを用いて電源オフ時の状態を実現することができる
ので、他人に不用意に読まれてしまう危険性をなくすこ
とができ、セキュリティの確保が可能となる。
ＡＭの任意メモリ領域をＲＡＭ的に使用する場合に、ト
リガを用いて電源オフ時の状態を実現することができる
ので、他人に不用意に読まれてしまう危険性をなくすこ
とができ、セキュリティの確保が可能となる。
【００７２】実施の形態３．図８は、この発明の実施の
形態３である高速ランダムアクセス可能な不揮発性メモ
リの制御回路として書込ワード線を駆動する制御回路の
概略構成を示す回路図である。図９は、この発明の実施
の形態３である高速ランダムアクセス可能な不揮発性メ
モリの制御回路としてビット線を駆動する制御回路の概
略構成を示す回路図である。なお、図８と図９では、図
４と図５に示した構成と同一ないは同等である構成部分
には、同一の符号が付されている。ここでは、この実施
の形態３に関わる部分を中心に説明する。
形態３である高速ランダムアクセス可能な不揮発性メモ
リの制御回路として書込ワード線を駆動する制御回路の
概略構成を示す回路図である。図９は、この発明の実施
の形態３である高速ランダムアクセス可能な不揮発性メ
モリの制御回路としてビット線を駆動する制御回路の概
略構成を示す回路図である。なお、図８と図９では、図
４と図５に示した構成と同一ないは同等である構成部分
には、同一の符号が付されている。ここでは、この実施
の形態３に関わる部分を中心に説明する。
【００７３】この実施の形態３では、高速ランダムアク
セス可能な不揮発性メモリとしてＭＲＡＭを例に挙げ
て、その任意メモリ領域をＲＯＭ、ＲＡＭおよびＭＲＡ
Ｍとして使用する場合の構成例が示されている。
セス可能な不揮発性メモリとしてＭＲＡＭを例に挙げ
て、その任意メモリ領域をＲＯＭ、ＲＡＭおよびＭＲＡ
Ｍとして使用する場合の構成例が示されている。
【００７４】図８では、図４に示した構成において、２
入力１出力のＳＷ４８，４９，５１，５２に代えて３入
力１出力のＳＷ８１，８２，８３，８４が設けられてい
る。
入力１出力のＳＷ４８，４９，５１，５２に代えて３入
力１出力のＳＷ８１，８２，８３，８４が設けられてい
る。
【００７５】ＳＷ８１の３入力は、ＲＯＭＷＲ４３と接
地（ＧＮＤ）とＭＲＡＭＣＮＴ２１とからなる。ＳＷ８
２の３入力は、ＭＲＡＭＣＮＴ２２と接地（ＧＮＤ）と
ＲＯＭＷＲ４４とからなる。ＳＷ８３の３入力は、ＲＯ
ＭＷＲ４５と電源８５とＭＲＡＭＣＮＴ２３とからな
る。ＳＷ８４の３入力は、ＭＲＡＭＣＮＴ２４と電源８
６とＲＯＭＷＲ４６とからなる。
地（ＧＮＤ）とＭＲＡＭＣＮＴ２１とからなる。ＳＷ８
２の３入力は、ＭＲＡＭＣＮＴ２２と接地（ＧＮＤ）と
ＲＯＭＷＲ４４とからなる。ＳＷ８３の３入力は、ＲＯ
ＭＷＲ４５と電源８５とＭＲＡＭＣＮＴ２３とからな
る。ＳＷ８４の３入力は、ＭＲＡＭＣＮＴ２４と電源８
６とＲＯＭＷＲ４６とからなる。
【００７６】また、図９では、図５に示した構成におい
て、２入力１出力のＳＷ５７，５８に代えて３入力１出
力のＳＷ９１，９２が設けられている。
て、２入力１出力のＳＷ５７，５８に代えて３入力１出
力のＳＷ９１，９２が設けられている。
【００７７】ＳＷ９１の３入力は、ＭＲＡＭＣＮＴ３１
と接地（ＧＮＤ）とＲＯＭＷＲ５５とからなる。ＳＷ９
２の３入力は、ＭＲＡＭＣＮＴ３２と電源９３とＲＯＭ
ＷＲ５６とからなる。
と接地（ＧＮＤ）とＲＯＭＷＲ５５とからなる。ＳＷ９
２の３入力は、ＭＲＡＭＣＮＴ３２と電源９３とＲＯＭ
ＷＲ５６とからなる。
【００７８】以上の構成において、ＭＲＡＭの任意メモ
リ領域をＭＲＡＭ、ＲＯＭ、ＲＡＭとして使用する場合
の動作について説明する。
リ領域をＭＲＡＭ、ＲＯＭ、ＲＡＭとして使用する場合
の動作について説明する。
【００７９】ＭＲＡＭとして使用する場合には、図８に
おいて、ＳＷ４７，５０に接地（ＧＮＤ）を選択させ、
ＰＭＯＳトランジスタ５３，５４を常時導通状態にす
る。この状態で、ＳＷ８１にＭＲＡＭＣＮＴ２１を選択
させ、ＳＷ８２にＭＲＡＭＣＮＴ２２を選択させ、ＳＷ
８３にＭＲＡＭＣＮＴ２３を選択させ、ＳＷ８４にＭＲ
ＡＭＣＮＴ２４を選択させる。また、図９において、Ｓ
Ｗ９１にＭＲＡＭＣＮＴ３１を選択させ、ＳＷ９２にＭ
ＲＡＭＣＮＴ３２を選択させる。これによって、ＭＲＡ
ＭＣＮＴ２１〜２４，３１，３２が前述（図２と図３）
したように動作するので、ＭＲＡＭとして通常通り使用
することができる。
おいて、ＳＷ４７，５０に接地（ＧＮＤ）を選択させ、
ＰＭＯＳトランジスタ５３，５４を常時導通状態にす
る。この状態で、ＳＷ８１にＭＲＡＭＣＮＴ２１を選択
させ、ＳＷ８２にＭＲＡＭＣＮＴ２２を選択させ、ＳＷ
８３にＭＲＡＭＣＮＴ２３を選択させ、ＳＷ８４にＭＲ
ＡＭＣＮＴ２４を選択させる。また、図９において、Ｓ
Ｗ９１にＭＲＡＭＣＮＴ３１を選択させ、ＳＷ９２にＭ
ＲＡＭＣＮＴ３２を選択させる。これによって、ＭＲＡ
ＭＣＮＴ２１〜２４，３１，３２が前述（図２と図３）
したように動作するので、ＭＲＡＭとして通常通り使用
することができる。
【００８０】ＲＯＭとして使用する場合には、図８にお
いて、ＳＷ４７にＲＯＭＣＮＴ４１を選択させ、ＳＷ５
０にＲＯＭＣＮＴ４２を選択させる。ＲＯＭＣＮＴ４
１，４２は、実施の形態１にて説明したように、モード
信号によって、電流源であるＰＭＯＳトランジスタ５
３，５４を、通常モード時は非導通状態に設定し、書込
モード時は導通状態に設定する制御を行うようになって
いる。
いて、ＳＷ４７にＲＯＭＣＮＴ４１を選択させ、ＳＷ５
０にＲＯＭＣＮＴ４２を選択させる。ＲＯＭＣＮＴ４
１，４２は、実施の形態１にて説明したように、モード
信号によって、電流源であるＰＭＯＳトランジスタ５
３，５４を、通常モード時は非導通状態に設定し、書込
モード時は導通状態に設定する制御を行うようになって
いる。
【００８１】そして、ＳＷ８１にＲＯＭＷＲ４３を選択
させ、ＳＷ８２にＲＯＭＷＲ４４を選択させ、ＳＷ８３
にＲＯＭＷＲ４５を選択させ、ＳＷ８４にＲＯＭＷＲ４
６を選択させる。また、図９において、ＳＷ９１にＲＯ
ＭＷＲ５５を選択させ、ＳＷ９２にＲＯＭＷＲ５６を選
択させる。これによって、ＲＯＭＷＲ４３〜４６，５
５，５６が実施の形態１にて説明したように動作するの
で、ＲＯＭとして使用することができる。また、一括消
去も実施の形態１で説明したように、ＲＯＭＷＲ４３〜
４６，５５，５６が実行することができる。
させ、ＳＷ８２にＲＯＭＷＲ４４を選択させ、ＳＷ８３
にＲＯＭＷＲ４５を選択させ、ＳＷ８４にＲＯＭＷＲ４
６を選択させる。また、図９において、ＳＷ９１にＲＯ
ＭＷＲ５５を選択させ、ＳＷ９２にＲＯＭＷＲ５６を選
択させる。これによって、ＲＯＭＷＲ４３〜４６，５
５，５６が実施の形態１にて説明したように動作するの
で、ＲＯＭとして使用することができる。また、一括消
去も実施の形態１で説明したように、ＲＯＭＷＲ４３〜
４６，５５，５６が実行することができる。
【００８２】また、ＲＡＭとして使用する場合には、図
８において、ＳＷ４７，５０に接地（ＧＮＤ）を選択さ
せ、ＰＭＯＳトランジスタ５３，５４を常時導通状態に
する。この状態で、トリガが入力されるまでは、ＳＷ８
１にＭＲＡＭＣＮＴ２１を選択させ、ＳＷ８２にＭＲＡ
ＭＣＮＴ２２を選択させ、ＳＷ８３にＭＲＡＭＣＮＴ２
３を選択させ、ＳＷ８４にＭＲＡＭＣＮＴ２４を選択さ
せる。また、図９において、ＳＷ９１にＭＲＡＭＣＮＴ
３１を選択させ、ＳＷ９２にＭＲＡＭＣＮＴ３２を選択
させる。
８において、ＳＷ４７，５０に接地（ＧＮＤ）を選択さ
せ、ＰＭＯＳトランジスタ５３，５４を常時導通状態に
する。この状態で、トリガが入力されるまでは、ＳＷ８
１にＭＲＡＭＣＮＴ２１を選択させ、ＳＷ８２にＭＲＡ
ＭＣＮＴ２２を選択させ、ＳＷ８３にＭＲＡＭＣＮＴ２
３を選択させ、ＳＷ８４にＭＲＡＭＣＮＴ２４を選択さ
せる。また、図９において、ＳＷ９１にＭＲＡＭＣＮＴ
３１を選択させ、ＳＷ９２にＭＲＡＭＣＮＴ３２を選択
させる。
【００８３】そして、トリガが入力されると、図８にお
いて、ＳＷ８１，８２に接地（ＧＮＤ）を選択させ、Ｓ
Ｗ８３に電源８５を選択させ、ＳＷ８４に電源８６を選
択させる。また、図９において、ＳＷ９１に接地（ＧＮ
Ｄ）を選択させ、ＳＷ９２に電源９３を選択させる。こ
れによって、実施の形態２にて説明した消去動作が行わ
れるので、ＲＡＭとして使用することができる。但し、
当初からＭＲＡＭとして使用している場合には、トリガ
が入力されても以上説明した一括消去の動作は行われな
い。
いて、ＳＷ８１，８２に接地（ＧＮＤ）を選択させ、Ｓ
Ｗ８３に電源８５を選択させ、ＳＷ８４に電源８６を選
択させる。また、図９において、ＳＷ９１に接地（ＧＮ
Ｄ）を選択させ、ＳＷ９２に電源９３を選択させる。こ
れによって、実施の形態２にて説明した消去動作が行わ
れるので、ＲＡＭとして使用することができる。但し、
当初からＭＲＡＭとして使用している場合には、トリガ
が入力されても以上説明した一括消去の動作は行われな
い。
【００８４】このように、実施の形態３によれば、高速
ランダムアクセス可能な不揮発性メモリとしてのＭＲＡ
ＭをＲＯＭ、ＲＡＭ、ＭＲＡＭのいずれかとして選択使
用することができるので、使用者は用途に合わせてフレ
キシブルにメモリ領域を使い分けることができる。
ランダムアクセス可能な不揮発性メモリとしてのＭＲＡ
ＭをＲＯＭ、ＲＡＭ、ＭＲＡＭのいずれかとして選択使
用することができるので、使用者は用途に合わせてフレ
キシブルにメモリ領域を使い分けることができる。
【００８５】実施の形態４．この実施の形態４では、高
速ランダムアクセス可能な不揮発性メモリとしてＭＲＡ
Ｍを例に挙げて、ＲＯＭやＲＡＭとして使用する任意メ
モリ領域の設定を実現する方法について説明する。
速ランダムアクセス可能な不揮発性メモリとしてＭＲＡ
Ｍを例に挙げて、ＲＯＭやＲＡＭとして使用する任意メ
モリ領域の設定を実現する方法について説明する。
【００８６】実施の形態３（図８、図９）で説明した例
で言えば、トリガ信号で一括消去時に接地（ＧＮＤ）や
電源を選択するＲＡＭ制御機能をもつＳＷ８１〜８４，
９１，９２を用意する。そして、ユーザの仕様で決まる
任意メモリ領域は、ハードウエア的に、またはソフトウ
エア的に設定する。
で言えば、トリガ信号で一括消去時に接地（ＧＮＤ）や
電源を選択するＲＡＭ制御機能をもつＳＷ８１〜８４，
９１，９２を用意する。そして、ユーザの仕様で決まる
任意メモリ領域は、ハードウエア的に、またはソフトウ
エア的に設定する。
【００８７】ハードウエア的に設定する方法では、配線
の繋ぎ替えで各メモリの使用領域の割り当てが行えるよ
うに回路を形成しておき、後でマスクを変えることで部
分的な配線の繋ぎ替えが行えるようにしておく。また
は、マスクを変えるのではなく、ヒューズを使ってアセ
ンブリ工程前にカットするなどの方法が採用できる。
の繋ぎ替えで各メモリの使用領域の割り当てが行えるよ
うに回路を形成しておき、後でマスクを変えることで部
分的な配線の繋ぎ替えが行えるようにしておく。また
は、マスクを変えるのではなく、ヒューズを使ってアセ
ンブリ工程前にカットするなどの方法が採用できる。
【００８８】ソフトウエア的に設定する方法では、ＳＷ
４７，５０，８１〜８４，９１，９２の切替操作がＣＰ
Ｕのプログラム制御や端子設定によって行えるようにす
る方法が採用できる。この方法では、ユーザが任意に各
メモリ領域をＭＲＡＭ、ＲＯＭ、ＲＡＭとして割り当て
ることができる。
４７，５０，８１〜８４，９１，９２の切替操作がＣＰ
Ｕのプログラム制御や端子設定によって行えるようにす
る方法が採用できる。この方法では、ユーザが任意に各
メモリ領域をＭＲＡＭ、ＲＯＭ、ＲＡＭとして割り当て
ることができる。
【００８９】
【発明の効果】以上説明したように、この発明によれ
ば、ビット線には一方向の電流を流し、書込ワード線に
は流す電流の向きを変えることで、選択したメモリセル
へのビット情報の書き込みを実行するメモリ書込制御回
路を備える高速ランダムアクセス可能な不揮発性メモリ
において、不揮発性メモリとしての使用時では、第１セ
レクタが、電流源から前記書込ワード線に常時電流が供
給できる状態に設定する。また、第２セレクタが、前記
書込ワード線およびビット線への電流供給制御を前記メ
モリ書込制御回路に委ねる。その結果、メモリ書込制御
回路による不揮発性メモリとしての書き込みが実行され
る。一方、ＲＯＭとしての使用時では、第１セレクタ
が、前記電流源の制御をＲＯＭ制御回路に委ねる。また
第２セレクタが、前記書込ワード線およびビット線への
電流供給制御をＲＯＭ書込制御回路に委ねる。そこで、
ＲＯＭ制御回路が、前記書込ワード線に書き込み時に電
流が供給される状態にする書込モードを選択すると、Ｒ
ＯＭ書込制御回路が任意メモリ領域において前記書込ワ
ード線およびビット線に流す電流を制御しＲＯＭとして
の書き込みを実行する。一方、ＲＯＭ制御回路が、前記
書込ワード線に常時電流が流れない状態にする通常モー
ドを選択すると、ＲＯＭとして使用する任意メモリ領域
が書き換え不能に保持される。書込ワード線に電流が流
れなくとも読み出しには影響を与えないので、通常のＲ
ＯＭとしての使用が確保される。したがって、不揮発性
メモリを、そのまま不揮発性メモリとして、あるいは、
ＲＯＭとして使用することができる。ＲＯＭとして使用
するときは、通常モードに設定することによってプログ
ラム暴走などがあっても不用意な書き換えが行われない
ようにすることができる。
ば、ビット線には一方向の電流を流し、書込ワード線に
は流す電流の向きを変えることで、選択したメモリセル
へのビット情報の書き込みを実行するメモリ書込制御回
路を備える高速ランダムアクセス可能な不揮発性メモリ
において、不揮発性メモリとしての使用時では、第１セ
レクタが、電流源から前記書込ワード線に常時電流が供
給できる状態に設定する。また、第２セレクタが、前記
書込ワード線およびビット線への電流供給制御を前記メ
モリ書込制御回路に委ねる。その結果、メモリ書込制御
回路による不揮発性メモリとしての書き込みが実行され
る。一方、ＲＯＭとしての使用時では、第１セレクタ
が、前記電流源の制御をＲＯＭ制御回路に委ねる。また
第２セレクタが、前記書込ワード線およびビット線への
電流供給制御をＲＯＭ書込制御回路に委ねる。そこで、
ＲＯＭ制御回路が、前記書込ワード線に書き込み時に電
流が供給される状態にする書込モードを選択すると、Ｒ
ＯＭ書込制御回路が任意メモリ領域において前記書込ワ
ード線およびビット線に流す電流を制御しＲＯＭとして
の書き込みを実行する。一方、ＲＯＭ制御回路が、前記
書込ワード線に常時電流が流れない状態にする通常モー
ドを選択すると、ＲＯＭとして使用する任意メモリ領域
が書き換え不能に保持される。書込ワード線に電流が流
れなくとも読み出しには影響を与えないので、通常のＲ
ＯＭとしての使用が確保される。したがって、不揮発性
メモリを、そのまま不揮発性メモリとして、あるいは、
ＲＯＭとして使用することができる。ＲＯＭとして使用
するときは、通常モードに設定することによってプログ
ラム暴走などがあっても不用意な書き換えが行われない
ようにすることができる。
【００９０】つぎの発明によれば、ビット線には一方向
の電流を流し、書込ワード線には流す電流の向きを変え
ることで、選択したメモリセルへのビット情報の書き込
みを実行するメモリ書込制御回路を備える高速ランダム
アクセス可能な不揮発性メモリにおいて、ＲＡＭとして
の使用時では、セレクタが、トリガが入力されるまで
は、前記メモリ書込制御回路にＲＡＭとして使用する任
意メモリ領域における前記書込ワード線およびビット線
への電流供給制御を行わせ、トリガが入力されると、Ｒ
ＡＭとして使用する前記任意メモリ領域における全ての
前記書込ワード線およびビット線に同一方向の電流が流
れるように切り換える。その結果、ＲＡＭとして使用す
る前記任意メモリ領域に全て“１”または全て“０”が
書き込まれる。これは、電源オフ時にデータが消失する
のと等価の状態である。したがって、ＲＡＭとして使用
するときは、他人に読まれる危険性をなくすことができ
る。
の電流を流し、書込ワード線には流す電流の向きを変え
ることで、選択したメモリセルへのビット情報の書き込
みを実行するメモリ書込制御回路を備える高速ランダム
アクセス可能な不揮発性メモリにおいて、ＲＡＭとして
の使用時では、セレクタが、トリガが入力されるまで
は、前記メモリ書込制御回路にＲＡＭとして使用する任
意メモリ領域における前記書込ワード線およびビット線
への電流供給制御を行わせ、トリガが入力されると、Ｒ
ＡＭとして使用する前記任意メモリ領域における全ての
前記書込ワード線およびビット線に同一方向の電流が流
れるように切り換える。その結果、ＲＡＭとして使用す
る前記任意メモリ領域に全て“１”または全て“０”が
書き込まれる。これは、電源オフ時にデータが消失する
のと等価の状態である。したがって、ＲＡＭとして使用
するときは、他人に読まれる危険性をなくすことができ
る。
【００９１】つぎの発明によれば、上記の発明におい
て、不揮発性メモリとしての使用時では、第２セレクタ
が、前記書込ワード線およびビット線への電流供給制御
を前記メモリ書込制御回路に委ねる。また、ＲＯＭとし
ての使用時では、第２セレクタが、前記書込ワード線お
よびビット線への電流供給制御をＲＯＭ書込制御回路に
委ねる。そして、前記第２セレクタは、ＲＡＭとしての
使用時では、トリガが入力されるまでは、前記メモリ書
込制御回路にＲＡＭとして使用する任意メモリ領域にお
ける前記書込ワード線およびビット線への電流供給制御
を行わせ、トリガが入力されると、ＲＡＭとして使用す
る前記任意メモリ領域における全ての前記書込ワード線
およびビット線に同一方向の電流が流れるように切り換
える。その結果、ＲＡＭとして使用する前記任意メモリ
領域に全て“１”または全て“０”が書き込まれる。す
なわち、不揮発性メモリを、そのまま不揮発性メモリと
して、あるいは、ＲＯＭ、ＲＡＭとして選択して使用す
ることができる。
て、不揮発性メモリとしての使用時では、第２セレクタ
が、前記書込ワード線およびビット線への電流供給制御
を前記メモリ書込制御回路に委ねる。また、ＲＯＭとし
ての使用時では、第２セレクタが、前記書込ワード線お
よびビット線への電流供給制御をＲＯＭ書込制御回路に
委ねる。そして、前記第２セレクタは、ＲＡＭとしての
使用時では、トリガが入力されるまでは、前記メモリ書
込制御回路にＲＡＭとして使用する任意メモリ領域にお
ける前記書込ワード線およびビット線への電流供給制御
を行わせ、トリガが入力されると、ＲＡＭとして使用す
る前記任意メモリ領域における全ての前記書込ワード線
およびビット線に同一方向の電流が流れるように切り換
える。その結果、ＲＡＭとして使用する前記任意メモリ
領域に全て“１”または全て“０”が書き込まれる。す
なわち、不揮発性メモリを、そのまま不揮発性メモリと
して、あるいは、ＲＯＭ、ＲＡＭとして選択して使用す
ることができる。
【００９２】つぎの発明によれば、上記の発明におい
て、前記ＲＯＭ書込制御回路では、特定のコマンドが入
力されたときにＲＯＭとして使用する任意メモリ領域に
書き込みが実行される。したがって、コマンドによって
消去や書き込みが行えるフラッシュメモリと同等の使用
が可能となる。
て、前記ＲＯＭ書込制御回路では、特定のコマンドが入
力されたときにＲＯＭとして使用する任意メモリ領域に
書き込みが実行される。したがって、コマンドによって
消去や書き込みが行えるフラッシュメモリと同等の使用
が可能となる。
【００９３】つぎの発明によれば、上記の発明におい
て、前記ＲＯＭ書込制御回路では、ＲＯＭとして使用す
る任意メモリ領域における全ての前記書込ワード線およ
び全ての前記ビット線に同一方向の電流を流す。すなわ
ち、ＲＯＭとして使用する任意メモリ領域に全て“１”
または全て“０”が書き込まれる。つまり、一括消去が
必要なときはそれを実行することができる。
て、前記ＲＯＭ書込制御回路では、ＲＯＭとして使用す
る任意メモリ領域における全ての前記書込ワード線およ
び全ての前記ビット線に同一方向の電流を流す。すなわ
ち、ＲＯＭとして使用する任意メモリ領域に全て“１”
または全て“０”が書き込まれる。つまり、一括消去が
必要なときはそれを実行することができる。
【００９４】つぎの発明によれば、上記の発明におい
て、前記ＲＯＭ書込制御回路が前記ＲＯＭ制御回路に対
しプロテクト信号を出力すると、前記ＲＯＭ制御回路
は、無条件に前記通常モードに移行する。その結果、Ｒ
ＯＭとして使用する任意メモリ領域が書き換え不能に保
持されるので、プログラムの暴走があっても書き換えが
起こることはなくセキュリティの向上が図れる。
て、前記ＲＯＭ書込制御回路が前記ＲＯＭ制御回路に対
しプロテクト信号を出力すると、前記ＲＯＭ制御回路
は、無条件に前記通常モードに移行する。その結果、Ｒ
ＯＭとして使用する任意メモリ領域が書き換え不能に保
持されるので、プログラムの暴走があっても書き換えが
起こることはなくセキュリティの向上が図れる。
【００９５】つぎの発明によれば、上記の発明におい
て、前記任意メモリ領域は、ハードウエア的に予め固定
的に設定することができ、またはソフトウエア的に指定
することができる。
て、前記任意メモリ領域は、ハードウエア的に予め固定
的に設定することができ、またはソフトウエア的に指定
することができる。
【図１】 現在提案されているＭＲＡＭの書き込み動作
を説明するためのＭＲＡＭセルの配置図である。
を説明するためのＭＲＡＭセルの配置図である。
【図２】 図１に示す書込ワード線を駆動する制御回路
の概略構成を示す回路図である。
の概略構成を示す回路図である。
【図３】 図１に示すビット線を駆動する制御回路の概
略構成を示す回路図である。
略構成を示す回路図である。
【図４】 この発明の実施の形態１である高速ランダム
アクセス可能な不揮発性メモリの制御回路として書込ワ
ード線を駆動する制御回路の概略構成を示す回路図であ
る。
アクセス可能な不揮発性メモリの制御回路として書込ワ
ード線を駆動する制御回路の概略構成を示す回路図であ
る。
【図５】 この発明の実施の形態１である高速ランダム
アクセス可能な不揮発性メモリの制御回路としてビット
線を駆動する制御回路の概略構成を示す回路図である。
アクセス可能な不揮発性メモリの制御回路としてビット
線を駆動する制御回路の概略構成を示す回路図である。
【図６】 この発明の実施の形態２である高速ランダム
アクセス可能な不揮発性メモリの制御回路として書込ワ
ード線を駆動する制御回路の概略構成を示す回路図であ
る。
アクセス可能な不揮発性メモリの制御回路として書込ワ
ード線を駆動する制御回路の概略構成を示す回路図であ
る。
【図７】 この発明の実施の形態２である高速ランダム
アクセス可能な不揮発性メモリの制御回路としてビット
線を駆動する制御回路の概略構成を示す回路図である。
アクセス可能な不揮発性メモリの制御回路としてビット
線を駆動する制御回路の概略構成を示す回路図である。
【図８】 この発明の実施の形態３である高速ランダム
アクセス可能な不揮発性メモリの制御回路として書込ワ
ード線を駆動する制御回路の概略構成を示す回路図であ
る。
アクセス可能な不揮発性メモリの制御回路として書込ワ
ード線を駆動する制御回路の概略構成を示す回路図であ
る。
【図９】 この発明の実施の形態３である高速ランダム
アクセス可能な不揮発性メモリの制御回路としてビット
線を駆動する制御回路の概略構成を示す回路図である。
アクセス可能な不揮発性メモリの制御回路としてビット
線を駆動する制御回路の概略構成を示す回路図である。
１ ＭＲＡＭセル（ＴＭＲ素子）、２ 書込ワード線、
３ ビット線、１１，１２ 磁性薄膜、１３ 絶縁膜、
２１，２２，２３，２４，３１，３２ ＭＲＡＭ書込制
御回路（ＭＲＡＭＣＮＴ）、２５，２６，３３，５３，
５４ ＰＭＯＳトランジスタ、２７，２８，３４ ＮＭ
ＯＳトランジスタ、４１，４２ ＲＯＭ制御回路（ＲＯ
ＭＣＮＴ）、４３，４４，４５，４６，５５，５６ Ｒ
ＯＭ書込回路（ＲＯＭＷＲ）、４７，４８，４９，５
０，５１，５２，５７，５８，６１，６２，６３，６
４，７１，７２，８１，８２，８３，８４，９１，９２
セレクタ（ＳＷ）。
３ ビット線、１１，１２ 磁性薄膜、１３ 絶縁膜、
２１，２２，２３，２４，３１，３２ ＭＲＡＭ書込制
御回路（ＭＲＡＭＣＮＴ）、２５，２６，３３，５３，
５４ ＰＭＯＳトランジスタ、２７，２８，３４ ＮＭ
ＯＳトランジスタ、４１，４２ ＲＯＭ制御回路（ＲＯ
ＭＣＮＴ）、４３，４４，４５，４６，５５，５６ Ｒ
ＯＭ書込回路（ＲＯＭＷＲ）、４７，４８，４９，５
０，５１，５２，５７，５８，６１，６２，６３，６
４，７１，７２，８１，８２，８３，８４，９１，９２
セレクタ（ＳＷ）。
Claims (7)
- 【請求項１】 ビット線には一方向の電流を流し、書込
ワード線には流す電流の向きを変えることで、選択した
メモリセルへのビット情報の書き込みを実行するメモリ
書込制御回路を備える高速ランダムアクセス可能な不揮
発性メモリにおいて、 前記書込ワード線に書き込み時に電流が供給される状態
にする書込モードと前記書込ワード線に常時電流が流れ
ない状態にする通常モードとを選択するＲＯＭ制御回路
と、 電流源と、 不揮発性メモリとしての使用時では前記電流源から前記
書込ワード線に常時電流が供給できる状態に設定し、Ｒ
ＯＭとしての使用時では前記電流源の制御を前記ＲＯＭ
制御回路に委ねる第１セレクタと、 ＲＯＭとしての使用時に任意メモリ領域において前記書
込ワード線およびビット線に流す電流を制御し書き込み
を実行するＲＯＭ書込制御回路と、 前記書込ワード線およびビット線への電流供給制御を、
不揮発性メモリとしての使用時では前記メモリ書込制御
回路に委ね、ＲＯＭとしての使用時では前記ＲＯＭ書込
制御回路に委ねる第２セレクタと、 を備えたことを特徴とする高速ランダムアクセス可能な
不揮発性メモリの制御回路。 - 【請求項２】 ビット線には一方向の電流を流し、書込
ワード線には流す電流の向きを変えることで、選択した
メモリセルへのビット情報の書き込みを実行するメモリ
書込制御回路を備える高速ランダムアクセス可能な不揮
発性メモリにおいて、 ＲＡＭとしての使用時に、トリガが入力されるまでは、
ＲＡＭとして使用する任意メモリ領域における前記書込
ワード線およびビット線への電流供給制御を前記メモリ
書込制御回路に委ね、トリガが入力されると、ＲＡＭと
して使用する前記任意メモリ領域における全ての前記書
込ワード線およびビット線に同一方向の電流が流れるよ
うに切り換えるセレクタ、 を備えたことを特徴とする高速ランダムアクセス可能な
不揮発性メモリの制御回路。 - 【請求項３】 前記第２セレクタは、 前記書込ワード線およびビット線への電流供給制御を、
不揮発性メモリとしての使用時では前記メモリ書込制御
回路に委ね、ＲＯＭとしての使用時では前記ＲＯＭ書込
制御回路に委ね、かつＲＡＭとしての使用時では、トリ
ガが入力されるまでは、ＲＡＭとして使用する任意メモ
リ領域における前記書込ワード線およびビット線への電
流供給制御を前記メモリ書込制御回路に委ね、トリガが
入力されると、ＲＡＭとして使用する前記任意メモリ領
域における全ての前記書込ワード線およびビット線に同
一方向の電流が流れるように切り換える手段、 を備えたことを特徴とする請求項１に記載の高速ランダ
ムアクセス可能な不揮発性メモリの制御回路。 - 【請求項４】 前記ＲＯＭ書込制御回路は、 特定のコマンドが入力されたときにＲＯＭとして使用す
る任意メモリ領域に書き込みを実行する手段、 を備えたことを特徴とする請求項１または３に記載の高
速ランダムアクセス可能な不揮発性メモリの制御回路。 - 【請求項５】 前記ＲＯＭ書込制御回路は、 ＲＯＭとして使用する任意メモリ領域における全ての前
記書込ワード線および全ての前記ビット線に同一方向の
電流を流す手段、 を備えたことを特徴とする請求項１、３、４のいずれか
一つに記載の高速ランダムアクセス可能な不揮発性メモ
リの制御回路。 - 【請求項６】 前記ＲＯＭ書込制御回路は、 前記ＲＯＭ制御回路に対しプロテクト信号を出力する手
段、を備え、 前記ＲＯＭ制御回路は、 前記書込モード時に前記プロテクト信号が入力されたと
きは、無条件に前記通常モードに移行する手段、 を備えたことを特徴とする請求項１、３〜５のいずれか
一つに記載の高速ランダムアクセス可能な不揮発性メモ
リの制御回路。 - 【請求項７】 前記任意メモリ領域は、 ハードウエア的に予め固定的に設定されたメモリ領域で
ある、またはソフトウエア的に指定されたメモリ領域で
ある、 ことを特徴とする請求項１〜６のいずれか一つに記載の
高速ランダムアクセス可能な不揮発性メモリの制御回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002140045A JP2003331575A (ja) | 2002-05-15 | 2002-05-15 | 高速ランダムアクセス可能な不揮発性メモリの制御回路 |
| US10/301,742 US6785158B2 (en) | 2002-05-15 | 2002-11-22 | Device that makes it possible to selectively use nonvolatile memory as RAM or ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002140045A JP2003331575A (ja) | 2002-05-15 | 2002-05-15 | 高速ランダムアクセス可能な不揮発性メモリの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003331575A true JP2003331575A (ja) | 2003-11-21 |
Family
ID=29416924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002140045A Pending JP2003331575A (ja) | 2002-05-15 | 2002-05-15 | 高速ランダムアクセス可能な不揮発性メモリの制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6785158B2 (ja) |
| JP (1) | JP2003331575A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207342A (ja) * | 2006-02-01 | 2007-08-16 | Renesas Technology Corp | 不揮発性記憶装置 |
| JP2007287193A (ja) * | 2006-04-12 | 2007-11-01 | Toshiba Corp | 磁気記憶装置 |
| WO2011096047A1 (ja) * | 2010-02-02 | 2011-08-11 | 株式会社日立製作所 | 半導体記憶装置、及び、データ処理方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207364A (ja) * | 2002-12-24 | 2004-07-22 | Toshiba Corp | 半導体装置及びその半導体装置のデータ書き込み方法 |
| JP4365591B2 (ja) * | 2003-01-17 | 2009-11-18 | Ｔｄｋ株式会社 | 磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 |
| JP2004348650A (ja) * | 2003-05-26 | 2004-12-09 | Toshiba Corp | 電子機器 |
| JP5166322B2 (ja) * | 2009-03-03 | 2013-03-21 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| EP2270708A1 (en) * | 2009-06-29 | 2011-01-05 | Thomson Licensing | Data security in solid state memory |
| US8570799B2 (en) * | 2011-08-16 | 2013-10-29 | Intel Mobile Communications GmbH | Magnetic random access memory with conversion circuitry |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3985432B2 (ja) | 2000-06-19 | 2007-10-03 | 日本電気株式会社 | 磁気ランダムアクセスメモリ |
| JP4737886B2 (ja) * | 2001-08-09 | 2011-08-03 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| US6643213B2 (en) * | 2002-03-12 | 2003-11-04 | Hewlett-Packard Development Company, L.P. | Write pulse circuit for a magnetic memory |
-
2002
- 2002-05-15 JP JP2002140045A patent/JP2003331575A/ja active Pending
- 2002-11-22 US US10/301,742 patent/US6785158B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207342A (ja) * | 2006-02-01 | 2007-08-16 | Renesas Technology Corp | 不揮発性記憶装置 |
| JP2007287193A (ja) * | 2006-04-12 | 2007-11-01 | Toshiba Corp | 磁気記憶装置 |
| WO2011096047A1 (ja) * | 2010-02-02 | 2011-08-11 | 株式会社日立製作所 | 半導体記憶装置、及び、データ処理方法 |
| JP5377669B2 (ja) * | 2010-02-02 | 2013-12-25 | 株式会社日立製作所 | 半導体記憶装置 |
| US9318178B2 (en) | 2010-02-02 | 2016-04-19 | Hitachi, Ltd. | Semiconductor storage device and data processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030214834A1 (en) | 2003-11-20 |
| US6785158B2 (en) | 2004-08-31 |
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