JP2003110029A

JP2003110029A - 半導体装置、そのトリミング方法およびデータ記憶回路

Info

Publication number: JP2003110029A
Application number: JP2002162596A
Authority: JP
Inventors: Masahiro Sasaki; 雅浩佐々木
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-06-27
Filing date: 2002-06-04
Publication date: 2003-04-11

Abstract

(57)【要約】【課題】ICチップ面積や外部端子の増加を抑え、最終ト
リミング調整終了後は再トリミングしない半導体装置お
よびそのトリミング方法を提供する。【解決手段】トリミング手段２は、抵抗回路網６の各節
点p1,p2,・のスイッチ素子s1,s2,・を制御をして指定さ
れた節点pxを選択する選択回路５と、複数ビットのEPRO
M にH データを書き込む第１スイッチTr1 を有しEPROM
のH,L データで選択回路５に制御信号d1〜dNを出力する
トリミング状態記憶回路41〜4Nと、直列データDATAから
トリミング状態記憶回路41〜4Nの動作を制御するシリア
ルインタフェース回路３と、テストモードで最適トリミ
ング状態を検出し, 書き込みモードでこの状態をEPROM
に書き込み, 検証モードで正しいデータを判別後, 以降
の再トリミング動作を防止する再書き込み防止記憶回路
4Cと、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の内部
回路にアナログ量を取り扱い、このアナログ量の微調整
（トリミング）を行うことができる半導体装置に関す
る。

【０００２】

【従来の技術】一般的に、MOSFETやバイポーラトランジ
スタなどで構成された回路が出力するアナログ量は、構
成している各トランジスタのバラツキなどに起因したバ
ラツキを持つ。トリミング回路は、このバラツキを持っ
たアナログ量をある決まった値に補正するものである。
この様な、集積回路(IC)内に組み込まれる半導体装置の
内部回路にアナログ量を取り扱いこのアナログ量の微調
整を行わせたいときは、従来技術では、ICの製作過程に
おいて特性のバラツキを小さく押さえ込むために、ウェ
ハプロセス段階で調整を実施している。しかし、ICの後
工程、例えば、モールド加工などの後では応力の影響な
どを避けるため予めこの変動分を加味して調整を行う必
要がある。（従来技術例１）ツェナーダイオードを用いたトリミング回路例図７に特開2000-259269 号公報「トリミング回路」に開
示された従来技術によるトリミング回路の構成例を図示
する。図７において、アナログ量のトリミング回路は、
直列に接続された抵抗(r1,r2,r3,・・) 回路網と、この
抵抗(r1,r2,r3,・・) 回路網の各節点に接続されるアナ
ログスイッチ(s1,s2,s3,・・) と、このアナログスイッ
チ(s1,s2,s3,・・) の導通・非導通の制御信号を出力す
るデコード回路５と、トリミングデータ記憶回路７と、
を備えて構成される。

【０００３】かかる構成により、トリミングデータ記憶
回路７に記憶・保持されたアナログ量の最適トリミング
状態のデータ(d1,d2,d3 ・・) をデコード回路５でデコ
ードする。その結果、デコード回路５で選択されたスイ
ッチ(sj)のみが導通状態となり、そのスイッチ(sj)が接
続された節点(j番目) の分圧電圧が出力される。図８に
トリミングデータ記憶回路7Aの構成例（1bit分）を示
す。図８において、トリミングデータ記憶回路7Aは、入
力端子Vin と0V間に逆方向に接続されるダイオードD
と、抵抗R を介して入力端子Vin に入力回路が接続され
るバッファ回路Q11 と、論理回路の電源電圧Vcc とバッ
ファ回路Q11 の入力回路間に接続されるスイッチ素子Q1
2 と、を備えて構成される。

【０００４】かかる構成により、ダイオードD のカソー
ドに逆耐圧以上の電圧を印加（例えば、30V を複数回印
加）してダイオードD を短絡破壊する, あるいは, 破壊
しないかでトリミングデータの"0","1" を記憶させるこ
とができる。この様な従来技術では、高電圧印加のため
各ダイオードD 毎にパット（パット１つあたりの面積：
(110μm ×110 μm)、パット・パット間最小距離：90μ
m ）を配置している。従ってトリミングデータ記憶回路
7Aのレイアウト面積が非常に大きくなってしまう。ま
た、現在はチップをモールド成形する前の工程でトリミ
ングを行っているため、外部に端子を出す必要が無い
が、モールド成形前後でアナログ量に変動をきたす恐れ
があるため、理想的にはモールド成形後にトリミングを
行いたい。しかし、モールド成形後にトリミングを行う
ためにはトリミングのビット分だけ外部端子が必要とな
る。この結果、チップ面積の増大、外部端子の増加によ
り１チップあたりのコストも増加してしまうという課題
がある。（従来技術例２）ポリシリコンフューズを用いたトリミング回路例また、図９の(A) に特願2000-269969 号公報「半導体装
置およびそのトリミング方法」に弊社出願のトリミング
データ記憶回路7Bの構成例を図示する。ポリシリコンフ
ューズF を用いたトリミング手段も全体の構成はダイオ
ードD を用いたトリミング手段と大差ない。大きく異な
る点は、トリミングデータ記憶回路7Bの構成がダイオー
ドD を用いたトリミングデータ記憶回路7Aの構成と異な
る点にある。

【０００５】図９の(A) にトリミングデータ記憶回路7B
の構成例（1bit分）を示す。図９の(A) において、トリ
ミングデータ記憶回路7Bは、フューズ溶断電源に接続さ
れるポリシリコンフューズF と、このポリシリコンフュ
ーズF と直列に接続され, 電源OVに接続される第１スイ
ッチ素子Tr1 と、ポリシリコンフューズF と第１スイッ
チ素子との接続点に接続される抵抗R と、この抵抗R の
出口(B点) に接続され, 初期化信号(INIT)との否定論理
積をとるNAND素子G2と、このNAND素子G2の出力によって
制御され, (B点) と電源0V間に接続される第３スイッチ
素子Tr3 と、(B点) の電圧とTEST信号との論理積を出力
する AND素子G6と、を備えて構成される。

【０００６】かかる構成により、ポリシリコンフューズ
F を溶断するか、もしくは、溶断しないかでトリミング
データの"0","1" を記憶することができる。ポリシリコ
ンフューズF の溶断は、ポリシリコンフューズF 直下の
NMOSで図示される第１スイッチ素子Tr1 をONすること
で、ポリシリコンフューズF に大電流を流して実行する
ことができる。ダイオードD を用いたトリミングデータ
記憶回路7Aが高電圧を印加するのに対し、ポリシリコン
フューズF を用いたトリミングデータ記憶回路7Bは大電
流が必要となる。従って各ポリシリコンフューズF 毎に
パットを配置し、外部から直接電圧を印加する必要性が
なく、モールド成形後にトリミング調整することが可能
となる。しかし、ポリシリコンフューズF に大電流を流
すためには、第１スイッチ素子Tr1 のON抵抗を低く設定
しなければならない。MOS トランジスタのON抵抗はゲー
ト電極の幅寸法W を大きくするか、長さ寸法L を小さく
するかで実現できる。しかし、信頼性などの問題からL
の最小寸法には限界があり、結果的にW を大きくとるし
かなく（従来技術ではW =2mm）、レイアウト面積が増大
してしまう。また、大電流を流しフューズF を溶断する
ため、IC内に大きな空隙が発生してしまう。従ってICの
信頼性に与える影響が不安材料となる。（従来技術例３）また、図11に特開平8-45281 号公報
「EEPROMプログラミング回路」に、電気的消去可能プロ
グラマブル読み出し専用メモリ(EEPROM)のトリミング完
了後、プログラミング機能を完全にディセーブルして、
そのデータが偶発的なアクセスによって変更されない様
にしたEEPROMプログラミング回路が開示されている。

【０００７】図11において、EEPROM 142に入力データお
よびアドレス情報を供給するデータ入力手段110,126,11
2,128 と、第１の出力電圧によって特徴付けられる第１
の状態, または, 第２の出力電圧によって特徴付けられ
る第２の状態, に存在し得ると共に、プリセットのとき
は第１の状態となる不揮発性記憶素子132 と、不揮発性
記憶素子132 を第１の状態から第２へ永久にリセットさ
せる手段130 とを備え、EEPROM 142は不揮発性記憶素子
132 を第１の状態に応答してデータ入力手段から受け取
ったデータを記憶する。（従来技術例４）また、図９の(B) にデータ記憶回路7C
の構成例（1bit分）を示す。図９の(B)において、デー
タ記憶回路7Cは、トランジスタ(Tr1,Tr1A,Tr2), 抵抗R
7,R8,EPROM(G1(x)), およびバッフア素子G3から構成さ
れる。即ち、電源0Vに接続され，非導通・導通でHi,Lo
データを記憶するEPROM の単位記憶素子G1(x) と、通常
動作時はロジック電源電圧VCC で動作し，データ書き込
み時は書き込み電圧VCW に接続され, 書き込み指令Vin
によって前記単位記憶素子G1(x) に書き込み電圧VCWを
印加・制御する第１スイッチ素子Tr1 とその補助トラン
ジスタTr1Aと、前記単位記憶素子G1(x) の非導通・導通
を検出する単位記憶素子G1(x) の他方と第１スイッチ素
子Tr1 との接続点に接続されデータ書き込み時の後続回
路への電流路を遮断する第２スイッチ素子Tr2 と、この
第２スイッチ素子Tr2 の出口(A点) に接続される抵抗
R8と、NOT 素子G3と、を備えて構成される。

【０００８】かかる構成により、EPROM(G1(x))へのデー
タの書き込みは、トランジスタTr1A,Tr1, 抵抗R7および
EPROM(G1(x))で行い、トランジスタTr2,抵抗R8およびバ
ッフア回路G3は、書き込み動作時に, 制御信号READ=Lo
とすることにより後部回路を電気的に分離することがで
きる。また、書き込み動作後のEPROM(G1(x))は、この不
揮発性メモリがディジタルデータのLoを記憶していると
き、その閾値電圧Vthrom-Lが低く、ディジタルデータの
Hiを記憶しているとき、その閾値電圧Vthrom-Hが高くな
る。

【０００９】記憶されたデータを読み出す場合、トラン
ジスタTr1 をオフし、トランジスタTr2 をオンする。EP
ROM(G1(x))のVCG に閾値電圧Vthrom-Lよりも高く、閾値
電圧Vthrom-Hよりも低い電圧V-READを与えると、EPROM
(G1(x))がディジタルデータのLoを記憶しているとき、E
PROM(G1(x))は導通状態となり、node-Aの電位は下が
る。抵抗R8の抵抗値をかなり大きく設定しておけば、no
de-Aの電位は GNDレベルまで下がり、バッフア出力（＝
データ出力）はLoとなる。他方、EPROM(G1(x))がディジ
タルデータのHiを記憶しているとき、EPROM(G1(x))は,
V-READ＜Vthrom-Hであるので、EPROM(G1(x))は非導通状
態となり、node-Aの電位は、上昇し電源電位VCC と同等
になり、従って、バッフア出力（＝データ出力）はHiと
なる。

【００１０】上述の読み出しシーケンスにおいて、記憶
データLoを読み出すとき、EPROM(G1(x))は導通状態にあ
るので、電源ラインVCC から GNDラインに電流が流れ
る。この電流は記憶データLoを読み出している間、絶え
間なく流れ続ける。この電流値は、電源電圧VCC と、抵
抗R8で決まり（実際は抵抗R8とEPROM(G1(x))のオン抵抗
で決まるが、EPROM(G1(x))のオン抵抗に対して抵抗R8の
抵抗値が大きいのでEPROM(G1(x))のオン抵抗は無視する
ことができる）、例えば、電源電圧VCC を5Vとし、抵抗
R8の抵抗値を1MΩとするとこの電流は 5μA となる。ま
た、抵抗R8の抵抗値を 10MΩとすれば、さらにこの電流
は(1/10)とすることができるが、高抵抗値をシリコン基
板上に形成することは、チップ面積の増大なってしま
う。

【００１１】さらにまた、通常、この様なデータ記憶回
路7Cは、1bit分だけを単独で使用することはなく、複数
bitをアレイ状もしくは並列に配置して使用する。従っ
て、読み出し部が複数存在し、その分、電流値も増加し
てしまう。

【００１２】

【発明が解決しようとする課題】上述の様に、（従来技
術１）で述べたダイオードを用いたトリミングデータ記
憶回路は、ダイオードを短絡破壊・非破壊でトリミング
データの"0","1" を記憶させているが、短絡破壊するた
めの高電圧印加用に各ダイオード毎にパットを配置する
必要があり、トリミングデータ記憶回路のレイアウト面
積を非常に大きくさせる要因となる。また、モールド成
形前後でアナログ量の特性に変動をきたす恐れがあるた
め、理想的にはモールド成形後にトリミングを行いた
い。モールド成形後にトリミングを行うためにはトリミ
ングのビット分だけ外部端子が必要となる。この結果、
チップ面積の増大、外部端子の増加により１チップあた
りのコストも増加してしまうという課題がある。

【００１３】また、（従来技術例２）で述べたポリシリ
コンフューズを用いたトリミングデータ記憶回路では、
ポリシリコンフューズを溶断・非溶断しトリミングデー
タの"0","1" を記憶させているが、溶断するためにポリ
シリコンフューズに大電流を流して実行する必要があ
る。ダイオードを用いたトリミングデータ記憶回路が高
電圧を印加するのに対し、ポリシリコンフューズを用い
たトリミングデータ記憶回路は、各ポリシリコンフュー
ズ毎にパットを配置し外部から直接電圧を印加する必要
性がなく、モールド成形後にトリミング調整することが
可能となる。しかし、ポリシリコンフューズに大電流を
流すために、第１スイッチ素子のON抵抗を低く設定しな
ければならない。MOS トランジスタのON抵抗は信頼性等
の側面から結果的に幅を大きくとるしかなく（従来技術
ではW =2mm）、レイアウト面積が増大する。また、大電
流を流しフューズF を溶断するため、IC内に大きな空隙
が発生してしまう。従ってICの信頼性に与える影響が不
安材料となる。

【００１４】また、（従来技術例３）で述べた方法で
は、電気的消去可能プログラマブル読み出し専用メモリ
(EEPROM)のトリミング完了後、プログラミング機能を完
全にディセーブルして、そのデータが偶発的なアクセス
によって変更されない様にしたEEPROMプログラミング回
路が開示されている。トリミング完了後のEEPROMからの
データ出力でアナログスイッチが駆動される。従来技術
例３で開示される専用メモリ(EEPROM)のトリミング完了
後、プログラミング機能を完全にディセーブルする手
段；即ち，EEPROM 142への書き込み制御は、AND 素子13
8 の出力データをラッチするフリップフロップ 140を介
してEEPROM 142のエネーブル端子を制御している。従っ
て、今、何らかの理由で一過性のインパルスノイズが侵
入して、このフリップフロップ 140にエネーブル信号が
セットされたとすると、このフリップフロップ 140がリ
セットされるまでは、最適にプログラミングされたデー
タが書き替えられる危険性がある。即ち、この様な構成
においては、集積回路の外部端子などからの様々なアク
セス条件、例えば、ノイズなどの侵入に対して再トリミ
ング防止の保護レベルが低下させられる危険性がある。

【００１５】また、（従来技術例４）では、記憶データ
がLoもしくはHi（設計内容によっては、Hiのとき電流が
流れ続ける場合もある）のときに電流が流れてしまい、
低消費電流化が困難になってしまう。本発明は集積回路
(IC)の製品最終段階での調整を目的とし、また、集積回
路のチップ面積の増大をきたすことなく、外部端子の増
加も最小限にとどめ、高精度で安定なトリミング調整手
段を有し、最適なトリミング状態に調整されたことを確
認でき、最終トリミング調整終了後はどの様なモードの
パルス信号が製品に侵入しても再びトリミングモードに
入らなくすることができる半導体装置と、そのトリミン
グ方法、および、記憶したデータを読み出すとき、出力
データが確定するまでは従来技術の回路方式と同等の電
流が流れるが、出力データが確定後はラッチ回路がデー
タをラッチし、ラッチ後はこの電流経路を遮断し、不揮
発性メモリの記憶データがLoであろうとHiであろうと出
力データが確定後は全く電流が流れないデータ記憶回路
を提供することにある。

【００１６】

【課題を解決するための手段】上記課題は本発明によれ
ば、内部回路がアナログ量を取り扱い、不揮発性メモリ
を用いてアナログ量の微調整を行うトリミング手段とを
有する半導体装置において、トリミング手段は、抵抗回
路網と、この抵抗回路網の各節点に接続されるスイッチ
素子を有し，このスイッチ素子の導通・非導通制御をし
て抵抗回路網のうち指定された節点の出力を選択する選
択手段と、複数ビットの不揮発性メモリと、この不揮発
性メモリにHi,Lo データを書き込み制御する手段とを有
し、不揮発性メモリのHi,Lo データで選択手段に制御信
号を出力するトリミング状態記憶手段と、不揮発性メモ
リへのデータ書き込み制御を１度に限定する再書き込み
防止記憶手段と、を備えるものとする。

【００１７】また、内部回路がアナログ量を取り扱い、
不揮発性メモリを用いてアナログ量の微調整を行うトリ
ミング手段とを有する半導体装置において、トリミング
手段は、抵抗回路網と、この抵抗回路網の各節点に接続
されるスイッチ素子を有し，このスイッチ素子の導通・
非導通制御をして抵抗回路網のうち指定された節点の出
力を選択する選択回路と、複数ビットの不揮発性メモリ
と、この不揮発性メモリにHi,Lo データを書き込み制御
する書き込み制御する第１スイッチ素子とを有し、不揮
発性メモリのHi,Lo データで選択手段に制御信号を出力
するトリミング状態記憶手段と、書き込み制御手段によ
りデータを書き込み制御した後、該書き込みデータが正
しいことを判別する検証回路と、検証手段により判別し
た後、再書き込みを防止する再書き込み防止記憶回路
と、を備えるものとする。

【００１８】また、トリミング状態記憶回路は、不揮発
性メモリとしてEPROM(以下、不揮発性メモリをEPROM と
略記する）を用いることができる。かかる構成により、
半導体装置のトリミング調整は、半導体装置のシリアル
インタフェース回路にテスト信号、EPROM の単位記憶素
子への書き込み指令、確認信号、再トリミング防止用の
書き込み指令の各種データを伝送して、模擬テスト信号
でトリミング状態を変更して半導体装置内部のアナログ
量の最適なトリミング状態を検知し、書き込み指令でこ
の検知した最適トリミング状態のHiレベルに該当する単
位記憶素子に対して書き込み制御して最適トリミング状
態を固定化し、確認信号で上記Hiレベルに該当する単位
記憶素子の箇所にHiレベルが確実に記憶できたことを確
認した後、再トリミング防止用の書き込み指令を入力
し、再書き込み防止記憶回路の単位記憶素子に再トリミ
ング防止用のHiレベル状態を書き込み、再トリミング状
態への侵入を防止することにより、最適トリミング状態
を固定化することができる。

【００１９】また、トリミング状態記憶回路は、通常動
作時はロジック電源電圧で動作し，データ書き込み時は
書き込み電圧に接続され，非導通・導通でHi,Lo データ
を記憶するEPROM の単位記憶素子と、この単位記憶素子
の非導通・導通を検出する単位記憶素子の他方と直列に
接続されて電源0Vに接続される第１スイッチ素子と、EP
ROM と第１スイッチ素子との接続点に接続されデータ書
き込み時の後続回路への電流路を遮断する第２スイッチ
素子と、この第２スイッチ素子の出口(A点) に接続さ
れ, 初期化信号(INIT)との否定論理積をとるNAND素子
と、このNAND素子出力によって制御され, ロジック電源
電圧間に直列に接続され, かつ, この共通接続点が A点
に接続される第３・第４スイッチ素子と、NAND素子出力
とTEST信号との論理和を出するOR素子と、を備えて構成
することができる。

【００２０】かかる構成により、テストモードで模擬テ
スト信号を操作しトリミング状態を変更して半導体装置
内部のアナログ量の最適なトリミング状態を検知し、こ
の最適トリミング状態を固定化すべく書き込み指令で検
知したこの最適トリミング状態のHiレベルに該当する単
位記憶素子に対して書き込み制御するとき、EPROM の書
き込み電源電圧および同ゲート電圧を予め定められた電
圧値に切り替え、EPROM と第１スイッチ素子との接続点
に接続されデータ書き込み時の後続回路への電流路を遮
断する第２スイッチ素子をOFF モードにし、Hiレベルに
書き込み制御する該当する単位記憶素子の第１スイッチ
素子をONモードにして、EPROM にHiレベルを書き込む。
また、書き込み終了後、確認信号で上記Hiレベルに該当
する単位記憶素子の箇所にHiレベルが確実に記憶できた
ことを確認した後は、トリミング状態記憶回路は、上記
書き込みモードを解除し、EPROM の書き込み電源電圧お
よび同ゲート電圧を通常動作のロジック電源電圧値に切
り替え、第２スイッチ素子をONモードに切り替えて、EP
ROM に記憶された最適なトリミング状態にアナログ量を
選択して継続的に動作させることができる。

【００２１】また、EPROM を含む不揮発性メモリを用い
たデータ記憶回路において、記憶したデータを読み出す
とき、外部信号またはPower On Resetのような初期化信
号(INIT)がLo期間中に不揮発性メモリに書き込まれた当
該読み出しデータを確立し、続いて当該データが確立
し, 初期化信号(INIT)がHiになった後は、確定したデー
タをラッチして外部に出力する読み出し手段と、を備え
るものとする。

【００２２】また、データ記憶回路は、電源0Vに接続さ
れ，非導通・導通でHi,Lo データを記憶するEPROM の単
位記憶素子と、通常動作時はロジック電源電圧で動作
し，データ書き込み時は書き込み電圧に接続され, 書き
込み指令によって単位記憶素子に書き込み電圧を印加・
制御する第１スイッチ素子とその補助トランジスタと、
単位記憶素子の非導通・導通を検出する単位記憶素子の
他方と第１スイッチ素子との接続点に接続されデータ書
き込み時の後続回路への電流路を遮断する第２スイッチ
素子と、この第２スイッチ素子の出口(A点) に接続され
る NOT素子と, この NOT素子出力と初期化信号(INIT)と
の論理積をとる AND素子と, この AND素子出力によって
制御されロジック電源と A点との間に接続される第４ス
イッチ素子と, AND素子出力を反転する反転素子と, か
らなる読み出し手段と、を備えて構成することができ
る。

【００２３】かかる構成により、データ記憶回路は、デ
ータが確立した後、電源から電源0Vへの電流経路を遮断
し、消費電流が流れない構成とすることができる。デー
タ記憶回路を用いた半導体装置において、読み出し手段
は、反転素子出力とTEST信号との論理和を出力するOR素
子を備え、トリミング状態記憶回路を構成することがで
きる。

【００２４】かかる構成により、本発明によるデータ記
憶回路は、OR素子を用いてTEST信号の割り込みを可能に
することにより、半導体装置として上述した様に、テス
トモードで模擬テスト信号を操作しトリミング状態を変
更して半導体装置内部のアナログ量の最適なトリミング
状態を検知し、この最適トリミング状態のHiレベルに該
当する単位記憶素子に対して書き込み制御してEPROM に
Hiレベルを書き込み、書き込み終了後、確認信号で上記
Hiレベルに該当する単位記憶素子の箇所にHiレベルが確
実に記憶できたことを確認した後、上記書き込みモード
を解除し、EPROM の書き込み電源電圧および同ゲート電
圧を通常動作のロジック電源電圧値に切り替え、第２ス
イッチ素子をONモードに切り替えて、EPROM に記憶され
た最適なトリミング状態にアナログ量を選択して継続的
に動作させる半導体装置に利用することができる。

【００２５】また、再書き込み防止記憶回路は、上述し
たトリミング状態記憶回路に対して、NAND素子出力とTE
ST信号との論理和を出力するOR素子を NOR素子に置き換
え、TEST信号の端子を0V電源に接続して構成することが
できる。かかる構成により、トリミング状態記憶回路の
書き込み制御が、検証モードでHiレベルに該当する単位
記憶素子の箇所に Hi レベルが確実に記憶できたことを
確認した後、トリミング状態記憶回路にHiレベルの書き
込み操作と同様に、EPROM の書き込み電源電圧および同
ゲート電圧を予め定められた電圧値に切り替え、EPROM
と第１スイッチ素子との接続点に接続されデータ書き込
み時の後続回路への電流路を遮断する第２スイッチ素子
をOFF モードにし、再トリミング防止用の書き込み指令
を入力して再書き込み防止記憶回路の第１スイッチ素子
をONモードにして、再書き込み防止記憶回路の単位記憶
素子に再トリミング防止用のHiレベル状態を書き込むこ
とができる。この結果、再トリミング防止用のHiレベル
状態が以降のトリミング状態記憶回路の書き込みモード
をブロックし、半導体装置内部のアナログ量の最適なト
リミング状態を固定化することができる。

【００２６】また、この半導体装置のトリミング方法
は、テスト信号を入力し、トリミング状態記憶回路の模
擬Hi,Lo 信号としてのテスト信号から選択回路に導通・
非導通の制御信号を出力して最適トリミング状態を検出
するテストモードのステップと、個々のトリミング状態
記憶回路のEPROM の単位記憶素子に書き込み指令を入力
し、EPROM の単位記憶素子の内、テストモードで検出さ
れた最適トリミング状態のHiレベルに該当する単位記憶
素子に対して書き込み指令し，該当する単位記憶素子に
書き込み動作を行う書き込みモードのステップと、確認
信号を入力し、書き込みモードによって該当箇所の単位
記憶素子に確実にHiレベルが記憶できたか否かを判別
し、書き込みレベルが不確実なときは再度書き込みモー
ドで該当する単位記憶素子に書き込み動作を行う書き込
み検証モードのステップと、書き込み検証モードにてHi
レベルに該当する単位記憶素子の箇所にHiレベルが確実
に記憶できたことを確認した後、再トリミング防止用の
書き込み指令を入力し、再書き込み防止記憶回路の単位
記憶素子に再トリミング防止用のHiレベル状態を書き込
む再トリミング防止モードのステップと、を有すること
ができる。

【００２７】

【発明の実施の形態】図１は本発明の一実施例による半
導体装置およびそのトリミング方法を説明する要部ブロ
ック回路図、図２はトリミング状態記憶回路および再書
き込み防止記憶回路を説明する要部ブロック回路図、図
３はトリミング状態記憶回路図、図４は再書き込み防止
記憶回路図、図５はトリミング状態記憶回路の Hi レベ
ル書き込み前後のタイミング図を示し、(A) はテストモ
ードのタイミング図、(B) は書き込み後の書き込み検証
モードのタイミング図、図６は再書き込み防止記憶回路
の Hi レベル書き込み前後のタイミング図を示し、(A)
はテストモードのタイミング図、(B) は書き込み後の書
き込み検証モードのタイミング図、図10は一実施例によ
るシリアルインタフェース回路とその動作を説明するブ
ロック回路図、図12は他の実施例によるデータ記憶回路
図、図13はデータ記憶回路の詳細図、図14は不揮発メモ
リに書き込まれたデータがLoのときの各部動作波形図、
図15は書き込まれたデータがHiのときの各部動作波形
図、図16は EPROMからmbitのシリアルデータを読み出す
一実施例の回路図である。（実施形態１）図10を併用して図１において、本発明に
よる半導体装置１は、半導体装置１の内部回路1Aにアナ
ログ量を取り扱い、このアナログ量の微調整に電気的に
書き込み可能なプログラマブルメモリ(EPROM）を用い
て、トリミング手段を構成する半導体装置において、ト
リミング手段２は、抵抗回路網６と、この抵抗回路 (r1
〜rm) 網６の各節点p1,p2 ・・に接続されるスイッチ素
子 (s1〜sm-1) を有し，このスイッチ素子 (s1〜sm-1)
の導通・非導通制御をして抵抗回路網６の内, 指定され
た節点piの出力を選択する選択回路５と、複数ビットの
EPROM(G1) とこのEPROM(G1) にHi,Lo データを書き込み
制御する第１スイッチTr1 とを有し, EPROM(G1) のHi,L
o データで選択回路５に制御信号を出力するトリミング
状態記憶回路41〜4Nと、直列データDATAを入力し, この
直列データDATAからトリミング状態記憶回路41〜4Nの動
作を制御する各種信号((F1〜F4),FC,(T1〜T4),CH) を形
成するシリアルインタフェース回路３と、テストモード
でシリアルインタフェース回路３の直列データ(DATA)1B
を操作して最適トリミング状態をテスト・検出し, 書き
込みモードで検出された最適トリミング状態をEPROM(G
1) に書き込み制御し, 検証モードで書き込みモードで
トリミング状態記憶回路４のEPROM(G1) に書き込み・記
憶されたHi,Lo データが正しいことを判別した後，これ
以降の再トリミング動作を防止する再書き込み防止記憶
回路4Cと、を備えて構成される。

【００２８】かかる構成により、半導体装置１のトリミ
ング調整は、半導体装置１のシリアルインタフェース回
路３にテスト信号 (T1〜T4) 、EPROM の単位記憶素子(G
1)への書き込み指令 (F1〜F4) 、確認信号CH、再トリミ
ング防止用の書き込み指令FCの各種データを伝送して、
模擬テスト信号 (T1〜T4) でトリミング状態を変更して
半導体装置内部1Aのアナログ量の最適なトリミング状態
を検知し、書き込み指令 (F1〜F4) でこの検知した最適
トリミング状態の Hi レベルに該当する単位記憶素子(G
1)に対して書き込み制御して最適トリミング状態を固定
化し、確認信号CHで上記Hiレベルに該当する単位記憶素
子(G1)の箇所にHiレベルが確実に記憶できたことを確認
した後、再トリミング防止用の書き込み指令FCを入力
し、再書き込み防止記憶回路4Cの単位記憶素子(G1)に再
トリミング防止用のHiレベル状態を書き込み、以降の再
トリミング状態への侵入を防止することにより、最適ト
リミング状態を固定化することができる。（実施形態２）また、図12において、EPROM(G1(x))を含
む不揮発性メモリを用いたデータ記憶回路８ (81〜8N)
は、EPROM(G1(x))に記憶したデータHi,Lo を読み出すと
き、外部信号またはPower On Resetのような初期化信号
(INIT)がLo期間中に不揮発性メモリ(G1(x)) に書き込ま
れた当該読み出しデータのHiまたはLoを確立し、続いて
当該データのHiまたはLoが確立し, 初期化信号(INIT)が
Hiになった後は、確定した当該データのHiまたはLoをラ
ッチして外部に出力する読み出し手段と、を備えるもの
とする。

【００２９】また、データ記憶回路８は、電源0Vに接続
され，非導通・導通でHi,Lo データを記憶するEPROM(G1
(x))の単位記憶素子と、通常動作時はロジック電源電圧
VCCで動作し，データ書き込み時は書き込み電圧VCW に
接続され, 書き込み指令Vin(F1〜FN) によって単位記憶
素子(G1(x)) に書き込み電圧VCW を印加・制御する第１
スイッチ素子Tr1 とその補助トランジスタTr1Aと、単位
記憶素子(G1(x)) の非導通・導通を検出する単位記憶素
子(G1(x)) の他方と第１スイッチ素子Tr1 との接続点に
接続されデータ書き込み時の後続回路への電流路を遮断
する第２スイッチ素子Tr2 と、この第２スイッチ素子Tr
2 の出口(A点) に接続される NOT素子G82 と, この NOT
素子G82 の出力と初期化信号(INIT)との論理積をとる A
ND素子G83 と, この AND素子G83 の出力によって制御さ
れロジック電源VCC と A点との間に接続される第４スイ
ッチ素子Tr4 と, AND素子G83 の出力を反転する反転素
子G84 と, からなる読み出し手段と、を備えて構成する
ことができる。

【００３０】かかる構成により、データ記憶回路は、デ
ータが確立した後、電源から電源0Vへの電流経路を遮断
し、消費電流が流れない構成とすることができる。

【００３１】

【実施例】（実施例１）本発明による半導体装置を補足
説明する。図１において、半導体装置１は、内部回路に
アナログ量を取り扱う半導体回路1Aと、このアナログ量
の微調整（トリミング）を行うトリミング手段２と、を
備えて構成される。

【００３２】この様な半導体装置１の適用例として、例
えば、携帯機器に搭載されるリチウムイオン電池の充電
制御回路などがある。この様な目的では、例えば、バン
ドギャップ基準電圧と演算増幅器の回路構成で入力信号
や帰還信号にトリミング回路を挿入して微調整を行い精
密な精度を確保している。図示例の半導体回路1Aとし
て、例えば、バンドギャップ基準電圧を演算増幅器の
(+)入力端子に入力し、この演算増幅器の出力信号を端
子1cより取り出し、トリミング手段２の抵抗R1,R2,R3で
分圧し、抵抗R2の両端に直列回路からなるトリミング抵
抗回路網 (r1〜rm) を接続しこの抵抗の各節点 (p1〜pm
-1) に接続されるスイッチ素子 (s1〜sm-1) を接続し、
さらにスイッチ素子で選択・デコードすることにより、
トリミング状態記憶回路４（または、後述のトリミング
状態記憶回路９）の制御信号 (d1〜d4) の内、Hiレベル
出力のスイッチ素子を導通させることにより、この制御
信号 (d1〜d4) で選択された節点pxの分圧電位が選択さ
れて半導体回路1Aの入力端子1dに帰還され、ここでは演
算増幅器の (-)入力端子に負帰還されて、予め定められ
た基準出力を得ることができる。

【００３３】また、図１を併用しながら図10に一実施例
としてのシリアルインタフェース回路３を説明する。図
10において、このシリアルインタフェース回路３は、半
導体装置１をトリミング調整するときは、図示省略され
たトリミング治具からデータ(DATA)1Bと、クロック信号
(CLK)1C と、ストローブ信号(STB)1D が送信され、ま
た、この半導体装置１が電子装置、例えば、携帯用電話
機などに組み込まれているものとする。この様な場合、
携帯用電話機の押しボタンよりデータ(DATA)1Bと、クロ
ック信号(CLK)1C と、ストローブ信号(STB)1D を送信す
る。このデータは、図10で回路動作を後述・説明する
が、データ(DATA)1Bの一部（例えば,D12〜D16)に書き込
まれる制御データによって、ラッチ回路Q32,Q33,Q34 に
残りデータ(D1 〜D11)が書き込まれ、ラッチ回路Q32,Q3
3 のデータは、アドレスデータadr1,adr2 として半導体
回路1A内の予め定められた動作を実行させることができ
る。例えば、図10のラッチ回路Q33 のON,OFF,INC,DECの
ビット位置に Hi レベルを設定することにより、ONで電
源スイッチON、OFF で電源スイッチOFF 、また、INC,DE
C で音量の増加・減少を設定することができる。（実施例２）この実施例では、ラッチ回路Q34 のアドレ
スデータadr3をトリミング調整専用に用いているので以
下図10でその詳細を説明する。図10において、シリアル
インタフェース回路３は、直列データ(DATA)1Bを並列デ
ータ (D1〜D16)に変換するシフトレジスタQ31 と、この
シフトレジスタQ31 の並列データ (D1〜D16)の内、予め
定められたビット領域(D12〜D16)に書き込まれた制御デ
ータによって残りデータ (D1〜D11)の書き込み領域（図
示例ではラッチ回路Q32,Q33,Q34)を定める第１論理回路
(Q35〜Q39,Q35T〜Q37T) と、この第１論理回路出力（例
えば、(D12〜D16)が11111 のときQ32 、01111 のときQ3
3 、10111 のときQ34)で指定された書き込み領域Q32,Q3
3,Q34 に並列データの内の残りデータ (D1〜D11)をラッ
チする。図示例ではQ32,Q33 と、トリミング用ラッチ回
路Q34 と、を備えて構成される。

【００３４】なお、ここで第１論理回路(Q35〜Q39,Q35T
〜Q37T) には、予め定められたビット領域(D12〜D16)に
書き込まれた制御データ(10111) がトリミング用ラッチ
回路Q34 を指定し、かつ、再トリミング防止回路4Cの単
位記憶素子(G1)に再トリミング防止用の Hi レベル状態
が非書き込みであるときのみ制御出力を出力するトリミ
ング回路用の第２論理回路 (Q39,Q35T〜Q37T) を有し、
トリミング用ラッチ回路Q34 は、この第２論理回路 (Q3
9,Q35T〜Q37T) の出力によって伝送される直列データの
内、該当データをトリミング用ラッチ回路Q34 に取り込
むことができる様に構成される。

【００３５】具体的には、D12 の制御信号がスイッチSW
3,SW4 で選択され、再トリミング防止回路4Cが Hi レベ
ル非書き込みのとき、信号COMPが Hi レベルでスイッチ
SW3を導通し、再トリミング防止回路4Cが Hi レベル書
き込みのとき、信号COMPB がHi レベルでスイッチSW4
を導通し、信号COMPが Lo レベルでスイッチSW3 を非導
通とする。この結果、再トリミング防止回路4C Hi レベ
ル書き込みが行われたとき以降は、トリミング用ラッチ
回路Q34 へのデータ書き込みを実行することができな
い。即ち、最終トリミング調整終了後はどの様なモード
のパルス信号が製品に侵入しても再トリミングモードに
入らなくすることができる。

【００３６】上述した様に、再トリミング防止回路4Cの
EPROM(G1) にHiレベルが非書き込み状態の間は、第２論
理回路 (Q39,Q35T〜Q37T) によってトリミング用ラッチ
回路Q34 に割り付けられたデータを書き込むことができ
る。本発明の実施例では、半導体装置１の製品最終段階
でトリミング調整するとき、半導体装置１のシリアルイ
ンタフェース回路３にテスト信号 (T1〜T4) 、書き込み
指令 (F1〜F4) 、確認信号(CH)、再トリミング防止用の
書き込み指令(FC)の位置にHiレベルを入力することによ
り、これらの動作を実行することができる。（実施例３）次に、本発明による他の実施例を説明す
る。図２は図１に図示した半導体装置１のトリミング手
段２に関わる要部構成をさらに簡略図示したものであ
る。

【００３７】図２において、半導体装置１のトリミング
方法は、トリミング状態記憶回路41と、このトリミング
状態記憶回路41〜4Nを制御するための信号生成部40と、
シフトレジスタQ31(Q34)で構成されている。トリミング
データの入力は、例えば（実施例２）で説明した様に、
全てシフトレジスタQ31(Q34)を介して行われる。再度書
き込み防止動作は、図２に示した全体構成図の最終段の
再書込み防止部で行うことができる。

【００３８】かかる構成により、図示省略されたトリミ
ング治具からデータ(DATA)1Bと、クロック信号(CLK)1C
と、をシフトレジスタQ31 に送信し、再トリミング防止
用の書き込み指令(FC)が書き込まれる以前では、この送
信されたデータ(DATA)1BがシフトレジスタQ31,Q34 に書
き込まれ、複数個のトリミング状態記憶回路41〜4Nに各
種の制御信号が出力される。

【００３９】即ち、アナログ回路の最適トリミング状態
を検出するテストモードのステップでは、トリミング状
態記憶回路41〜4Nに模擬 Hi,Lo信号としてのテスト信号
T1〜TNを入力し、このテスト信号T1〜TNの出力信号d1〜
dNから図示省略された選択回路５のスイッチ素子 (s1〜
sm-1) を導通・非導通の制御して、最適なトリミング状
態を検出する。

【００４０】次に、このトリミング状態を書き込みモー
ドのステップで、個々のトリミング状態記憶回路41〜4N
のEPROM の単位記憶素子(G1)に書き込み指令F1〜FNを入
力し、EPROM の単位記憶素子(G1)の内、上記テストモー
ドで検出された最適トリミング状態のHiレベルに該当す
る単位記憶素子G1(x) に対して書き込み指令 (Hiレベ
ル) し，該当する単位記憶素子G1(x) にHiレベルを書き
込ませる。

【００４１】次に、書き込み検証モードのステップで、
確認信号CHを入力し、上記書き込みモードによって該当
箇所の単位記憶素子G1(x) に確実にHiレベルが記憶でき
たか否かを判別し、書き込みレベルが不確実なときは再
度書き込みモードで該当する単位記憶素子G1(x) に書き
込み動作を行う。尚、Hiレベルを記憶する単位記憶素子
G1(x) は、トリミングデータ出力d1〜dNが選択回路５の
スイッチ素子 (s1〜sm-1) と一対一に対応しているとき
は、トリミング状態記憶回路41〜4Nの内、いずれかのト
リミング状態記憶回路4xのEPROM の単位記憶素子G1(x)
に Hi レベルが書き込まれる。しかし、一般的には、記
憶・制御素子の低減化の観点からトリミングデータ出力
d1〜dNをデコードして選択回路５のスイッチ素子を制御
することが多い。この様な場合は複数のトリミング状態
記憶回路4xのEPROM の単位記憶素子G1(x) にHiレベルが
書き込まれる。

【００４２】次に、再トリミング防止モードのステップ
で、上記書き込み検証モードにてHiレベルに該当する単
位記憶素子G1(x) の箇所にHiレベルが確実に記憶できた
ことを確認した後、再トリミング防止用の書き込み指令
FCを入力し、再書き込み防止記憶回路4Cの単位記憶素子
(G1)に再トリミング防止用のHiレベル状態を書き込むこ
とができる。この再書き込み防止記憶回路4Cの単位記憶
素子(G1)に書き込まれた再トリミング防止用のHiレベル
状態は、図示例では右上部にあるAND 素子に出力され、
シフトレジスタQ31 あるいは、図１で例示するアドレス
出力adr1,adr2を他の制御目的に利用する場合では、ア
ドレス出力adr3を入力するシフトレジスタQ34 の書き込
み制御をブロックして、再書き込み防止記憶回路4Cの単
位記憶素子(G1)にHiレベルを書き込んだ後は、以降のト
リミング状態記憶回路41〜4Nの再トリミング動作を停止
することができる。（実施例４）以下、本発明によるトリミング状態記憶回
路４を図３、図５を用いて説明する。図３において、ト
リミング状態記憶回路41〜4Nは、トリミング状態記憶素
子EPROM へのデータ書き込み以外の読み出し専用の通常
動作時は、書き込み電圧VCWおよび記憶素子EPROM のゲ
ート電圧VCG はロジック電源電圧(5V)で動作し、記憶素
子EPROM(G1) にデータ書き込み時は、書き込み電圧(VCW
＝ 10V) 記憶素子EPROM のゲート電圧(VCG＝19V)の書き
込み電圧に接続され，非導通・導通でHi,Lo データを記
憶する点線の楕円で囲われたEPROM の単位記憶素子G1
と、この単位記憶素子G1の非導通・導通を検出する単位
記憶素子G1の他方と直列に接続される第１スイッチ素子
Tr1 と、EPROM(G1) と第１スイッチ素子Tr1 との接続点
に接続されデータ書き込み時の後続回路(Tr3MTr4,G2 ・
・) への電流路を遮断する第２スイッチ素子Tr2 と、こ
の第２スイッチ素子Tr2 の出口(A点) に接続され, 初期
化端子(INIT)との否定論理積をとるNAND素子G2と、この
NAND素子G2の出力によって制御され, ロジック電源電圧
(VCC-0V)間に直列に接続され, かつ, この共通接続点
（図示例ではドレイン）が A点に接続される第３・第４
スイッチ素子Tr3,Tr4 と、NAND素子G2出力をバッファ(G
3)し, TEST信号(TEST1〜TESTN)との論理和を出力するOR
素子G4と、を備えて構成することができる。

【００４３】かかる構成により、テストモードで模擬テ
スト信号(TEST1〜TESTN)を操作しトリミング状態を変更
して半導体装置内部1Aのアナログ量の最適なトリミング
状態を検知し、この最適トリミング状態を固定化すべ
く、第１スイッチ素子Tr1 のゲートに書き込み指令Vin
(F1〜FN) で検知したこの最適トリミング状態のHiレベ
ルに該当する単位記憶素子G1(x) に対して書き込み制御
するとき、EPROM の書き込み電源電圧VCW および同ゲー
ト電圧VCG を予め定められた電圧値(VCW＝10V), (VCG＝
19V)に切り替え、データ書き込み時の後続回路への電流
路を遮断する第２スイッチ素子Tr2 をOFF モードにし、
Hiレベルに書き込み制御する該当する単位記憶素子G1
(x) の第１スイッチ素子Tr1 をONモードにして、EPROM
にHiレベルを書き込むことができる。また、書き込み終
了後、確認信号CHで上記Hiレベルに該当する単位記憶素
子G1(x) の箇所にHiレベルが確実に記憶できたことを確
認した後は、トリミング状態記憶回路41〜4Nは、上記書
き込みモードを解除し、EPROM の書き込み電源電圧VCW
および同ゲート電圧VCG を通常動作のロジック電源電圧
値(VCW＝5V),(VCG＝5V) に切り替え、第２スイッチ素子
Tr2 をONモードに切り替えて、テストモードで選択さ
れ、EPROM に記憶された最適なトリミング状態にアナロ
グ量を選択して継続的に動作させることができる。（具体例）図３に一実施例によるトリミング状態記憶回
路41〜4Nの１ビット分を図示す。主な回路構成素子は、
トリミングデータを記憶するEPROM と、このEPROM に記
憶させるデータをHiにするかLoにするかを制御するため
の第１スイッチ素子Tr1 と、書き込みモード時に第３ス
イッチ素子Tr3, Tr4への電流経路を遮断するための第２
スイッチ素子Tr2 と、記憶したトリミングデータが確定
した後の漏れ電流を遮断するための第３スイッチ素子Tr
3, Tr4、NAND等のロジック回路から構成されている。ト
リミング状態記憶回路41〜4Nを複数ビット構成した場
合、VCG ラインと書き込み電圧VCW ラインの配線は、図
２で図示した様に、全てのトリミング状態記憶回路41〜
4Nで共通に接続して構成する。

【００４４】本発明による方法では、トリミング状態記
憶素子EPROM が導通か非導通かでトリミングデータの"
0", "1"を記憶させる。この動作は、上述した様に、最
適トリミング状態をテスト・検出するための (4,1)テス
トモード、テストモードで検出したトリミングデータを
記憶させる (4.2)書き込みモード、記憶したデータでア
ナログ量のトリミング出力を行う (4.3)トリミングモー
ドの３段階で行うことができる。以下に動作を詳細に説
明する。

【００４５】(4.1) テストモード図５の(A) において、書き込み電圧VCW,VCG ともに5V、
READ 端子にHi、初期化端子INITに最初Loでその後Hiに
変化する信号を印加することで、TEST端子 (T1〜TN) に
入力される信号Hi,Lo を直接トリミングデータ出力Vout
(d1〜dN) とし、トリミング状態をテスト・検出するこ
とができる。最適トリミング状態となるTEST端子 (T1〜
TN) に入力される信号Hi,Lo が、そのビットのトリミン
グデータとなる。

【００４６】(4.2) 書き込みモード書き込み電圧VCW を10V 、VCG を19V 、READ端子をLoに
設定する。トリミングデータがHiのビットは、ある期間
第１スイッチ素子Tr1 がONし、書き込み電圧端子VCW か
らグランドへ貫通電流が流れる。第１スイッチ素子Tr1
がONしている期間が書き込み期間（実際には約200ms)と
なる。従ってEPROM のフローティングゲートにキャリア
が注入され、閾値電圧Vth が上昇する。一方、トリミン
グデータがLoのビットは第１スイッチ素子Tr1 がOFF し
たままなので、書き込み電圧端子VCW からグランドへ貫
通電流が流れず、閾値電圧Vth も初期のままとなる。

【００４７】(4.3) トリミングモード図５の(B) において、書き込み電圧VCW,VCG ともに5V、
READ 端子をHi, TEST端子をLoに設定する。INIT端子に
はある期間Loでその後Hiになる信号を印加する。 (4.3.1) トリミングデータHiを記憶している場合初期化信号INITがLo期間は、NAND出力はHiであり、第３
スイッチ素子Tr3 がONし、第４スイッチ素子Tr4 がOFF
している。トリミングデータがHiの時は、EPROM の閾値
Vth が上昇（実際は約7V）しているためEPROM は非導通
の状態であり、A 点の電位はグランドとなる。その後、
初期化信号INITがHiになってもNAND出力はHiのまま変化
しない。EPROM は非導通、第４スイッチ素子Tr4 がOFF
しているため全ての電流経路が断たれ、消費電流の低減
となる。最終的なトリミングデータ出力はHiとなる。

【００４８】(4.3.1) トリミングデータLoを記憶してい
る場合初期化信号INITがLo期間は、NAND出力はHiであり、第３
スイッチ素子Tr3 がONし第４スイッチ素子Tr4 がOFF し
ている。トリミングデータがLoの時は、EPROMの閾値Vth
が初期のまま（実際上はVth ＜1V）なのでEPROM は導
通状態となり、A 点の電位は上昇しはじめる。最終的な
A 点の電位は、(EPROMのON抵抗＋Tr2 のON抵抗）と, 第
３スイッチ素子Tr3 のON抵抗との比で決まる。A 点の電
位を比較的高く（NANDの閾値Vth 以上に）するため、(E
PROMのON抵抗＋Tr2 のON抵抗）＜(Tr3のON抵抗）とす
る。A 点の電位はNANDの閾値Vth 以上になっているた
め、NANDはHiと認識している。初期化信号INITがHiにな
った時点でNAND出力がLoに変化するため第３スイッチ素
子Tr3 がOFF し、第４スイッチ素子Tr4 がONする。従っ
てA 点の電位は速やかに電源電圧まで上昇する。この時
第３スイッチ素子Tr3 はOFF しているため電流経路が断
たれる。最終的なトリミングデータ出力はLoとなる。（実施例５）また、図４において、再書き込み防止記憶
回路4Cは、図３で述べた上記トリミング状態記憶回路41
〜4Nに対して、NAND素子G2の出力をバッファ(G3)し, TE
ST信号 (T1〜TN) との論理和を出力するOR素子G4を NOR
素子G5に置き換え、TEST信号(T1〜TN) の端子を0V電源
に接続して構成することができる。

【００４９】かかる構成により、トリミング状態記憶回
路41〜4Nの書き込み制御が、検証モードでHiレベルに該
当する単位記憶素子G1(x) の箇所にHiレベルが確実に記
憶できたことを確認した後、トリミング状態記憶回路41
〜4NにHiレベルの書き込み操作と同様に、EPROM の書き
込み電源電圧VCW および同ゲート電圧VCG を予め定めら
れた電圧値(VCW＝10V), (VCC＝19V)に切り替え、EPROM
と第１スイッチ素子Tr1 との接続点に接続されデータ書
き込み時の後続回路Tr3,Tr4,G2・・への電流路を遮断す
る第２スイッチ素子Tr2 をOFF モードにし、再トリミン
グ防止用の書き込み指令FCを入力して再書き込み防止記
憶回路4Cの第１スイッチ素子Tr1 をONモードにして、再
書き込み防止記憶回路4Cの単位記憶素子G1に再トリミン
グ防止用のHiレベル状態を書き込むことができる。この
結果、再トリミング防止用のHiレベル状態が以降のトリ
ミング状態記憶回路41〜4Nの書き込みモードをブロック
し、半導体装置内部1Aのアナログ量の最適なトリミング
状態を固定化することができる。（具体例）図４に再書き込み防止記憶回路4Cを図示す
る。主な回路構成素子は、トリミングデータを記憶する
EPROM と、このEPROM に記憶させるデータをHiにするか
Loにするかを制御するための第１スイッチ素子Tr1 と、
書き込みモード時に第３スイッチ素子Tr3, Tr4への電流
経路を遮断するための第２スイッチ素子Tr2 と、記憶し
たトリミングデータが確定した後の漏れ電流を遮断する
ための第３スイッチ素子Tr3, Tr4、NAND等のロジック回
路G2,G3,G5から構成されている。即ち、トリミング状態
記憶回路41〜4Nと再書き込み防止記憶回路4Cとの差異
は、TEST端子位置がグランドに接続されている点と、最
終的な出力がOR素子G4ではなく NOR素子G5の出力になっ
ている点である。以下にこの動作を図６を併用して説明
する。

【００５０】図４，図６において、テストモード時は、
まだEPROM のフローティングゲートにキャリアが注入さ
れていないため、EPROM の閾値Vth は低く、VCG=5Vでも
十分に導通状態となる。 (5.1) テストモード書き込み電圧VCW,VCG ともに5V、READ端子をHi、INIT端
子に最初Loでその後Hiに変化する信号を印加する。INIT
＝Lo期間は、NAND出力がHiとなり第３スイッチ素子Tr3
がONするがEPROM は導通状態であるので A点の電位が上
昇する。この時ダミーデータはLoとなっている。次に初
期化信号INITがHiに変化すると同時にNAND出力はLoとな
り第３スイッチ素子Tr3 がOFF 、第４スイッチ素子Tr4
がONする。従って A点の電位は電源電圧まで引き上げら
れ、NAND出力はLoで固定される。ダミーデータはHiに変
化する。ダミーデータがLoの間シフトレジスタはリセッ
トされ前回のデータは消去される。ダミーデータがHiで
シフトレジスタに新しいデータを送る。この動作を繰り
返し最適なトリミング状態をテスト・検出することがで
きる。

【００５１】(5.2) 書き込みモード書き込みモードでの動作はトリミング状態記憶回路41〜
4Nと同様である。但し、ダミーデータ記憶部は必ずデー
タHiが書き込まれるようにシフトレジスタからの入力端
子が電源電圧に接続されている。 (5.3) 再度書き込み防止モード再度書き込みモードの動作もトリミング状態記憶回路41
〜4Nのトリミングモードと同様である。但し、最終段の
ORがNOR になっているため、書き込みモード後のダミー
データ出力は "Lo" 固定となる。従って、書き込み動作
後はシフトレジスタのリセットが解除されることはな
く、再度書き込みの防止となる。

【００５２】以上述べた様に、従来技術では、例えばダ
イオードを用いたトリミング回路では、各ダイオード毎
に外部パットが接続されているため非常に回路面積が大
きくなっていた。またポリシリコンフューズを用いたト
リミング回路でも、その構成上外部パットは特に必要な
く、またモールド後のトリミングも可能ではあるが、ポ
リシリコンフューズに大電流を流し溶断しているため、
ON抵抗の小さなMOS スイッチが必要となる。通常ON抵抗
を下げるためにはゲート幅を大きくレイアウトしなけれ
ばならないので、結果的に全体のレイアウト面積が大き
くなる。

【００５３】本発明によれば、外部パットはトリミング
回路のビット数に関わらず２つで良いこと、その２パッ
トもモールド成形後も外部に出せばモールド成形後のト
リミングが可能になることなどの効果が得られる。また
書き込み時に高電圧を扱うが、それによるレイアウト面
積の増加が比較的少なくて済む。また、データ記憶方法
がデバイスの破壊ではないので、半導体装置の信頼性な
どの面の不安材料を除去でき、再度書き込み防止記憶回
路を設けることにより、一度記憶したデータが外部から
のノイズや人為的ミスなどで更新されることがなく、扱
いやすい半導体装置を提供することができる。（実施例６）図12において、本発明によるデータ記憶回
路８は、トランジスタTr1,Tr1A,Tr2,Tr4、抵抗R7、EPRO
M(G1(x))、インバータ(NOT素子)G82,G84、AND 素子G83
から構成されている。図12のトランジスタTr2 を挟んで
左側は、データ書き込み部であり、従来技術の図９の
(B) のトリミングデータ記憶回路7Cで説明した従来回路
と同じであるが、トランジスタTr2 の右側は、データ読
み出し部であり、従来回路と回路構成が異なり、制御信
号(INIT)が追加される。この制御信号(INIT)がLoの期間
で出力データを確立し、次に制御信号(INIT)をHiに切り
替えてLoの期間で確立した出力データをラッチして、電
源VCC からの電流経路を遮断させる。

【００５４】以下、データ記憶回路８の動作原理を詳細
に述べる。本発明のデータ記憶回路８は、EPROM(G1(x))
へのデータ書き込み後のEPROM(G1(x))の状態は従来技術
と同様に、ディジタルデータLoを記憶しているとき、そ
の閾値電圧Vthrom-Lが低く、ディジタルデータHiを記憶
しているとき、その閾値電圧Vthrom-Hが高くなる。記憶
したデータを読み出すとき、EPROM(G1(x))の制御端子VC
G にVthrom-L＜VCG ＜Vthrom-Hなる読出制御電圧VCG を
印加し、READ端子に電源電圧VCC と同じ電圧を印加して
HiレベルとしてトランジスタTr2 を導通状態にする。ま
た、EPROM(G1(x))のON抵抗（導通状態の抵抗値）に対し
てトランジスタTr4 のON抵抗が大きくなる様にトランジ
スタTr4 の電極寸法比(W/L) を予め定められた値に調整
しておく。

【００５５】(1) 記憶データLoを読み出すとき、図14を併用して説明する。制御信号(INIT=Lo) の期間(0
〜50μsec)は、NOT 素子G82 の出力(Hi,Lo) の如何に係
わらず AND素子G83 の出力はLoとなり、トランジスタTr
4 はON状態となる。記憶データLoを読み出すとき、EPRO
M(G1(x))の読出制御電圧 VCG＞Vthrom-Lであるので、EP
ROM(G1(x))は導通状態にあり、EPROM(G1(x))のON抵抗値
＜トランジスタTr4 のON抵抗値である。従って、node A
の電位ハ電源0Vの GNDレベルまで低下し、NOT 素子G82
の出力はHiとなる。このときは、トランジスタTr4 から
トランジスタTr3,EPROM(G1(x))への電流経路ができてお
り、電源電圧VCC から電源0Vへの電流が流れ続けてい
る。図示例では図14の(D) の約22μA が消費電流として
流れている。

【００５６】その後、時刻50μsec の時点で制御信号(I
NIT=Hi) に切り替わると、AND 素子G83 の入力は両者と
もHiとなるので、AND 素子G83 の出力もHiに変化し、ト
ランジスタTr4 は OFF状態となる。トランジスタTr4 が
OFF すれば電流経路は完全に遮断され、node-Aも図14の
(B) に図示される様に GNDレベルに固定される。このと
き、出力VoはNOT 素子G84 により反転されてLoとなり、
EPROM(G1(x))に記憶されたデータLoを読み出すことがで
きる。そして、再び制御信号(INIT=Lo) にならない限
り、AND 素子83の出力は、Hiに固定される。

【００５７】(2) 記憶データHiを読み出すとき、図15を併用して説明する。制御信号(INIT=Lo) の期間(0
〜50μsec)は、(1) の記憶データLoを読み出すときと同
様に、NOT 素子G82 の出力(Hi,Lo) の如何に係わらず A
ND素子G83 の出力はLoとなり、トランジスタTr4 はON状
態となる。記憶データHiを読み出すとき、EPROM(G1(x))
の読出制御電圧 VCG＜Vthrom-Hであるので、EPROM(G1
(x))は非導通状態にあり、node-Aの電位は電源VCC レベ
ルまで引き上げられ、NOT 素子G82 の出力はLoとなる。
このとき、(1) の記憶データLoを読み出すときと異な
り、EPROM(G1(x))は OFFしているので、電流経路はどこ
にも存在せず、電流が流れることがない。

【００５８】その後、時刻50μsec の時点で制御信号(I
NIT=Hi) に切り替わっても、 NOT素子G82 の出力がHiに
固定されているので、 AND素子G83 の出力はLoに固定さ
れたままとなる。このとき、出力VoはNOT 素子G84 によ
り反転されてHiとなり、EPROM(G1(x))に記憶されたデー
タHiを読み出すことができる。そして、AND 素子83の出
力は、制御信号(INIT=Lo) になっても、Loに固定された
状態となる。（具体例の詳細）図13に本発明によるデータ記憶回路を
トランジスタレベルに展開した一実施例を図示例する。
図13において、EPROM(G1(x))は、図中に抜き出して図示
した様に、容量CcとNch-MOSFETのゲート回路とが直列接
続された構成になっており、このNch-MOSFETのゲートは
フローティングゲートとなっている。このフローティン
グゲートの電位は、VCG に対して容量CcとNch-MOSFETの
ゲート容量Cgとの容量比で定まる。また、EPROM(G1(x))
のON抵抗値はNch-MOSFETの電極サイズ比(W/L) で定ま
り、本発明に一実施例では、 W=3.2μm, L=1.6μm であ
る。

【００５９】トランジスタTr2 は、データ記憶回路の書
き込み部CW(CW1〜CWm)と後続の読み出し部とを電気的に
分離するためのスイッチであり、ON抵抗値を下げるた
め、このトランジスタTr2 のW=10μm とした。トランジ
スタTr4 は、上記EPROM(G1(x))のON抵抗値に対して大き
めに設定する必要があり、 W=3.2μm に対してL=15μm
とした。また、トランジスタTr4 以降の信号は、Hi,Lo
の一般的なディジタル信号であり、 NOT素子G82,G84 お
よび AND素子G83 は一般的なディジタル論理回路とし
て、電極サイズも最小サイズを用いた。

【００６０】図13に図示する様に、本発明の回路構成で
は、Vin(書き込み制御信号),VCG(読出制御信号), READ
(EPROM と読み出し部との接続信号),書き込み電圧VCW,
および電源電圧VCC が必要である。書き込み制御信号Vi
n の端子には、記憶するデータを入力する。EPROM(G1
(x))にデータHiを記憶させるとき、Vin=Hiとなり、トラ
ンジスタTr1AがONし、トランジスタTr1 のゲート電圧が
このトランジスタTr1 の閾値Vthp以下に低下してトラン
ジスタTr1 をONさせる。EPROM(G1(x))のVCG には、予め
定められた高電圧(14V程度) が印加されており、トラン
ジスタTr1 がONすることにより、当該EPROM(G1(x))に大
電流が流れ、高電界とこの大電流によって発生したホッ
トエレクトロンによって、フローティングゲートの電位
が下げられ、当該EPROM(G1(x))の閾値電圧(Vthrom-H)を
上昇させることができる。

【００６１】EPROM(G1(x))にデータLoを記憶させると
き、Vin=Loとなるので、トランジスタTr1AはOFF してお
り、トランジスタTr1 のゲート電圧は書き込み電圧VCW
と同等になり、このトランジスタTr1 もOFF 状態であ
る。このときも、EPROM(G1(x))のVCG には、予め定めら
れた高電圧(14V程度) が印加されておりが、トランジス
タTr1 がOFF していることにより、当該EPROM(G1(x))に
大電流が流れず、従って、ホットエレクトロンが流れ
ず、フローティングゲートの電位は変化せず、従って、
当該EPROM(G1(x))の閾値電圧(Vthrom-L)も変化しない。

【００６２】本発明では、書き込み電圧VCW は、EPROM
(G1(x))にデータを書き込みさせるとき、10V とし、EPR
OM(G1(x))からデータを読み出しするとき、電源電圧VCC
とする。また、データHiを記憶させるときのトランジ
スタTr1 のゲート電圧が、書き込み電圧VCW の1/2 とな
る様にトランジスタTr1Aの電極サイズ比(W/L) と抵抗R7
の値を設定している。

【００６３】次に、EPROM(G1(x))がON状態のとき、記憶
されたデータ(Hi,Lo) を読み出すためにには、信号(INI
T=Lo) の期間が必要である。また、記憶されたデータ(H
i,Lo) をラッチし、電流経路を遮断するためには、信号
(INIT=Hi) にしなければならない。従って、EPROM(G1
(x))に電源を投入した直後は、信号(INIT=Lo) であり、
ある期間経過し、データ(Hi,Lo) が確定した後、信号(I
NIT=Hi) にする様に、例えば、Power On Reset信号をIN
ITの端子に入力させる。 VCG端子には、データを書き込
みするとき、本発明の一実施例では、14V 程度の高電圧
を印加し、データを読み出しするとき、Vthrom-L＜VCG
＜Vthrom-Hなる電圧VCG を印加する。本発明による一実
施例では、Vthrom-L＜1.5V, Vthrom-H＞4Vであるので、
1.5V＜VCG＜4Vの範囲内の電圧VCG が選択される。

【００６４】次に、図14、図15は、図13の回路定数にお
けるシュミレーション結果を図示する。このシュミレー
ション結果からも、本発明のデータ記憶回路で正常に記
憶したデータ(Lo,Hi) が正しく読み出していることが分
かる。また、データ(Lo,Hi)が確定した後は、記憶デー
タの(Lo,Hi) に関わらず、消費電流が0Aになっているこ
とが分かる。

【００６５】次に、図13は、EPROM(G1(x))の1bit分のみ
の構成例を図示したものであるが、実際は1bitのみで構
成されることはなく、アレイ構造をとることが多い。図
16にアレイ構造にした場合の基本回路図を図示する。nb
itのEPROM(G1(x))を並列に接続しパラレルでデータを読
み出すときは、図12にトリミング状態記憶回路８で図示
されるデータ記憶回路81〜8nを n個並列に並べれば良
い。

【００６６】また、EPROM(G1(x))に書き込まれたmbitの
データをシリアルデータとして読み出すときは、図16に
図示する様に、トランジスタTr1A,Tr1, 抵抗R7,EPROM(G
1(x)) からなる m個の書き込み部(CW1〜CWm)を並列に配
置し、この書き込み部(CW1〜CWm)から m個のトランジス
タTr2(Tr21〜Tr2m) を介して、 NOT素子82,84, AND素子
83およびトランジスタTr4 からなる 1個の読み出し部に
読み出すことにより、mbitのシリアルデータを読み出す
ことがーできる。このシリアルでデータを読み出し方法
は、例えば、各bit に対応するREAD信号(READ(m)) に順
次Loを入力し、この READ(m)信号に同期して INIT(m)信
号にLoパルス入力することによって、例えば、EPROM(G1
(x))に記憶されたデータを最上位ビットから読み出すこ
とができる。また、(m×n)のEPROM(G1(x))を２次元に配
列するときは、上述したmbitのシリアルデータを読み出
し回路を n個並列に配置して構成することができる。（実施例７）また、データ記憶回路８ (81〜8N) を用い
た半導体装置において、読み出し手段は、反転素子G84
の出力とTEST信号 (T1〜TN) との論理和を出力する点線
で図示されるOR素子G4を備え、トリミング状態記憶回路
９ (91〜9N) を構成することができる。

【００６７】かかる構成により、本発明によるデータ記
憶回路８ (81〜8N) は、OR素子G4を用いてTEST信号 (T1
〜TN) の割り込みを可能にすることにより、先に実施例
１〜実施例５で述べた半導体装置としての機能をそのま
ま継承することができる。即ち、、テストモードで模擬
テスト信号を操作しトリミング状態を変更して半導体装
置内部のアナログ量の最適なトリミング状態を検知し、
この最適トリミング状態のHiレベルに該当する単位記憶
素子に対して書き込み制御してEPROM にHiレベルを書き
込み、書き込み終了後、確認信号で上記Hiレベルに該当
する単位記憶素子の箇所にHiレベルが確実に記憶できた
ことを確認した後、上記書き込みモードを解除し、EPRO
M の書き込み電源電圧および同ゲート電圧を通常動作の
ロジック電源電圧値に切り替え、第２スイッチ素子をON
モードに切り替えて、EPROM に記憶された最適なトリミ
ング状態にアナログ量を選択して継続的に動作させる半
導体装置に利用することができる。

【００６８】また、トリミング状態記憶回路４で述べた
回路と、データ記憶回路８で述べた回路との基本的差異
は、トリミング状態記憶回路４のEPROM(G1(x))が書き込
み電圧VCW に接続されているのに対して、データ記憶回
路８のEPROM(G1(x))は電源0VのGND 側に接続され、この
回路接続の差異に基づいて周辺の回路構成が異なってい
るものである。この様な構成の差は、前者トリミング状
態記憶回路４のEPROM(G1(x))の信号VCG に印加する入力
信号が電源0Vの GNDレベルを基準とするとき、書き込み
電圧VCW や電源電圧VCC の変動分を加味すると許容幅が
狭くなるのに対して、データ記憶回路８のトリミング状
態記憶回路では、EPROM(G1(x))の回路構成が電源0Vを G
NDレベルの基準としているので、信号VCG に印加する入
力信号の許容幅が狭くなると言う問題を解消することが
できる。

【００６９】また、実施例５で述べたと同様に、再書き
込み防止記憶回路9Cは、図示省略するが、図13に図示さ
れる回路構成で、 NOT素子G84 以降の接続を、先に図４
で述べた再書き込み防止記憶回路4Cの接続が、図３のト
リミング状態記憶回路41〜4Nからの変更と同様に実施す
ることができる。即ち、実施例５の防止記憶回路4Cで
は、NAND素子G2の出力をバッファ(G3)し、TEST信号 (T1
〜TN) との論理和を出力するOR素子G4を NOR素子G5に置
き換えてTEST信号 (T1〜TN) の端子を0V電源に接続して
構成していたものを、再書き込み防止記憶回路9Cでは、
TEST信号 (T1〜TN) との論理和を出力するOR素子G4を N
OR素子G5に置き換え、TEST信号 (T1〜TN)の端子を0V電
源に接続して構成することができる。

【００７０】

【発明の効果】本発明によれば、集積回路(IC)の製品最
終段階での調整を目的とし、また、集積回路のチップ面
積の増大をきたすことなく、外部端子の増加も最小限に
とどめ、高精度で安定なトリミング調整手段を有し、最
適なトリミング状態に調整されたことを確認でき、最終
トリミング調整終了後はどの様なモードのパルス信号が
製品に侵入しても再びトリミングモードに入らなくする
ことができる半導体装置およびそのトリミング方法を提
供することができる。

【００７１】また、本発明のデータ記憶回路は、不揮発
性メモリからデータを読み出すとき、電源を読み出すと
きのみ電源からGND に電流が流れるが、読み出しデータ
が確定した後はこの電流経路を完全に遮断するため、消
費電流の極めて少ないEPROM回路を構成することができ
る。またこのデータ記憶回路は、データ出力部の回路構
成が比較的単純であるので、集積回路基板のレイアウト
面積が増大することもなく構成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置およびその
トリミング方法を説明する要部ブロック回路図

【図２】トリミング状態記憶回路および再書き込み防止
記憶回路を説明する要部ブロック回路図

【図３】トリミング状態記憶回路図

【図４】再書き込み防止記憶回路図

【図５】トリミング状態記憶回路の Hi レベル書き込み
前後のタイミング図を示し、(A) はテストモードのタイ
ミング図、(B) は書き込み後の書き込み検証モードのタ
イミング図

【図６】再書き込み防止記憶回路の Hi レベル書き込み
前後のタイミング図を示し、(A) はテストモードのタイ
ミング図、(B) は書き込み後の書き込み検証モードのタ
イミング図

【図７】従来技術によるトリミング回路の構成図

【図８】従来技術によるトリミングデータ記憶回路図

【図９】他の従来技術によるトリミングデータ記憶回路
図であり、 (A)はポリシリコンフューズを用いたトリミ
ングデータ記憶回路図、 (B)はEPROM を電源0Vに接続し
たトリミングデータ記憶回路図

【図10】一実施例によるシリアルインタフェース回路と
その動作を説明するブロック回路図

【図11】他の従来技術によるトリミング完了後、再書き
込み防止機能を有するEEPROMプログラミング回路図

【図12】本発明による他の実施例によるデータ記憶回路
図（他のトリミング状態記憶回路図）

【図13】データ記憶回路の詳細図

【図14】不揮発メモリに書き込まれたデータがLoのとき
の各部動作波形図

【図15】書き込まれたデータがHiのときの各部動作波形
図

【図16】EPROM からmbitのシリアルデータを読み出す回
路図

【符号の説明】

１半導体装置 1A 半導体回路 1B データ 1C クロック 1D ストローブ信号 1a〜1d 端子２トリミング手段３シリアルインタフェース回路４トリミング状態記憶回路 41〜4N トリミング状態記憶回路 4C 再書き込み防止記憶回路５,5A 選択回路６抵抗回路網７,7A,7B,7C トリミング記憶回路８, 81〜8n データ記憶回路 adr1〜adr3 アドレスデータ comp,compB 調整完了信号 d1〜d4 制御信号 R1〜R8, r1〜rm 抵抗 s1〜s3,sm-1,SW3,SW4 スイッチ素子 Tr1 第１スイッチ素子 Tr1A 補助トランジスタ Tr2,Tr21〜Tr2m 第２スイッチ素子 Tr3 第３スイッチ素子 Tr4 第４スイッチ素子 Tr81〜Tr89 トランジスタ p1〜pm-1,p16 節点 px 最適トリミング状態節点 A,B 節点 D1〜D16 並列データ F フューズ F1〜F4 書き込み指令 FC 再トリミング防止用書き込み指令 T1〜T4 テスト信号 CH 確認信号 G1,G1(x) EPROM 単位記憶素子 G2〜G5,G82〜G84 論理素子 CW1〜CWn 書き込み部 READ,INIT 制御信号 VCW,VCG EPROM 書き込み電圧 Q11,Q12 能動素子 Q31 シフトレジスタ Q32,Q33 ラッチ回路 Q34 トリミング用ラッチ回路 Q35 〜Q38 第１論理回路 Q35T〜Q37T,Q39 第２論理回路 Ra〜Rd 抵抗網 VCC 電源電圧 GND 電源0V 110,112 シフトレジスタ 126,128 ラッチ 142 EEPROM 114,138 AND 素子 116,140 フリップフロップ 130 プローブパッド 132 1 ビットEEPROM 134 AND 素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 17/00 ６０１Ｐ６１４

Claims

【特許請求の範囲】

【請求項１】内部回路がアナログ量を取り扱い、不揮発
性メモリを用いて前記アナログ量の微調整を行うトリミ
ング手段を有する半導体装置において、トリミング手段は、抵抗回路網と、この抵抗回路網の各
節点に接続されるスイッチ素子を有し，このスイッチ素
子の導通・非導通制御をして抵抗回路網のうち指定され
た節点の出力を選択する選択手段と、複数ビットの不揮発性メモリと、この不揮発性メモリに
Hi,Lo データを書き込み制御する手段とを有し、前記不
揮発性メモリのHi,Lo データで前記選択手段に制御信号
を出力するトリミング状態記憶手段と、前記不揮発性メモリへのデータ書き込み制御を１度に限
定する再書き込み防止記憶手段と、を備える、ことを特徴とする半導体装置。
【請求項２】内部回路がアナログ量を取り扱い、不揮発
性メモリを用いて前記アナログ量の微調整を行うトリミ
ング手段を有する半導体装置において、トリミング手段は、抵抗回路網と、この抵抗回路網の各
節点に接続されるスイッチ素子を有し，このスイッチ素
子の導通・非導通制御をして抵抗回路網のうち指定され
た節点の出力を選択する選択回路と、複数ビットの不揮発性メモリと、この不揮発性メモリに
Hi,Lo データを書き込み制御する書き込み制御する第１
スイッチ素子とを有し、前記不揮発性メモリのHi,Lo デ
ータで前記選択手段に制御信号を出力するトリミング状
態記憶手段と、前記書き込み制御手段によりデータを書き込み制御した
後、該書き込みデータが正しいことを判別する検証回路
と、検証手段により判別した後、再書き込みを防止する再書
き込み防止記憶回路と、を備える、ことを特徴とする半導体装置。
【請求項３】請求項２に記載の半導体装置において、トリミング状態記憶回路は、不揮発性メモリとしてEPRO
M を用いる、ことを特徴とする半導体装置。
【請求項４】請求項３に記載の半導体装置において、トリミング状態記憶回路は、通常動作時はロジック電源
電圧で動作し，データ書き込み時は書き込み電圧に接続
され，非導通・導通でHi,Lo データを記憶するEPROM の
単位記憶素子と、この単位記憶素子の非導通・導通を検
出する単位記憶素子の他方と直列に接続されて電源0Vに
接続される第１スイッチ素子と、EPROMと第１スイッチ
素子との接続点に接続されデータ書き込み時の後続回路
への電流路を遮断する第２スイッチ素子と、この第２ス
イッチ素子の出口(A点) に接続され, 初期化信号(INIT)
との否定論理積をとるNAND素子と、このNAND素子出力に
よって制御され, ロジック電源電圧間に直列に接続さ
れ, かつ, この共通接続点が前記 A点に接続される第３
・第４スイッチ素子と、NAND素子出力とTEST信号との論
理和を出するOR素子と、を備える、ことを特徴とする半導体装置。
【請求項５】EPROM を含む不揮発性メモリを用いたデー
タ記憶回路において、記憶したデータを読み出すとき、
外部信号またはPower On Resetのような初期化信号(INI
T)がLo期間中に不揮発性メモリに書き込まれた当該読み
出しデータを確立し、続いて当該データが確立し, 初期
化信号(INIT)がHiになった後は、前記確定したデータを
ラッチして外部に出力する読み出し手段と、を備える、
ことを特徴とするデータ記憶回路。
【請求項６】請求項５に記載のデータ記憶回路におい
て、データが確立した後、電源から電源0Vへの電流経路を遮
断し、消費電流が流れない、ことを特徴とするデータ記
憶回路。
【請求項７】電源0Vに接続され，非導通・導通でHi,Lo
データを記憶するEPROM の単位記憶素子と、通常動作時
はロジック電源電圧で動作し，データ書き込み時は書き
込み電圧に接続され, 書き込み指令によって前記単位記
憶素子に書き込み電圧を印加・制御する第１スイッチ素
子とその補助トランジスタと、前記単位記憶素子の非導
通・導通を検出する単位記憶素子の他方と第１スイッチ
素子との接続点に接続されデータ書き込み時の後続回路
への電流路を遮断する第２スイッチ素子と、この第２ス
イッチ素子の出口(A点) に接続される NOT素子と, この
NOT素子出力と初期化信号(INIT)との論理積をとる AND
素子と, この AND素子出力によって制御されロジック電
源と前記 A点との間に接続される第４スイッチ素子と,
前記 AND素子出力を反転する反転素子と, からなる読み
出し手段と、を備える、ことを特徴とするデータ記憶回路。
【請求項８】請求項５ないし請求項７のいずれかの項に
記載のデータ記憶回路を用いた半導体装置において、読
み出し手段は、反転素子出力とTEST信号との論理和を出
力するOR素子を備え、トリミング状態記憶回路を構成す
る、ことを特徴とする半導体装置。
【請求項９】請求項３、請求項４または請求項８のいず
れかの項に記載の半導体装置において、再書き込み防止記憶回路は、前記トリミング状態記憶回
路に対して、NAND素子出力とTEST信号との論理和を出力
するOR素子を NOR素子に置き換え、TEST信号の端子を0V
電源に接続して構成する、ことを特徴とする半導体装置。
【請求項１０】請求項３ないし請求項９のいずれかの項
に記載の半導体装置またはデータ記憶回路を用いた当該
半導体装置のトリミング方法において、テスト信号を入力し、トリミング状態記憶回路の模擬 H
i,Lo信号としてのテスト信号から選択回路に導通・非導
通の制御信号を出力して最適トリミング状態を検出する
テストモードのステップと、個々のトリミング状態記憶回路のEPROM の単位記憶素子
に書き込み指令を入力し、前記EPROM の単位記憶素子の
内、前記テストモードで検出された最適トリミング状態
のHiレベルに該当する単位記憶素子に対して書き込み指
令し，該当する単位記憶素子に書き込み動作を行う書き
込みモードのステップと、確認信号を入力し、前記書き込みモードによって該当箇
所の単位記憶素子に確実にHiレベルが記憶できたか否か
を判別し、書き込みレベルが不確実なときは再度書き込
みモードで該当する単位記憶素子に書き込み動作を行う
書き込み検証モードのステップと、前記書き込み検証モードにてHiレベルに該当する単位記
憶素子の箇所にHiレベルが確実に記憶できたことを確認
した後、再トリミング防止用の書き込み指令を入力し、
再書き込み防止記憶回路の単位記憶素子に再トリミング
防止用のHiレベル状態を書き込む再トリミング防止モー
ドのステップと、を有する、ことを特徴とするトリミング方法。