JP4608990B2 - 半導体装置およびトリミング方法 - Google Patents
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Description
トリミングは、機能回路ブロックの特性を測定し、その測定結果に応じて、抵抗素子などからなるトリミング素子のアレイを任意の抵抗値に設定する際に、その抵抗素子を選択するための情報(以下、トリミングデータ)を確定する作業である。確定したトリミングデータに応じてトリミング素子のアレイの回路構成を変化させると、それによって当該機能回路ブロックの特性が変化する。
この場合、トリミングデータを外部から書き換えることが可能となる。トリミング機能付き集積回路において、トリミングデータは回路特性を決める重要な情報であり、これが書き換えられることを有効に防止する必要がある。
また、特許文献2では、テスタ側から入力されるプロテクト解除信号がオフのときは外部から半導体集積回路へのアクセスを禁止し、テスタを用いたトリミングデータの格納時は、このプロテクト解除信号をオンさせている。
この半導体集積回路1は、半導体チップがパッケージに収容されているものであり、半導体チップは単数でも複数でもよい。半導体チップを複数とする場合は、ウエアプロセスの共通性が高いブロックを同一チップに集積化することが望ましい。一例としては、全体の回路を、不揮発性メモリのチップと、トリミングの対象である機能回路ブロックを含むチップとに分けて集積化することができる。以下の説明では、半導体チップは単数で、不揮発性メモリと機能回路ブロックが同一チップに集積化されていることを前提とする。
図示例では、MONOS型メモリ素子3Aにより不揮発性メモリ3を構成している。MONOS型メモリ素子3Aは、チャネルが形成される不純物拡散層としての半導体領域上に、酸化膜、窒化膜、酸化膜からなるONO膜と、ゲート電極とが積層されており、ONO膜内の電荷トラップに、たとえばチャネルからマイノリティキャリアを注入することによりデータ記憶が可能である。マトリクス状に配置されたMONOS型メモリ素子3Aは、ワード線WLにより同一行のメモリ素子のゲートが共通に結合され、ソース線SLにより同一列のメモリ素子のソースが共通に結合され、ビット線BLにより同一列のメモリ素子のドレインが共通に結合されている。
ゲート制御回路4は、複数接続されているワード線WLのうち選択されたワード線WLに所定のゲート電圧を印加する。同様に、ソース制御回路5は、複数接続されているソース線SLのうち選択されたソース線に所定のソース電圧を印加し、ドレイン制御回路6は、複数接続されているビット線BLのうち選択されたビット線BLに所定のドレイン電圧を印加する。なお本例では、つぎに示す動作方法に従えば、ソース制御回路5により全てのソース線が選択され、所定の基準電圧、たとえば接地電圧が一括して印加される。
とくに図示しないが、これらの3つの制御回路4〜6にロウデコーダまたはカラムデコーダが接続されている。ロウデコーダは、入力されるアドレス信号をデコードし、ゲート制御回路4によりゲート電圧を印加すべきワード線WLを選択する。カラムデコーダは、入力されるアドレス信号をデコードし、主に、ドレイン制御回路6によりドレイン電圧を印加すべきビット線BLを選択し、読み出し時に全てのビット線BLをフローティング状態にする。
ある書き込み手法によれば、ワード線WLとビット線BLを任意に選択すると、その選択により特定される素子において、ソースを基準として各々適切な電圧がドレインとゲートに印加される。これにより、チャネルを走行するマイノリティキャリアが高いエネルギーを得てONO膜に注入される。書き込み対象のメモリ素子が結合された複数のビット線BLにおいて電圧を印加する、印加しないを選択することにより、電荷の注入と非注入の任意の組み合わせが可能であり、これにより同一行内に所定のバイナリウエイトのデータを書き込むことができる。この動作を、各行ごとに繰り返すと不揮発性メモリ3全体にデータを書き込むことができる。このような手順でトリミングデータを不揮発性メモリ3に書き込むことを、本明細書では「トリミングデータの格納」と称する。
具体的には、ゲート制御回路4にトリミング用外部リード端子10Aが接続され、このトリミング用外部リード端子10Aから供給された高電圧を、不図示のロウデコーダにより選択されたワード線WLにゲート制御回路4を介して印加する。
トリミング用外部リード端子10Aまたはチップのトリミング用パッドからトリミング線TLに負のサージや静電気が印加されると、ロー側の保護ダイオード11Lがオンすることから、負のサージや静電気がワード線WLに伝わる前に接地電位からの電流により中和される。これとは逆に、電源電圧より高いサージや正の静電気がトリミング線TLに印加されると、ハイ側の保護ダイオード11Hがオンすることから、これらはワード線WLに伝わる前に電源電圧供給用の外部リード端子11Bに流れ散逸する。
なお、保護ダイオード11Lと11Hは、その種類、あるいは直列接続数に応じて所定のフォワード電圧Vfや逆方向電圧Vbが、ハイ側とロー側で必要な値に設定されている。また、電源電圧供給用の外部リード端子10Bは、図示を省略しているが、当該半導体集積回路1内の必要な部分に電源電圧を供給することができるようになっている。
この機能を実現する構成として、周辺回路は、トリミングデータが不揮発性メモリ3に格納し終えたことを検出するエンド検出手段7と、スイッチSWと、スイッチ制御回路(SW.CONT.)8とを備える。
エンドビット記憶素子7Aは、本例では不揮発性メモリ3のメモリ素子3Aと同じMONOS型トランジスタから構成されている。エンドビット記憶素子7Aのゲートが最後にアクセスされるワード線WLeに結合され、そのソース(ソース線SLe)がソース制御回路5に結合され、そのドレイン(ビット線BLe)がドレイン制御回路6とエンドビットモニタ回路7Bに結合されている。
このスイッチSWのベースに、スイッチSWの動作を制御するためのスイッチ制御回路8が接続されている。スイッチ制御回路8は、エンドビットモニタ回路7Bがエンドビットの読み出しによるビット線BLeの電位変動を検出したときに送出する検出信号S7を入力する。そして、スイッチ制御回路8は、この検出信号S7の入力に応じて、スイッチSWのベース電位を変化させて当該スイッチSWをオンさせる。これにより、トリミング線TLの電位が強制的に基準電位に固定され、以後、トリミング用外部リード端子10Aから電圧を印加しようとしても、その電圧は基準電位の供給線に吸収されることから、不揮発性メモリ3内のトリミングデータの書き換えができなくなる。
図2は、トリミング方法の一例を示すフローチャートである。ここではトリミングは、当該半導体集積回路1に対し接続したテスタ(不図示)を用いて、トリミングを実行する。
まず、図2に示すステップST1〜ST3でトリミングを行う。本例では、最初にトリミングデータの初期値を、たとえば不図示のレジスタ等に保持させる(ST1)。この初期値は、半導体集積回路1の全体を制御するCPU(不図示)が保持し、あるいは、他のメモリから読み出してレジスタ等に一時的に記憶させる。このトリミングデータの保持はテスタ側で行ってもよい。トリミングデータをレジスタ等から読み出し、これによりトリミング素子アレイ2Aの状態を変化させ、機能回路ブロック2の特性をテスタが測定する(ST2)。テスタまたは半導体集積回路1内のCPUが、この測定した特性からトリミングデータの補正値を算出し、レジスタ内のトリミングデータを書き換える(ST3)。
その後、ステップST4において、テスタ側からの電圧印加により、最終的に確定したトリミングデータを不揮発性メモリ3に格納する。本例では、とくにワード線WLに印加するワード線電圧などの高い電圧はトリミング用外部リード端子10Aを介して不揮発性メモリ3に与えられる。このとき保護ダイオード11L,11Hの働きでサージや静電気が除去され、またスイッチSWはオフのままである。
最初のステップST5は、トリミングデータの格納終了を判断するステップであり、実質上、格納終了が検出されればよい。つまり、実際にトリミングデータの格納領域の最後のビットを記憶するメモリ素子にアクセス許可がおりているかを検出してもよいし、トリミングデータ幅が決まっている場合に、その書き込みに要する時間が決まるので、格納開始からの所定時間の経過(たとえばクロック数のカウント)で判断してもよい。なお、図1に示すエンド検出手段7は、このようにトリミングデータの格納終了を判断し、エンドビットの書き込みや読み出しタイミングを与える構成、たとえばCPUやタイミング生成回路(不図示)を含むものとする。
もちろん逆の場合も可能であり、エンドビットが“1”データの場合はビット線BLeに電位変化が生じることから、これをエンドビットモニタ回路7Bが検出し、トリミングデータの格納が終了したと判断してもよい。また、ステップST6のエンドビット記憶のステップで、エンドビット記憶素子7Aに結合されたワード線WLeとビット線BLeの電位の組み合わせ、あるいは、ビット線BLeの電位変化をエンドビットモニタ回路7Bが検出し、これによってエンドビット記憶がなされていることから、トリミングデータの格納は既に終了していると判断してもよい。この場合、ステップST7のエンドビット読み出しは省略される。
何れにしても、トリミングデータの格納終了が判断されると、当該エンドビットモニタ回路7Bから検出信号S7が出力される。
このトリミング方法では、エンドビット記憶素子7Aが不揮発性メモリ素子であるため、電源を切っても、さらに再度電源を投入し直しても、エンドビットの書き込み状態が維持され、トリミングデータが保護される。
スイッチSWの制御に関し、以下のバリエーションが可能である。
ドレイン制御回路6内の読み出し回路は通常、各ビット線BLの電圧変化を増幅するセンスアンプを備える。その場合、このセンスアンプによりエンドビットを読み出したときのビット線BLeの電圧変化を増幅し、ハイレベルの信号を出力させ、これをそのままハイレベルでオンするスイッチSWの駆動信号として用いることができる。この場合、エンドビットモニタ回路7Bやスイッチ制御回路8は不要となる。
また、このセンスアンプの出力をスイッチ制御回路8に入力し、これによりスイッチSWを制御することも可能であり、この場合は、エンドビットモニタ回路7Bを省略できる。
不揮発性メモリ3によるトリミングは、従来のフューズ素子によるトリミングに代わるものである。フューズ素子によるトリミングは不可逆的であることから、一度トリミングを行うと再度トリミングすることが不可能になる。しかし、不揮発性メモリ3の場合、エンドビットの書き込み前であれば、何度でもトリミングデータの書き換えが可能である。
一方、フューズ素子によるトリミングでは、フューズを溶断する、しないに応じてトリミング素子アレイ構成を変化させる。これに対し、不揮発性メモリ3から読み出されるトリミングデータは、バイナリウエイトのシリアルまたはパラレルの電子データであることから、電源電圧や温度条件の変化に応じて補正をかけることが容易である。つまり、不揮発性メモリ3とトリミング素子アレイ2Aとの間にデータ補正を行う手段を設けるか、CPUを経由させることによって、動作環境の変化、すなわち電源電圧や温度条件の変化に応じてトリミング結果を微調整し、その結果として、トリミング精度を高めることが可能である。
Claims (2)
- 閾値電圧の変化をデータとして記憶するメモリトランジスタが行列状に複数配置され、行方向の複数の第1共通線と列方向の複数の第2共通線で前記複数のメモリトランジスタを相互接続している不揮発性メモリアレイと、
機能回路ブロックと、
前記機能回路ブロックのトリミング時にトリミングデータを前記不揮発性メモリアレイに格納するときに、トリミングデータを格納するメモリトランジスタに外部より電圧を印加するためのトリミング用外部リード端子と、
前記不揮発性メモリアレイにおけるデータ格納最終行のメモリトランジスタ行とワード線が共有され、トリミングデータの格納終了に応じてエンドビットが記憶されるエンドビット記憶用のメモリトランジスタと、
前記エンドビット記憶用のメモリトランジスタから前記エンドビットを読み出し、エンドビット記憶用のメモリトランジスタが接続されたエンドビット線の電位変動を検出し、当該電位変動によりトリミングデータの格納が終了したことを検出し、検出信号を出力するエンドビットモニタ手段と、
前記トリミング用外部リード端子と内部の基準電位の供給線との間に接続されたスイッチと、
前記検出信号を入力し、前記スイッチをオフからオンに変化させるスイッチ制御手段と、
外部からの制御入力に応じて、前記不揮発性メモリアレイに格納するトリミングデータが最終的に確定したものかを判断し、確定していない場合は前記エンドビット記憶用のメモリトランジスタへのエンドビットの記憶をしないで、確定の場合にエンドビットの記憶を行う制御手段と、
を有する半導体装置。 - 機能回路ブロックの特性を測定しトリミングデータを求めるトリミングステップと、
機能回路ブロックと同一のパッケージに内蔵されている不揮発性メモリアレイに対し、トリミング用外部リード端子を介して、電圧を印加することによって前記トリミングデータを格納するデータ格納ステップと、
前記不揮発性メモリアレイにおけるデータ格納最終行のメモリトランジスタ行とワード線が共有され、トリミングデータの格納終了に応じてエンドビットが記憶されるエンドビット記憶用のメモリトランジスタに対し、エンドビットが記憶されているかを当該エンドビット記憶用のメモリトランジスタを読み出すことで検出し、エンドビットの記憶が検出されたときは、前記トリミング用外部リード端子を基準電位に固定して不揮発性メモリアレイに対するデータの書き込みを防止するエンド検出処理のステップと、
を含み、
前記機能回路ブロックの特性を測定するテスタからの制御入力に応じて、前記不揮発性メモリアレイに格納するトリミングデータが最終的に確定したものかを判断し、確定していない場合は前記エンドビット記憶用のメモリトランジスタへのエンドビットの記憶をしないで、確定の場合にエンドビットの記憶を行う
トリミング方法。
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