JPH01155595A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH01155595A JPH01155595A JP62313431A JP31343187A JPH01155595A JP H01155595 A JPH01155595 A JP H01155595A JP 62313431 A JP62313431 A JP 62313431A JP 31343187 A JP31343187 A JP 31343187A JP H01155595 A JPH01155595 A JP H01155595A
- Authority
- JP
- Japan
- Prior art keywords
- data
- writing
- transistor
- cell
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims abstract description 27
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は不揮発性半導体記憶装置に係り、特に書込み
、消去が可能なＥＰＲＯＭに関する。
、消去が可能なＥＰＲＯＭに関する。
（従来の技術）
Ｅ Ｐ ＲＯＭ （Ｅ ｒａｓａｂｌｅ Ｐ ｒｏｇｒ
ａｍｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ
）セルに対するデータ書込みは電気的に行われ、消去は
紫外線を照射することにより行われる。
ａｍｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ
）セルに対するデータ書込みは電気的に行われ、消去は
紫外線を照射することにより行われる。
第４図は従来のＥＰＲＯＭの構成を示すブロック図であ
る。図において、２０はアドレスバッファ、２１は列デ
コーダ、２２は行デコーダ、２３は不揮発性トランジス
タをメモリセルとして備えたメモリセルアレイ、２４は
列選択回路、２５はセンスアンプ、２Ｂはデータ人出力
バッファであり、２７は列デコーダ２１、行デコーダ２
２、データ人出力バッファ２６などの動作を制御するコ
ントロール回路である。
る。図において、２０はアドレスバッファ、２１は列デ
コーダ、２２は行デコーダ、２３は不揮発性トランジス
タをメモリセルとして備えたメモリセルアレイ、２４は
列選択回路、２５はセンスアンプ、２Ｂはデータ人出力
バッファであり、２７は列デコーダ２１、行デコーダ２
２、データ人出力バッファ２６などの動作を制御するコ
ントロール回路である。
このような構成において、チップイネーブル信号ＣＥが
“１″レベルから“０“レベルに変化するとコントロー
ル回路２７が動作し、各回路にタイミングパルスが供給
される。列デコーダ２１はアドレスバッファ２０からの
アドレス信号に従って列選択回路２４内の１個の列選択
トランジスタ２８をオンさせる。また、行デコーダｚ２
はアドレスバッファ２０からのアドレス信号に従ってメ
モリセルアレイ２３内の１本のワード線２９を選択する
。これにより、メモリセルアレイ２３内で１個のメモリ
セル３０が選択される。そして、データ書込みの場合に
はデータム出力バッファ２Ｂからの書込みデータＤ１ｎ
に応じてビット線３１の電位が設定され、ビット線電位
が高電位に設定されたときは、選択されたメモリセルの
フローティングゲートに電子が注入されて書込みが行わ
れる。また、データ読み出しの場合には、対応するビッ
ト線３１の電位がセンスアンプ２５で検出され、データ
人出力バッファ２６を介してＤ ｏｕｔとして出力され
る。
“１″レベルから“０“レベルに変化するとコントロー
ル回路２７が動作し、各回路にタイミングパルスが供給
される。列デコーダ２１はアドレスバッファ２０からの
アドレス信号に従って列選択回路２４内の１個の列選択
トランジスタ２８をオンさせる。また、行デコーダｚ２
はアドレスバッファ２０からのアドレス信号に従ってメ
モリセルアレイ２３内の１本のワード線２９を選択する
。これにより、メモリセルアレイ２３内で１個のメモリ
セル３０が選択される。そして、データ書込みの場合に
はデータム出力バッファ２Ｂからの書込みデータＤ１ｎ
に応じてビット線３１の電位が設定され、ビット線電位
が高電位に設定されたときは、選択されたメモリセルの
フローティングゲートに電子が注入されて書込みが行わ
れる。また、データ読み出しの場合には、対応するビッ
ト線３１の電位がセンスアンプ２５で検出され、データ
人出力バッファ２６を介してＤ ｏｕｔとして出力され
る。
ところで上記のようなデータ書込み動作は、メモリセル
３０のゲートとドレインが高電位になりさえすれば通常
の書込みモード以外の場合でも起こり得る。
３０のゲートとドレインが高電位になりさえすれば通常
の書込みモード以外の場合でも起こり得る。
このため、従来のＥＦＲＯＭでは通常のデータ書込み後
に、例えばある端子が高電位にさらされた場合などに誤
動作するという問題があり、さらに人為的な誤操作など
によっても誤書込みされ、書込まれたデータが変化して
しまうという問題がある。
に、例えばある端子が高電位にさらされた場合などに誤
動作するという問題があり、さらに人為的な誤操作など
によっても誤書込みされ、書込まれたデータが変化して
しまうという問題がある。
（発明が解決しようとする問題点）
このように従来の不揮発性半導体記憶装置ではデータの
書込み後に誤書込みによりデータが変化する恐れがある
。
書込み後に誤書込みによりデータが変化する恐れがある
。
この発明は上記のような事情を考慮してなされたもので
、その目的はデータ書込み後の誤書込みによるデータの
変化を防止することができる不揮発性半導体記憶装置を
提供することにある。
、その目的はデータ書込み後の誤書込みによるデータの
変化を防止することができる不揮発性半導体記憶装置を
提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明の不揮発性半導体記憶装置は、不揮発性トラン
ジスタからなるメモリセルを備えたメモリセルアレイと
、少なくとも１ビットのデータが書込み可能なフラグ用
セルと、このフラグ用セルの保持データに基づいて上記
メモリセルアレイ内のメモリセルに対するデータ書込み
動作を禁止する手段とから構成される。
ジスタからなるメモリセルを備えたメモリセルアレイと
、少なくとも１ビットのデータが書込み可能なフラグ用
セルと、このフラグ用セルの保持データに基づいて上記
メモリセルアレイ内のメモリセルに対するデータ書込み
動作を禁止する手段とから構成される。
（作用）
ＥＰＲＯＭへのデータ書込み終了後に別個に設けられた
フラグ用セルに書込みを行うことにより、書込み終了情
報をメモリ内に蓄える。または、その情報によって再書
込みを禁止させる。
フラグ用セルに書込みを行うことにより、書込み終了情
報をメモリ内に蓄える。または、その情報によって再書
込みを禁止させる。
（実施例）
以下、図面を魯魚してこの発明の一実施例を説明する。
第１図はこの発明の一実施例の構成を示すＥＦＲＯＭの
書込み系の回路図である。電源電位ＶＣＣにＰチャネル
ＭＯＳ）ランジスタ１、ＮチャネルＭＯＳトランジスタ
２それぞれのゲートが接続されている。トランジスタ１
のソースは書込み電位ｖｐｐに接続され、トランジスタ
２のソースはアース電位Ｖｓｓに接続されている。トラ
ンジスタ１とトランジスタ２のドレインは共通接続され
、その共通接続点はＡＮＤゲート３の一方の入力端子に
接続されている。ＡＮＤゲート３の他方の入力端子はＶ
ｃｃに接続され、ＡＮＤゲート３の出力端子は３人力Ｎ
ＯＲゲート５の第１の入力端子に接続されている。ＮＡ
ＮＤゲート４の第２の入力端子にはチップイネーブル信
号ＣＥが入力され、ＮＡＮＤゲート４の第３の入力端子
にはアウトプットイネニブル信号ＯＥが入力される。Ｎ
ＡＮＤゲート４の出力信号はライトイネーブル信号ＷＥ
として、ＮＯＲゲート５の一方の入力端子に人力される
。ＮＯＲゲート５の他方の入力端子には書込みデータＤ
ｉｎが入力される。ＮＯＲゲート５の出力端子は一端が
Ｖｌ）りに接続されたＮチャネルの書込み用ＭＯ８ｈラ
ンジスタロのゲートに接続され、トランジスタ６の他端
はビット線７に接続されている。また、ワード線８には
フローティングゲート形のメモリセル用トランジスタ９
のゲートが接続されており、トランジスタ９の一端はビ
ット線７に、他端はアース電位Ｖｓｓに接続されている
。また、上記トランジスタ６の一端とＶｓｓＯ間には、
ＮチャネルＭＯＳ）ランジスタｌＯが接続されている。
書込み系の回路図である。電源電位ＶＣＣにＰチャネル
ＭＯＳ）ランジスタ１、ＮチャネルＭＯＳトランジスタ
２それぞれのゲートが接続されている。トランジスタ１
のソースは書込み電位ｖｐｐに接続され、トランジスタ
２のソースはアース電位Ｖｓｓに接続されている。トラ
ンジスタ１とトランジスタ２のドレインは共通接続され
、その共通接続点はＡＮＤゲート３の一方の入力端子に
接続されている。ＡＮＤゲート３の他方の入力端子はＶ
ｃｃに接続され、ＡＮＤゲート３の出力端子は３人力Ｎ
ＯＲゲート５の第１の入力端子に接続されている。ＮＡ
ＮＤゲート４の第２の入力端子にはチップイネーブル信
号ＣＥが入力され、ＮＡＮＤゲート４の第３の入力端子
にはアウトプットイネニブル信号ＯＥが入力される。Ｎ
ＡＮＤゲート４の出力信号はライトイネーブル信号ＷＥ
として、ＮＯＲゲート５の一方の入力端子に人力される
。ＮＯＲゲート５の他方の入力端子には書込みデータＤ
ｉｎが入力される。ＮＯＲゲート５の出力端子は一端が
Ｖｌ）りに接続されたＮチャネルの書込み用ＭＯ８ｈラ
ンジスタロのゲートに接続され、トランジスタ６の他端
はビット線７に接続されている。また、ワード線８には
フローティングゲート形のメモリセル用トランジスタ９
のゲートが接続されており、トランジスタ９の一端はビ
ット線７に、他端はアース電位Ｖｓｓに接続されている
。また、上記トランジスタ６の一端とＶｓｓＯ間には、
ＮチャネルＭＯＳ）ランジスタｌＯが接続されている。
トランジスタ１０のゲートにはセンスアンプ１１を介し
てフラグ用ＦＲＯＭセル■２が接続されている。
てフラグ用ＦＲＯＭセル■２が接続されている。
上記構成でなる回路での書込みの動作は従来と同様であ
る。Ｄ ｉｎ＝ ” ０ ’ 、ＣＥ−“１″、ＯＥ−
“１”にされ、ｖｐｐがＶＣＣに比べである電圧だけ高
くなれば書込みが行われる。すなわち、ｖｐｐの電圧が
上がるとトランジスタ１．２の接続点の電圧レベルが１
＃となり、ＡＮＤゲート３の出力レベルは′１″となる
。これにより、ＣＥ−“１”、ＯＥ−“１＃となってい
るＮＡＮＤゲート４の出力ＷＥは“０”になる。このと
きＤｉｎ−“０°になっているので、ＮＯＲゲート５の
出力は“１ルベルとなり、トランジスタ６がオン状態に
なる。これにより、ビット線７が高電位にされる。この
とき、ワード線８が高電位にされているとトランジスタ
９に書込みが行われる。
る。Ｄ ｉｎ＝ ” ０ ’ 、ＣＥ−“１″、ＯＥ−
“１”にされ、ｖｐｐがＶＣＣに比べである電圧だけ高
くなれば書込みが行われる。すなわち、ｖｐｐの電圧が
上がるとトランジスタ１．２の接続点の電圧レベルが１
＃となり、ＡＮＤゲート３の出力レベルは′１″となる
。これにより、ＣＥ−“１”、ＯＥ−“１＃となってい
るＮＡＮＤゲート４の出力ＷＥは“０”になる。このと
きＤｉｎ−“０°になっているので、ＮＯＲゲート５の
出力は“１ルベルとなり、トランジスタ６がオン状態に
なる。これにより、ビット線７が高電位にされる。この
とき、ワード線８が高電位にされているとトランジスタ
９に書込みが行われる。
このようにして、すべてのセルに対するデータ書込み終
了後、使用者がある特定の信号を入力することにより、
フラグ用ＰＲＯＭセル１２に書込みを行う。この後、誤
動作によりＶｐｐが書込み電位になったとしても、ＦＲ
ＯＭセル１２からのデータによりトランジスタもがオン
状態にされるので、Ｖｌ）Ｉ）の電位はアース電位ＶＳ
Ｓに短絡される。従って、本体メモリセルであるトラン
ジスタ９にはｖｐｐが供給されないので再書込みが禁止
される。
了後、使用者がある特定の信号を入力することにより、
フラグ用ＰＲＯＭセル１２に書込みを行う。この後、誤
動作によりＶｐｐが書込み電位になったとしても、ＦＲ
ＯＭセル１２からのデータによりトランジスタもがオン
状態にされるので、Ｖｌ）Ｉ）の電位はアース電位ＶＳ
Ｓに短絡される。従って、本体メモリセルであるトラン
ジスタ９にはｖｐｐが供給されないので再書込みが禁止
される。
また、フラグ用ＰＲＯＭセル１２に消去可能なセルを用
いれば、このデータを消去することにより再書込みを可
能にすることができる。さらに使用者がある特定の信号
を入力しなくても特定のアドレスを設けておけば、その
アドレスに書込むと同時にフラグ用ＰＲＯＭセル１２に
書込みが行われるようにしてもよい。
いれば、このデータを消去することにより再書込みを可
能にすることができる。さらに使用者がある特定の信号
を入力しなくても特定のアドレスを設けておけば、その
アドレスに書込むと同時にフラグ用ＰＲＯＭセル１２に
書込みが行われるようにしてもよい。
第２図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例回路ではメモリセル用トランジスタ９に
対するデータの書込み終了後、書込み電位Ｖｐｐが誤ま
って印加された場合にトランジスタ１０を介して、Ｖｌ
）Ｉ）をＶｃＣと短絡するようにしたものである。これ
は特にＶｐｐをＶＣＣと比較して書込み可能とするよう
なメモリに適している。
る。この実施例回路ではメモリセル用トランジスタ９に
対するデータの書込み終了後、書込み電位Ｖｐｐが誤ま
って印加された場合にトランジスタ１０を介して、Ｖｌ
）Ｉ）をＶｃＣと短絡するようにしたものである。これ
は特にＶｐｐをＶＣＣと比較して書込み可能とするよう
なメモリに適している。
第３図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例ではＮＯＲゲート５にＤｉｎを直接入力
する代わりにＮＡＮＤゲート１３を介して入力するよう
にしたものである。このＮＡＮＤゲート１３の他方入力
端子には、センスアンプ１４で検出されるフラグ用ＰＲ
ＯＭセル１５の読出しデータが反転された状態で入力さ
れる。このような構成において、メモリセル用トランジ
スタ９に対するデータの書込み終了後にフラグ用ＰＲＯ
Ｍセル１５に″１″データを書込むことによりＮＡＮＤ
ゲート１３の出力は常に０１”レベルとなる。このため
、Ｄｉｎ−“０＃となり、しかも誤動作によりｖｐｐが
書込み電位となり、ＷＥ−”Ｏ”になったとしても、Ｎ
ＯＲゲート５の出力レベルはこれにかかわらず常に“０
”になるので、トランジスタ６はオフ状態が保たれる。
る。この実施例ではＮＯＲゲート５にＤｉｎを直接入力
する代わりにＮＡＮＤゲート１３を介して入力するよう
にしたものである。このＮＡＮＤゲート１３の他方入力
端子には、センスアンプ１４で検出されるフラグ用ＰＲ
ＯＭセル１５の読出しデータが反転された状態で入力さ
れる。このような構成において、メモリセル用トランジ
スタ９に対するデータの書込み終了後にフラグ用ＰＲＯ
Ｍセル１５に″１″データを書込むことによりＮＡＮＤ
ゲート１３の出力は常に０１”レベルとなる。このため
、Ｄｉｎ−“０＃となり、しかも誤動作によりｖｐｐが
書込み電位となり、ＷＥ−”Ｏ”になったとしても、Ｎ
ＯＲゲート５の出力レベルはこれにかかわらず常に“０
”になるので、トランジスタ６はオフ状態が保たれる。
すなわち、フラグ用ＰＲＯＭセル１５のデータにより、
書込みデータＤｉｎの信号がしゃ断されて書込みが禁止
される。
書込みデータＤｉｎの信号がしゃ断されて書込みが禁止
される。
なお、第１図、第２図及び第３図それぞれの実施例回路
に示すＡ、ＥＳＣ各点のデータを外部に読み出すことが
できるように端子を設ければ、本体メモリセルの書込み
状態が確認でき、生産途上のメモリ評価にも大変宵月で
ある。
に示すＡ、ＥＳＣ各点のデータを外部に読み出すことが
できるように端子を設ければ、本体メモリセルの書込み
状態が確認でき、生産途上のメモリ評価にも大変宵月で
ある。
［発明の効果］
以上詳述したようにこの発明によれば、様々な原因によ
るデータ誤書込みを防止することができる。
るデータ誤書込みを防止することができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図はこの発明の他の実施例を示す回路図、第３図はこの
発明の他の実施例を示す回路図、第４図は従来のＥＦＲ
ＯＭの構成を示すブロック図である。 １．２，６，９．１０・・・トランジスタ、３・・・Ａ
ＮＤゲート、４・・・ＮＡＮＤゲート、５・・・ＮＯＲ
ゲート、７・・・ビット線、８・・・ワード線、１１・
・・センスアンプ、１２・・・フラグ用ＰＲＯＭセル。 出願人代理人 弁理士 鈴江武彦 ｐｐ
図はこの発明の他の実施例を示す回路図、第３図はこの
発明の他の実施例を示す回路図、第４図は従来のＥＦＲ
ＯＭの構成を示すブロック図である。 １．２，６，９．１０・・・トランジスタ、３・・・Ａ
ＮＤゲート、４・・・ＮＡＮＤゲート、５・・・ＮＯＲ
ゲート、７・・・ビット線、８・・・ワード線、１１・
・・センスアンプ、１２・・・フラグ用ＰＲＯＭセル。 出願人代理人 弁理士 鈴江武彦 ｐｐ
Claims (1)
- 不揮発性トランジスタからなるメモリセルを備えたメモ
リセルアレイと、少なくとも１ビットのデータが書込み
可能なフラグ用セルと、このフラグ用セルの保持データ
に基づいて上記メモリセルアレイ内のメモリセルに対す
るデータ書込み動作を禁止する手段とを具備したことを
特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313431A JPH01155595A (ja) | 1987-12-11 | 1987-12-11 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313431A JPH01155595A (ja) | 1987-12-11 | 1987-12-11 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01155595A true JPH01155595A (ja) | 1989-06-19 |
Family
ID=18041214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62313431A Pending JPH01155595A (ja) | 1987-12-11 | 1987-12-11 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155595A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453098A (ja) * | 1990-06-20 | 1992-02-20 | Seiko Instr Inc | 半導体不揮発性記憶装置 |
| JP2006040476A (ja) * | 2004-07-29 | 2006-02-09 | Sony Corp | 半導体集積回路およびトリミング方法 |
| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
| JP2010182404A (ja) * | 2009-02-05 | 2010-08-19 | Thomson Licensing | 偽造に耐えられる固定記憶のオプションをもつ不揮発性記憶装置 |
-
1987
- 1987-12-11 JP JP62313431A patent/JPH01155595A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453098A (ja) * | 1990-06-20 | 1992-02-20 | Seiko Instr Inc | 半導体不揮発性記憶装置 |
| JP2006040476A (ja) * | 2004-07-29 | 2006-02-09 | Sony Corp | 半導体集積回路およびトリミング方法 |
| JP4608990B2 (ja) * | 2004-07-29 | 2011-01-12 | ソニー株式会社 | 半導体装置およびトリミング方法 |
| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
| JP2010182404A (ja) * | 2009-02-05 | 2010-08-19 | Thomson Licensing | 偽造に耐えられる固定記憶のオプションをもつ不揮発性記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3489958B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3898349B2 (ja) | 半導体記憶装置 | |
| US5978273A (en) | Non-volatile semiconductor memory device | |
| JP2001057088A (ja) | Ｎａｎｄ型不揮発性メモリ | |
| JPH0249515B2 (ja) | ||
| US20060239099A1 (en) | No-precharge FAMOS cell and latch circuit in a memory device | |
| JPH01213022A (ja) | 電圧レベル変換回路 | |
| EP0309180B1 (en) | Semiconductor non-volatile memory device | |
| JP3137993B2 (ja) | 不揮発性半導体記憶装置 | |
| JPWO2006090442A1 (ja) | 半導体装置およびその制御方法 | |
| JP3542637B2 (ja) | 電流測定方法及びマイクロコントローラシステム | |
| US4849942A (en) | Protection device for an erasable and reprogrammable read only memory | |
| JP3214395B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH01155595A (ja) | 不揮発性半導体記憶装置 | |
| JPH0313680B2 (ja) | ||
| JP3268732B2 (ja) | 不揮発性半導体メモリ | |
| US6115293A (en) | Non-volatile semiconductor memory device | |
| US5638324A (en) | Flash memory device | |
| KR940005695B1 (ko) | 불휘발성 기억소자의 로우 디코더 회로 | |
| JPH04208566A (ja) | 不揮発性半導体記憶装置 | |
| JP3128362B2 (ja) | 半導体装置 | |
| JPH05225791A (ja) | 電気的消去可能でプログラム可能なリードオンリメモリ | |
| JP2659227B2 (ja) | Ｍｏｓ型不揮発性半導体メモリ装置 | |
| JPH06150675A (ja) | フラッシュメモリ | |
| JP4530562B2 (ja) | 不揮発性メモリ |