JP2003281897A - 不揮発性メモリ、半導体集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 デバイスの製造ばらつきにより昇圧速度が変
動して書換え耐性が大きく変動したり書換え所要時間が
大幅に長くなるのを回避できる不揮発性メモリを提供す
る。 【解決手段】 抵抗や容量を含む内部発振器と該発振器
で生成された発振信号により昇圧動作する昇圧回路を備
えた不揮発性メモリにおいて、デバイス製造ばらつきに
より発振周波数が変化し昇圧速度が設計目標値からずれ
ても、昇圧時間を測定して所定の速度で昇圧するように
発振周波数をトリミング出来る構成にすることにより、
記憶素子に印加されるストレスを減らして書換え耐性を
向上させるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置における書込み及び消去方式に関し、例えば電気
的に消去及び書込み可能なＥＥＰＲＯＭ（エレクトリカ
リ・イレーサブル・アンド・プログラマブル・リード・
オンリ・メモリ）のような不揮発性記憶装置およびそれ
を内蔵したマイクロコンピュータのようなＬＳＩ（大規
模半導体集積回路）に利用して有効な技術に関するもの
である。

【０００２】

【従来の技術】消去及び書込み可能な不揮発性半導体記
憶装置（以下、不揮発性メモリと称する）を構成する記
憶素子として、例えば、ドレイン・ソース領域間のチャ
ンネル形成領域上にゲート絶縁膜を介して形成されたフ
ローティングゲートと、かかるフローティングゲート上
にゲート間絶縁膜を介して形成されたコントロールゲー
トとを有し、該フローティングゲートに電子を蓄積する
か否かで情報を記憶するいわゆる２層ゲート構造のＭＯ
ＳＦＥＴがある。また、チャンネル形成領域上に酸化膜
と窒化膜と酸化膜からなる３層のゲート絶縁膜を介して
ゲート電極が形成され、窒化膜中に電子または正孔が蓄
積されることで情報を記憶するいわゆるＭＯＮＯＳ構造
のＭＯＳＦＥＴからなる不揮発性記憶素子がある。これ
らの不揮発性記憶素子は、情報の読み出しのためには比
較的低い電圧しか必要としないのに対して、情報の書込
み及び情報の消去のためには、ホットキャリヤの注入や
ゲート絶縁膜でのトンネル電流の発生をもたらすような
比較的高い電圧を必要とする。従来の不揮発性メモリで
は、書込みや消去に用いる高電圧を発生する昇圧回路を
内蔵させることによって、単一電源で動作可能なように
構成されることが多い。

【０００３】ところで、従来、窒化膜中に電子または正
孔を蓄積することで情報を記憶するＭＯＮＯＳ構造のＭ
ＯＳＦＥＴを記憶素子とする不揮発性メモリにおいて
は、書込み時には記憶素子のゲートに正電圧（Ｖｃｃ）
を、またウェル領域（バックゲート）に負の高電圧（−
Ｖｐｐ）を印加して電子を窒化膜中に蓄積する。一方、
消去時にはゲートに負の高電圧（−Ｖｐｐ）を、またウ
ェル領域に正電圧（Ｖｃｃ）を印加して正孔を窒化膜中
に蓄積して記憶素子のしきい値を変化させるようにして
いる。ここで、書込み及び消去に使用される負の高電圧
は一般にチャージポンプにより発生されるが、チャージ
ポンプによる昇圧速度が速すぎると記憶素子に与えるス
トレスが大きくなるため、最大書換え回数（以下、書換
え耐性と称する）に制限が生じるという不具合がある。
一方、チャージポンプによる昇圧速度が遅すぎると所定
の時間内に消去動作が終了しないという不具合がある。

【０００４】

【発明が解決しようとする課題】ＥＥＰＲＯＭはＩＣカ
ードなどに使用されるが、顧客の用途により動作周波数
の範囲を広く持つＩＣカードに使用される場合であって
もその不揮発性記憶素子の書換え時間を一定に保つよう
に、ＥＥＰＲＯＭ内部にチャージポンプを動作させるた
めの独自の発振器を持つ場合が多い。この内部発振器と
して、抵抗や容量とインバータを組み合わせた低コスト
化が可能なリングオシレータ回路を用いる場合、製造プ
ロセスの変化やウェハ上での形成場所によって抵抗値や
容量値がばらついて、発振周波数がばらつくことがあ
る。例えば抵抗値や容量値が小さくなると発振周波数は
高くなる。そして、発振周波数が高くなるとチャージポ
ンプにおける平均の昇圧速度が速くなって、メモリの書
換え耐性が低くなってしまうという不具合が発生する。
また、逆に抵抗値や容量値が大きい方へばらついて発振
周波数が低くなった場合には、チャージポンプにおける
平均の昇圧速度が遅くなって、所定の時間内に書換えに
必要な負の高電圧（−Ｖｐｐ）まで昇圧しきれなくなっ
てしまうという不具合が発生する。

【０００５】本発明の目的は、書込み、消去に使用する
高電圧を発生する昇圧回路の昇圧速度を調整することが
できるようにし、これによって書換え耐性の高い不揮発
性メモリを提供することにある。本発明の他の目的は、
デバイスの製造ばらつきにより昇圧速度が変動して書換
え耐性が大きく変動したり書換え所要時間が大幅に長く
なるのを回避できる不揮発性メモリを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添付図面から明ら
かになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、不揮発性メモリの書換え耐性を
向上させる上では書込みや消去に際して昇圧回路におけ
る昇圧速度が重要であり、昇圧速度が遅いほど記憶素子
に与えるストレスが小さくなって書換え耐性は高くな
り、昇圧速度が速いほど記憶素子に与えるストレスが大
きくなって書換え耐性は下がるため、予め設定された書
換え所要時間内に昇圧が終了する範囲内で昇圧速度は遅
くかつ製造ばらつきに関わらず昇圧速度が一定であるこ
とが望ましい。つまり、昇圧速度が遅いほど書換え耐性
は高くなるが、遅すぎると書換え所要時間が長くなるの
で両者のバランスを図ることが重要である。

【０００７】本発明は、書込み及び消去に使用する高電
圧を発生する昇圧回路と該昇圧回路を動作させるための
昇圧用クロック信号を発生する発振回路とを備えた不揮
発性メモリにおいて、デバイスの製造ばらつきにより発
振回路の周波数が変化し昇圧速度が設計目標値からずれ
ても、昇圧時間を測定して得られた測定値に基づいて所
定の速度で昇圧が行なわれるように、発振周波数をトリ
ミングで修正出来る構成としたものである。より具体的
には、昇圧回路を起動させる起動許可信号でセットさ
れ、昇圧電圧を書換えに必要な電圧（−Ｖｐｐ）にクラ
ンプするクランプ回路のクランプ信号によりリセットさ
れるパルスを発生する回路を設け、発振回路で生成され
昇圧回路に供給される発振信号のパルス幅を測定し、所
定の昇圧速度が得られるように発振回路をトリミングで
きる構成とした。これにより、書込みや消去に際して記
憶素子に与えるストレスが小さくなるため不揮発性メモ
リの書換え耐性を向上させることができるとともに、書
換え所要時間が大幅に長くなるのを回避することができ
る。

【０００８】さらに、上記した手段によれば、ユーザー
の要望ないしは用途に応じて、書換え耐性よりもデータ
保証時間の方を優先したい場合には昇圧速度を速くし、
データ保証時間よりも書換え耐性の方を優先したい場合
には昇圧速度を遅くして、書換え耐性とデータ保証期間
のバランスを最適化した不揮発性メモリを容易に提供す
ることができる。すなわち、不揮発性メモリは、昇圧速
度を遅くするほど記憶素子に与えるストレスが小さくな
り書換え耐性が向上するが、一般には仕様によって書換
え時間は製品ごとにある一定の値に決められることが多
く、そのような場合に、昇圧速度を遅くしすぎると高電
圧印加時間が短くなり、書換え後どの位長い時間そのま
ま放置してもデータが変化しないか保証するデータ保証
時間が短くなってしまう。

【０００９】しかるに、本発明においては、書込み及び
消去に使用する高電圧を発生する昇圧回路を動作させる
ためのクロック信号を発生する発振回路の周波数をトリ
ミングで修正乃至調整可能な構成を有する。そのため、
上記昇圧回路の昇圧速度は、上記発振回路から出力され
るクロック信号の周波数をトリミングにより高くしたり
あるいは低くしたり調整することで、書換え耐性または
データ保証時間のいずれを優先させるか選択できるよう
になる。

【００１０】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１には、本発明を適用した電
気的に消去及び書込み可能な不揮発性メモリの一例とし
てのＥＥＰＲＯＭの実施例のブロック図を示す。特に制
限されないが、この実施例のＥＥＰＲＯＭを構成する記
憶素子は、チャンネル形成領域上に酸化膜と窒化膜と酸
化膜からなる３層のゲート絶縁膜を介してゲート電極が
形成され、窒化膜中に電子または正孔が蓄積されること
で情報を記憶するいわゆるＭＯＮＯＳ構造のＭＯＳＦＥ
Ｔ（図２参照）で構成される。上記ＥＥＰＲＯＭは、か
かる記憶素子がマトリックス状に配置されてなるメモリ
アレイ、該メモリアレイの選択や書込み、読出し動作を
行なうメモリ周辺回路、書込みや消去に必要な高電圧を
発生するチャージポンプ回路によって構成される昇圧回
路などが単結晶シリコンのような１個の半導体チップ上
に形成される。

【００１１】図１において、１０はワード線ＷＬとデー
タ線ＤＬが互いに交差する方向に配設され、各ワード線
ＷＬとデータ線ＤＬとの交点にそれぞれ不揮発性記憶素
子を含むメモリセルが配置されたメモリアレイである。
特に制限されるものでないが、この実施例のメモリアレ
イ１０では、１つのワード線ＷＬに１０２４個すなわち
１２８バイトのメモリセルのコントロールゲートが接続
され、同一行のメモリセルは８個ずつすなわちバイト単
位で同一のウェル領域ＷＥＬＬ０〜ＷＥＬＬ１２７上に
形成されている。

【００１２】また、同一のデータ線ＤＬに接続される同
一列のメモリセルは同一のウェル領域ＷＥＬＬ０〜ＷＥ
ＬＬ１２７上に形成されている。さらに、メモリアレイ
１０内には、各メモリセルの記憶素子に書込み電圧や消
去電圧を印加するための高圧ワード線ＨＷＬが上記各ワ
ード線ＷＬに平行して、また記憶素子に接地電位を印加
するための共通ソース線ＳＬが上記データ線ＤＬに平行
して、それぞれ配設されている。

【００１３】上記メモリアレイ１０を構成するメモリセ
ルは、図３にも示されているように、不揮発性記憶素子
としてのＭＯＮＯＳ−ＭＯＳＦＥＴ Ｑｍと、該ＭＯＳ
ＦＥＴ Ｑｍとチャネルが直列になるように接続された
選択スイッチ用ＭＯＳＦＥＴＱｓとから構成されてお
り、このうち選択スイッチ用ＭＯＳＦＥＴ Ｑｓのゲー
トがワード線ＷＬに、ドレイン（もしくはソース）がデ
ータ線ＤＬにそれぞれ接続され、ＭＯＮＯＳ−ＭＯＳＦ
ＥＴ Ｑｍのゲートは高圧ワード線ＨＷＬに、ソース
（もしくはドレイン）は共通ソース線ＳＬにそれぞれ接
続されている。Ｖwellは、ＭＯＳＦＥＴ Ｑｍ，Ｑｓの
基体（バックゲート）に印加されるウェル電位である。

【００１４】図１において、１１は上記メモリアレイ１
０の各ウェル領域ＷＥＬＬ０〜ＷＥＬＬ１２７に書込み
電圧や消去阻止電圧を印加するウェル電位制御回路、１
２はメモリアレイ１０の各データ線ＤＬに接続され選択
メモリセルからデータ線上に読み出された電位を増幅し
て読出しデータをラッチしたり書込み時にデータ線ＤＬ
にのせる書込みデータを保持するカラムラッチ回路、１
３は読出しデータをチップ外部へ出力したりチップ外部
より入力される書込みデータを取り込んで上記データラ
ッチへ転送するデータ入出力回路、１４は外部から入力
されるカラムアドレスＡｙをデコードして上記ウェル電
位制御回路１１により電圧を印加するウェルを選択した
りカラムラッチ回路１２にラッチされるデータをバイト
単位で選択するカラムデコーダである。

【００１５】上記カラムデコーダ１４は、バイト単位の
読出し、書込みモードでは上記カラムラッチ回路１２に
対してアドレス信号に対応したバイトのデータをデータ
線ＤＬとデータ入出力回路１３との間で転送させるとと
もに、ページモードでは例えば内部のアドレスカウンタ
を更新しながら１２８バイトのデータをバイト単位で順
次データ入出力回路１３から取り込んだり、データ入出
力回路１３へ出力したりする。さらに、１５は外部から
入力されるロウアドレス信号Ａｘをデコードしてメモリ
アレイ１１内の一本のワード線ＷＬを選択したり高圧ワ
ード線ＨＷＬに消去電圧を選択的に印加したりするロウ
アドレスデコーダ、１６は外部から入力されるチップ選
択状態を示す前記チップセレクト信号／ＣＳ、データの
書込みまたは読出し動作を指示するリード／ライト信号
Ｒ／Ｗなどに基づいて動作モードを判定してそれぞれの
モードに応じた内部タイミング制御信号を生成するタイ
ミング制御回路である。

【００１６】また、この実施例のＥＥＰＲＯＭには、外
部から入力される基準クロック信号φｓに基づいて上記
タイミング制御回路１６で必要とされる内部クロック信
号φｃを発生するクロック発生回路１７、書込み時や消
去時に必要とされる高電圧−Ｖｐｐを生成する高圧電源
回路２０等が設けられている。高圧電源回路２０で発生
された高電圧−Ｖｐｐは、上記ウェル電位制御回路１１
やカラムラッチ回路１２、ロウアドレスデコーダ１５に
対して各動作モードに応じた所定のタイミングで供給さ
れる。

【００１７】上記高圧電源回路２０は、外部から供給さ
れる５Ｖまたは３．３Ｖや１．８Ｖのような電源電圧Ｖ
ｃｃを昇圧して書込み・消去に必要な−７Ｖ，−１０
Ｖ，−１１Ｖのような高電圧−Ｖｐｐを生成するチャー
ジポンプなどからなる昇圧回路２１、該昇圧回路２１の
動作に必要な昇圧用クロックの基準となる発振信号φos
cを生成するリングオシレータのような発振回路２２、
生成された発振信号φoscを分周して昇圧用クロックを
生成する分周回路２３、発振回路２２の発振周波数を調
整するトリミング制御回路２４、昇圧された電圧を所望
の電位にクランプするクランプ回路２５などで構成され
る。上記クランプ回路２５は、昇圧された電圧−Ｖｐｐ
がクランプ電圧に到達するとＶｐｐ到達信号ＶＰＳＴを
出力するように構成される。なお、クランプ回路は、フ
ラッシュメモリなどでも頻繁に使用されている公知の回
路と同様の構成を有する回路を使用することができるの
で、具体的な回路の例示と説明は省略する。

【００１８】さらに、本実施例のＥＥＰＲＯＭには、上
記トリミング制御回路２４で利用されるトリミング情報
を記憶する電気的に書き込み及び消去可能な不揮発性メ
モリなどの記憶回路からなるデータ設定回路１８と、該
データ設定回路１８に設定されている情報を読み出して
保持する揮発性メモリもしくはレジスタ１９が設けられ
ている。データ設定回路１８に設定されるトリミング情
報（データ）のために専用の外部端子を設けても良い
が、前記データ入出力回路１３が接続されているデータ
入出力端子Ｉ／Ｏを使用して入力するように構成するこ
とができる。これによって外部端子数を減らすことがで
きる。また、専用の外部端子とする場合には、ＥＥＰＲ
ＯＭチップが樹脂などからなるパッケージに封入される
際にはその外部リード端子（ピン）に接続されないいわ
ゆる隠しパッドと呼ばれる電極端子とすることができ
る。

【００１９】なお、上記電源回路１５は、書込み及び消
去時の上記高電圧−Ｖｐｐの他にも、読出し電圧、ベリ
ファイ電圧等チップ内部で必要とされるＶｃｃ以外の電
源電圧を発生するとともに、メモリの動作状態に応じて
これらの電圧の中から所望の電圧を選択して上記ウェル
電位制御回路１１やカラムラッチ回路１２、ロウアドレ
スデコーダ１５等に供給する。

【００２０】さらに、この実施例では、上記タイミング
制御回路１６から出力される信号に基づいて消去時の高
電圧−Ｖｐｐの昇圧に要する時間を外部で測定可能にす
るための昇圧モニタパルスＶＲＥＳを生成するモニタパ
ルス生成回路３０が設けられている。また、生成された
パルスをチップ外部へ出力するための端子ＰMNTも、Ｅ
ＥＰＲＯＭの通常動作時には不使用にすることができる
ので、隠しパッドと呼ばれる電極端子とすることができ
る。

【００２１】このモニタ用端子ＰMNTの電位をプロセス
の最終工程でテスタなどの測定装置により測定すること
で、−Ｖｐｐの昇圧に要する時間を外部で知ることがで
きる。測定された時間に応じて上記トリミング制御回路
２４で利用されるトリミング情報を決定し記憶回路１８
に記憶することによって、昇圧回路２１における昇圧速
度を最適に調整することが可能になる。また、モニタ用
端子ＰMNTを隠しパッドとして設けることにより、パッ
ケージ状態における外部リード端子（ピン）の数を減ら
すことができる。

【００２２】さらに、この実施例では、外部のＣＰＵな
どから供給される書き換えバイト数に対応したパルスを
有するバイト信号／ＬＤ２を計数するカウンタ部２６が
設けられており、このカウンタ部２６の計数値に応じて
分周回路２３における分周比を変更することで、書き換
えバイト数にも応じて昇圧回路２１における昇圧速度を
制御できるように構成されている。具体的には、書き換
えバイト数が少ないときは昇圧回路２１に周波数の低い
クロックを供給して昇圧動作を遅くさせるように分周回
路２３を制御する。また、書き換えバイト数が多いとき
は昇圧回路２１に周波数の高いクロックを供給して昇圧
動作を速くさせるように分周回路２３を制御する。

【００２３】ＭＯＮＯＳ構造のＭＯＳＦＥＴを記憶素子
とし図１のような構成を有するＥＥＰＲＯＭにおいて
は、消去時に同一ワード線の非選択のウェルに高電圧−
Ｖｐｐを印加するため、書換えバイト数によって非選択
のウェルの数が変わりそれによって昇圧回路の負荷の大
きさが変化するので、何ら対策を講じないと非選択のウ
ェルの数が多くなるほど昇圧速度が遅くなり、非選択の
ウェルの数が少なくなるほど昇圧速度が早くなる。しか
るに、上記のように書き換えバイト数に応じて分周回路
２３における分周比が変えられるように構成すること
で、昇圧速度が最適になるように制御される。なお、バ
イト信号／ＬＤ２は１パルスが書換えデータの１バイト
を意味し、例えば連続して８パルスのバイト信号／ＬＤ
２が供給された場合、８バイトのデータの書き換えが行
なわれることを意味するような信号とされる。

【００２４】図２には、上記メモリアレイ１０を構成す
るＭＯＮＯＳ構造のＭＯＳＦＥＴからなる不揮発性記憶
素子Ｑｍと選択用ＭＯＳＦＥＴ Ｑｓの構造が示されて
いる。ＭＯＮＯＳ構造のＭＯＳＦＥＴ Ｑｍは、Ｎ型半
導体基板１００上に形成されＮ型アイソレーション領域
１１０にて囲まれたＰ型ウェル領域１２０の表面上にト
ンネル酸化膜１３１と窒化膜１３２とトップ酸化膜１３
３とからなる３層構造のゲート絶縁膜１３０を介してポ
リシリコンなどからなるゲート電極１４０が形成され、
ゲート絶縁膜１３０の両側のＰ型ウェル領域１２０の表
面にはｎ型拡散層からなるソース領域１５１およびドレ
イン領域１５２が形成されてなる。

【００２５】特に制限されるものでないが、トンネル酸
化膜１３１は例えば１．７ｎｍのような厚みに、また窒
化膜１３２はトンネル酸化膜１３１よりも厚い１６．５
ｎｍのような厚みに形成されることにより、トンネル酸
化膜１３１と窒化膜１３２との界面に情報電荷を捕獲し
て情報の記憶を行なう。

【００２６】また、選択用ＭＯＳＦＥＴ Ｑｓは、不揮
発性記憶素子Ｑｍと同一のＰ型ウェル領域１２０の表面
上に高耐圧のゲート酸化膜１３４を介してポリシリコン
などからなるゲート電極１４１が形成され、ゲート絶縁
膜１３３の両側のＰ型ウェル領域１２０の表面にはｎ型
拡散層からなるソース領域１５２およびドレイン領域１
５３が形成されてなる。不揮発性記憶素子Ｑｍと選択用
ＭＯＳＦＥＴ Ｑｓは同一の拡散層１５２をそれぞれド
レイン領域とソース領域として共有するように構成され
ている。ゲート酸化膜１３４は例えば３５ｎｍのような
厚みに形成されることにより高耐圧の素子とされる。

【００２７】そして、かかる構造のメモリセルにおいて
は、消去時に図３（Ａ）のように、選択用ＭＯＳＦＥＴ
Ｑｓのゲート電極１４１に電源電圧Ｖccが、不揮発性
記憶素子Ｑｍのゲート電極１４０に負の高電圧（−Ｖｐ
ｐ）が、またウェル領域１２０に正電圧（Ｖcc−２Ｖ）
が、さらにソース領域１５１およびドレイン領域１５３
にはＶccが印加されて「正孔」が窒化膜中に蓄積され
る。消去時の各バイアス電圧の例が図２に括弧書きで示
されている。なお、このときワード線を共通にする非選
択の記憶素子においては、図３（Ｂ）のように、ウェル
に高圧ワード線ＨＷＬと同一の高電圧（−Ｖｐｐ）が印
加されることで正孔の注入が阻止される。

【００２８】一方、書込み時には図３（Ｃ）のように、
ゲート電極１４０，１４１に正電圧（Ｖｃｃ）が、また
ウェル領域１２０に負の高電圧（−Ｖｐｐ）が、さらに
ソースおよびドレインにも−Ｖｐｐが印加されて電子が
窒化膜中に蓄積されるように制御される。なお、この実
施例においては、消去および書込みに際して、書込みデ
ータ“１”が上記消去動作に対応され、書込みデータ
“０”が上記書込み動作に対応される。従って、データ
“０”から“１”へ書き換えられる記憶素子（Ｑｍ）に
おいては、消去のみ実行され、データ書込み時には図３
（Ｄ）のように、ドレイン（データ線側）電位がＶｃ
ｃ、またソース電位がフローティングとされることによ
り電子の注入が行なわれないように制御される。

【００２９】データ書換え時には先ずゲート電極１４０
に負の高電圧−Ｖｐｐが、またウェル領域１２０に正電
圧（Ｖｃｃ）が印加されることで、ゲート−ウェル間に
書込み深さＶｃｃ＋Ｖｐｐの電圧が印加され、ゲート絶
縁膜へ正孔の注入が行なわれる。続いて、ゲート電極１
４０に正電圧（Ｖｃｃ）が、またウェル領域１２０に負
の高電圧−Ｖｐｐが印加されることで、ゲート−ウェル
間に書込み深さＶｃｃ＋Ｖｐｐの電圧が消去の際と逆の
向きに印加され、ゲート絶縁膜へ「電子」の注入が行な
われる。上記のような書換え動作により、初期状態では
しきい値が０Ｖ近傍にある記憶素子が、消去により窒化
膜中に「正孔」が蓄積されるとしきい値が約−２Ｖのよ
うなレベルにされる。また、書込みにより窒化膜中に
「電子」が蓄積されると、記憶素子のしきい値が２Ｖの
ようなレベルにされる。

【００３０】図３（Ｅ）に、読出し時におけるメモリセ
ルのバイアス状態を示す。同図に示すように、読出し時
にはＶｃｃにプリチャージされた後にワード線ＷＬがＶ
ｃｃとされることにより選択スイッチ用ＭＯＳＦＥＴ
Ｑｓがオン状態とされる。また、高圧ワード線ＨＷＬは
例えば０Ｖのような電位とされ、選択されたメモリセル
のＭＯＳＦＥＴ Ｑｍのしきい値（２Ｖまたは−２Ｖ）
に応じてオンまたはオフ状態となり、オンのときはデー
タ線ＤＬからソース線ＳＬに向かって電流が流れてデー
タ線ＤＬの電位は０Ｖに変化し、オフのときはデータ線
ＤＬからソース線ＳＬに向かう電流パスが遮断されてデ
ータ線ＤＬの電位はＶｃｃのままとなる。この電位がデ
ータ線に接続されているカラムラッチ回路１２により増
幅されてラッチされた後、入出力回路１３より出力され
る。

【００３１】図４には、モニタパルス生成回路３０のよ
り具体的な構成例が、また図５には該モニタパルス生成
回路３０に入力される信号および出力信号のタイミング
が示されている。図４において、３１は前記タイミング
制御回路１６から供給される昇圧開始信号ＷＥＺの立ち
下がりに同期したワンショットパルスφｗを生成するワ
ンショットパルス生成回路、３２は生成されたワンショ
ットパルスφｗによってセット状態にされ前記電圧クラ
ンプ回路２５から出力されるＶｐｐ到達信号ＶＰＳＴに
よりリセットされるフリップフロップ、３３は所定のモ
ード制御信号MODEに応じてフリップフロップ３２の出力
を通過させたり遮断したりする論理ゲート回路である。

【００３２】この論理ゲート回路３３は、テストモード
のような所定の動作モードの時にモード制御信号MODEが
ハイレベルにされると、フリップフロップ３２の出力Ｑ
を通過させてバッファ３４へ伝え、バッファ３４によっ
てモニタパルスＶＲＥＳとして前記モニタ端子ＰMNTへ
出力される。ユーザーモードのような動作モードの際に
はモード制御信号MODEはロウレベルにされて、モニタ端
子ＰMNTはロウレベル（接地電位）に固定される。この
実施例のモニタパルス生成回路３０に入力される昇圧開
始信号ＷＥＺは、高圧電源回路２０内の分周回路２３に
も供給される信号であり、昇圧開始信号ＷＥＺがロウレ
ベルの期間だけ発振回路２２の発振信号φoscが分周さ
れて昇圧回路２１に供給されて昇圧が行われる。

【００３３】従って、この実施例のモニタパルス生成回
路３０においては、昇圧開始信号ＷＥＺが立ち下がると
これに同期してワンショットパルスφｗが生成され、こ
のワンショットパルスφｗによってフリップフロップ３
２がセットされて、図５に示されているように、フリッ
プフロップ３２から出力されるモニタパルスＶＲＥＳが
ハイレベルに変化される。そして、Ｖｐｐ到達信号ＶＰ
ＳＴがロウレベルに変化するとフリップフロップ３２が
リセットされて、図５に示されているように、フリップ
フロップ３２から出力されるモニタパルスＶＲＥＳがロ
ウレベルに変化される。そのため、モニタパルスＶＲＥ
Ｓのハイレベルの期間は、昇圧回路２１が昇圧動作を開
始してから昇圧電圧Ｖｐｐがクランプ回路２５のクラン
プレベルに達するまでの時間に相当することになる。従
って、このモニタパルスＶＲＥＳが出力される端子ＰMN
Tに測定装置を接続してパルスの幅を測定することによ
り昇圧回路２１における昇圧速度を知ることができる。

【００３４】図６には、昇圧回路２１の実施例が示され
ている。昇圧回路２１は、具体的な回路例が示されてい
る最終段と同様な構成のチャージポンプＣＰ１，ＣＰ
２，……ＣＰｎが直列に接続されてなる。各段のチャー
ジポンプは、電荷蓄積用の容量Ｃ１と、ダイオードとし
て動作するＭＯＳＦＥＴ Ｑｄ１，Ｑｄ２，Ｑｄ３，Ｑ
ｄ４，Ｑｄ５と、電荷転送用のＭＯＳＦＥＴ Ｑｔと、
電圧切替えスイッチとして動作するＭＯＳＦＥＴ Ｑｓ
１，Ｑｓ２と、ＭＯＳＦＥＴ Ｑｓ１とＱｄ２のゲート
電圧をそれぞれブーストするための容量Ｃｂ１，Ｃｂ２
と、リセット信号RESETによりリセット状態が解除され
ている場合にのみ分周回路２３から供給されるクロック
信号NCLK，PCLK，ACLKを伝えるＮＡＮＤゲートＧ１，Ｇ
２，Ｇ３と、それらの出力を反転するインバータＩＮＶ
１，ＩＮＶ２，ＩＮＶ３とによって構成されている。

【００３５】この実施例の昇圧回路は、図７に示されて
いるようなタイミングのクロック信号NCLK，PCLK，ACLK
により各段のチャージポンプが奇数段と偶数段に分かれ
て交互にチャージ動作と電荷転送動作とを繰り返すよう
に制御される。これによって、各段のチャージポンプに
おいてダイオードＭＯＳＦＥＴ Ｑｄ１を介して容量Ｃ
１に蓄積した負の電荷が、クロックでブースト容量Ｃｂ
１，Ｃｂ２の一方の端子が叩かれることによりＭＯＳＦ
ＥＴ Ｑｔがオンされて次段（図の左側から右側）へ向
かって順次転送されることで昇圧が行われる。

【００３６】ＭＯＳＦＥＴ Ｑｄ２とＱｄ３は互いに逆
向きのダイオードとして作用し、Ｑｄ２が容量Ｃｂ１に
ブースト動作のための負電荷を与え、Ｑｄ３はＱｓ１の
ゲート・ソース間電圧が高くなり過ぎないように抑制す
る。同様にＭＯＳＦＥＴ Ｑｄ４とＱｄ５も互いに逆向
きのダイオードとして作用し、Ｑｄ４が容量Ｃｂ２にブ
ースト動作のための負電荷を与え、Ｑｄ５はＱｔのゲー
ト・ソース間電圧が高くなり過ぎないように抑制する。

【００３７】容量Ｃ１は、インバータＩＮＶ３により一
方の端子にＶｃｃが印加されたときにダイオードとして
作用するＱｄ１を介してノードＮ1側に負電荷が蓄積さ
れた後、インバータＩＮＶ３により一方の端子が接地電
位に変化されることでノードＮ1に負電荷を蓄積したま
まその電位を負の方向へ変化させる。ＭＯＳＦＥＴＱｓ
１とＱｓ２は互いにオン期間が重ならないという条件の
下でクロック信号NCLK，PCLKにより相補的にオン、オフ
される。より詳細には、Ｑｓ２のオン（Ｑｓ１はオフ）
でブースト容量Ｃｂ２の一方の端子にＶｃｃを与えてＱ
ｄ４を介して負電荷をＣｂ２に蓄積させた後、Ｑｓ１を
オン（Ｑｓ２はオフ）させてブースト容量Ｃｂ２の一方
の端子にノードＮ１の負電位を伝えることでＣｂ２の他
方の端子を急激に負の方向へブーストさせる。これによ
ってＱｔをオンさせてノードＮ１に蓄積されていた負電
荷を出力端子ＶＰＰ側へ転送させ、昇圧が行われる。

【００３８】ここで、この昇圧回路２１において、各段
のチャージポンプを動作させるクロック信号NCLK，PCL
K，ACLKの周波数と昇圧速度との関係を、昇圧電圧Ｖｐ
ｐの時間的変化を示す図８を用いて説明すると、クロッ
クの周波数が高いほど単位時間内でのチャージと電荷転
送回数が多くなるため、図８に符号Ａで示すように昇圧
速度は速くなる。一方、クロックの周波数が低くなると
単位時間内でのチャージと電荷転送回数が少なくなるた
め、図８に符号Ｂで示すように昇圧速度は遅くなる。従
って、発振回路２２で発生される発振信号φoscの周波
数が製造ばらつきで変動するとそれに応じて昇圧回路２
１における昇圧速度が変動することになる。

【００３９】本実施例では、発振回路２２として図９に
示すようなリング型発振回路（リングオシレータともい
う）を使用している。具体的には、入力側のインバータ
INViと出力側のインバータINVoとの間に容量素子（C1,C
2）及び抵抗素子Rとを含むＣＲ時定数回路を介在させて
なる遅延段DLY1，DLY2，DLY3，……DLYmを奇数個縦続接
続させ、最終の遅延段DLYmの出力を初段の遅延段DLY1に
帰還させることによって発振動作して、各段の遅延時間
の総和に等しい周期の発振信号φoscを出力するように
構成されている。

【００４０】本発明者等が検討した結果によると、かか
る構成のリングオシレータにあっては、素子のばらつき
による発振周波数のばらつきは、各遅延段DLY1-DLYnの
抵抗素子Rの抵抗値の製造ばらつきによるものが最も大
きい。上記抵抗素子Rは多結晶シリコンによって構成さ
れており、現在の製造プロセス技術では抵抗素子Rの抵
抗値はウェハごとに、あるいは、同一ウェハであっても
形成される場所によって異なってしまう。そのため、リ
ングオシレータを構成する各遅延段の抵抗素子Rの抵抗
値が製造ばらつきによって、チップごとに発振回路２２
の発振周波数がばらついて、前記昇圧回路２１における
昇圧速度を許容範囲以上に変動させる原因になっている
ことが分かった。

【００４１】そこで、本実施例の発振回路においては、
リングオシレータを構成する遅延段DLY1，DLY2，DLY3，
……DLYmのうちDLY1〜DLY6にバイパス用のゲートＢＧ
１，ＢＧ２……を設けるとともに、これらのバイパス用
のゲートＢＧ１，ＢＧ２……の状態を制御するトリミン
グ制御回路２４を設けている。このトリミング制御回路
２４は一種のデコーダ回路であり、ＥＥＰＲＯＭ等の不
揮発性メモリからなるデータ設定回路１８に設定されリ
セット解除後（半導体集積回路の初期設定時）にレジス
タ１９に格納（ロード）された４ビットのトリミングデ
ータTVC0〜TVC3をデコードすることによって、バイパス
用のゲートＢＧ１，ＢＧ２……の制御信号を発生するよ
うに構成されている。

【００４２】そして、トリミング制御回路２４からの制
御信号によりバイパス用のゲートＢＧ１，ＢＧ２……が
導通状態に設定された遅延段においては信号がバイパス
ゲート側を通過することにより信号の伝達遅延時間が短
縮され、リングオシレータの発振周波数が高くなるよう
にされる。かかる構成によれば、トリミング制御回路２
４がデコーダ回路であるため、トリミング制御回路２４
から出力される制御信号により導通状態にされるバイパ
ス用のゲートＢＧ１，ＢＧ２……の数が切り替えられる
ことによって発振周波数が段階的に変更されることとな
る。

【００４３】なお、この実施例では、図８に示されてい
る消去時間Ｔ１と書込み時間Ｔ２は、外部から供給され
る基準となるクロック信号φｓに基づいて生成される内
部クロック信号φｃに従って動作するタイミング制御回
路１６で生成される制御信号によって決定される。これ
らの消去時間Ｔ１と書込み時間Ｔ２に関しても、不揮発
性メモリが使用されるシステムに応じて可変できるよう
に構成することができる。その場合、その設定データを
保持するために前記実施例のデータ設定回路１８とレジ
スタ１９を共用させることができる。

【００４４】次に、本実施例を適用したＥＥＰＲＯＭに
おける昇圧回路２１の昇圧速度の具体的な調整の仕方を
図１０のフローチャートを用いて説明する。先ず、デー
タ設定回路１８に発振回路２３における発振周波数を調
整可能範囲の中間にするようなトリミング情報（デー
タ）TVC0〜TVC3を設定する（ステップＳ１）。これは、
図９に示されているリングオシレータのバイパスゲート
を有する遅延段DLY1-DLY6のうち半数の遅延段DLY１−DL
Y3が信号伝達経路としてバイパス側が選択される状態に
対応する。データ設定回路１８に設定されたデータTVC0
〜TVC3はレジスタ１９にロードされ、トリミング制御回
路２４によりリングオシレータのバイパスゲートの制御
が行われて発振回路２２が発振して生成された発信信号
φoscを分周したクロックで昇圧回路２１が昇圧動作を
開始する。

【００４５】そこで、モニタ端子ＰMNTに出力されるモ
ニタパルスＶＲＥＳのパルス幅をテスタにより測定する
（ステップＳ２）。そして、測定されたパルス幅Ｔｐが
目標範囲Ｔ０±ΔＴに入っているか否か判定する（ステ
ップＳ３，Ｓ４）。判定の結果、測定されたパルス幅が
目標範囲Ｔ０±ΔＴに入ったときは有効な設定状態であ
るとして処理を終了する。ステップＳ３で、パルス幅が
目標範囲よりも大きいと判定した時は昇圧回路２１の昇
圧速度が遅すぎるので、データ設定回路１８の設定デー
タを発振回路２３における発振周波数を高くする方向に
再設定する（ステップＳ５）。そして、再びモニタパル
スＶＲＥＳのパルス幅をテスタにより測定し、測定され
たパルス幅が目標範囲Ｔ０±ΔＴに入っているか否か判
定する（ステップＳ６，Ｓ７）。

【００４６】ここで、測定されたパルス幅がＴ０＋ΔＴ
よりも小さい時は目標範囲Ｔ０±ΔＴに入ったというこ
とであるので、有効な設定状態であるとして処理を終了
する。一方、ステップＳ７で測定されたパルス幅がＴ０
＋ΔＴよりも大きいと判定した時は、ステップＳ８へ移
行してデータ設定回路１８に設定したデータが設定可能
な最大データTVCmaxに達したか判定し、達していないと
きステップＳ５へ戻ってデータ設定回路１８にデータを
再度設定する。また、設定データが設定可能な最大デー
タTVCmaxに達したときはデータ設定不能として処理を終
了する。

【００４７】ステップＳ４で、パルス幅が目標範囲より
も小さいと判定した時は、昇圧回路２１の昇圧速度が速
すぎるのでデータ設定回路１８の設定データを発振回路
２３における発振周波数ｆoscを低くする方向に再設定
する（ステップＳ９）。そして、再びモニタパルスＶＲ
ＥＳのパルス幅をテスタにより測定し、測定されたパル
ス幅がＴ０＋ΔＴよりも大きい時は目標範囲Ｔ０±ΔＴ
に入っているか否か判定する（ステップＳ１０，Ｓ１
１）。

【００４８】ここで、測定されたパルス幅がＴ０−ΔＴ
よりも大きい時は目標範囲Ｔ０±ΔＴに入ったというこ
とであるので、有効な設定状態であるとして処理を終了
する。一方、ステップＳ１０で測定されたパルス幅がＴ
０−ΔＴよりも小さいと判定した時は、ステップＳ１２
へ移行してデータ設定回路１８に設定したデータが設定
可能な最小データTVCminに達したか判定し、達していな
いときステップＳ９へ戻ってデータ設定回路１８にデー
タを再設定する。また、設定データが設定可能な最小デ
ータTVCminに達したときはデータ設定不能として処理を
終了する。

【００４９】なお、上記実施例の不揮発性メモリでは、
データ“１”が消去に対応され、データ“０”が書込み
対応されると説明したが、データ“１”を書込みに対応
させ、データ“０”を消去に対応させることも可能であ
る。さらに、上記実施例では、書込みによってメモリセ
ルのしきい値を高くし消去によってしきい値を低くする
ようにしたＥＥＰＲＯＭについて説明したが、書込みに
よってメモリセルのしきい値を低くし消去によってしき
い値を高く変化させるようにしたＥＥＰＲＯＭに適用し
ても良い。

【００５０】以上、本発明を、ＭＯＮＯＳ構造のＭＯＳ
ＦＥＴを記憶素子とするＥＥＰＲＯＭに適用した場合に
ついて説明したが、本発明は図１１に示すようなポリシ
リコン層などからなるフローティングゲート電極ＦＧと
コントロールゲートＣＧの２層ゲートを有するＭＯＳＦ
ＥＴを電気的に書き込み及び消去可能な不揮発性記憶素
子として備え、データを一括消去可能に構成されたフラ
ッシュメモリや以下に説明するような構成を有する不揮
発性メモリにも適用することができる。図１２および図
１３には本発明に係る電気的に書込み及び消去可能な不
揮発性メモリを構成するメモリセルの他の実施例の回路
図とデバイス断面図を示す。この実施例のメモリセルは
ＣＭＯＳプロセスにより形成できるようにされたもので
ある。

【００５１】図１２に示されているようにこの実施例の
メモリセルは、並列接続された２個の不揮発性記憶素子
ＰＭ１，ＰＭ２と、直列接続された２つの読出し用ＭＩ
ＳトランジスタＤＭ１，ＤＭ２および選択ＭＯＳＦＥＴ
ＳＭとを備え、不揮発性記憶素子ＰＭ１，ＰＭ２のフロ
ーティングゲートＶｆが、ＯＲ論理接続された２つの読
出し用ＭＩＳトランジスタＤＭ１，ＤＭ２のゲート電極
として使用され、読み出し時に不揮発性記憶素子ＰＭ
１，ＰＭ２の書込みワード線ＰＷＬを回路の接地電位と
する。

【００５２】すなわち、図１２の実施例のメモリセル
は、２つの不揮発性記憶素子ＰＭ１，ＰＭ２のフローテ
ィングゲートＶｆを、互いに直列接続されたｎチャンネ
ル型の読み出しＭＩＳトランジスタＤＭ１，ＤＭ２のゲ
ート電極として接続する。ここで、不揮発性記憶素子Ｐ
Ｍ１，ＰＭ２が読み出しデータ線と接続する接続点を便
宜上ドレイン電極と称し、不揮発性記憶素子ＰＭ１，Ｐ
Ｍ２がソース線Ｖｓｓと接続する接続点を便宜上ソース
電極と称すると、不揮発性記憶素子ＰＭ１，ＰＭ２のソ
ース電極は読み出しＭＩＳトランジスタＤＭ１，ＤＭ２
のソース電極とソース線Ｖｓｓを共有するようにされ
る。

【００５３】図１２のメモリセルは、例えば図１３に示
すような構造とすることができる。すなわち、第１導電
型の半導体基板２１の表面領域に、不揮発性記憶素子の
コントロールゲートとして機能する第２導電型の半導体
領域２２と第１導電型の半導体領域２３が形成され、第
１導電型の半導体領域２３には素子分離領域２４で分離
されゲート絶縁膜２６を備えた不揮発性記憶素子の書込
みＭＩＳトランジスタ領域Ｗ−ＭＩＳと、素子分離領域
２４で分離されゲート絶縁膜２６と初期閾値電圧を調整
するための第２導電型の不純物層２５を備えた読み出し
ＭＩＳトランジスタ領域Ｒ−ＭＩＳが形成される。ＦＧ
Ｔは不揮発性記憶素子のフローティングゲート領域であ
る。

【００５４】前記第２導電型の半導体領域２２、書込み
ＭＩＳトランジスタ領域Ｗ−ＭＩＳ及び読み出しＭＩＳ
トランジスタ領域Ｒ−ＭＩＳの上部にはゲート絶縁膜２
６を介してフローティングゲート２７が配置され、前記
第２導電型の半導体領域２２の表面には第２導電型の拡
散層３１が形成される。前記フローティングゲート２７
と第２導電型の拡散層３１の表面領域には金属シリサイ
ド層２９が形成される。前記フローティングゲート２７
の周辺部には絶縁膜サイドスペーサ３０が形成され、第
１層間絶縁膜３３、第１金属配線層３４、第２層間絶縁
膜３５、第２金属配線層３６、第３層間絶縁膜３７、第
３金属配線層３８が形成される。

【００５５】図１２および図１３に示されるようなメモ
リセルによれば、不揮発性記憶素子のフローティングゲ
ート電極は読み出しトランジスタ素子のゲート電極にな
るから、読み出しトランジスタ素子は、フローティング
ゲート電極の電子注入状態・電子放出状態、換言すれば
書込み状態・消去状態に応じたスイッチ状態若しくは相
互コンダクタンスを採る。したがって、コントロールゲ
ートに選択レベルを与えなくても、そのスイッチ状態若
しくは相互コンダクタンス状態に応じた電流を伝達手段
に流すことができる。コントロールゲート電極に選択レ
ベルを与えないため、伝達手段に必要な信号量を確保す
るという意味で、前記読み出しトランジスタ素子にはデ
ィプレッションタイプのＭＩＳトランジスタが採用され
ている。

【００５６】読み出し動作では、不揮発性記憶素子の閾
値電圧に応じてチャネル電流を流す必要はない。したが
って、読み出し動作時には不揮発性記憶素子のソース電
極及びドレイン電極を夫々０Ｖのような回路の接地電位
電位にしてよい。したがって、第１ドレイン電極からフ
ローティングゲートに弱いホットエレクトロン注入は生
じない。この時コントロールゲート電極も回路の接地電
位にされている場合にはトンネル電流も生じない。この
ように、読み出し動作において、チャージゲインによる
データ反転の問題を生ぜず、これによって、長期のデー
タ保持性能を向上させ、読み出し不良率の低下を実現す
ることが可能になる。

【００５７】また、双方の不揮発性記憶素子の書込み状
態において双方の読み出しトランジスタ素子はオフ状態
になっている。書込み状態の不揮発性記憶素子から何ら
かの原因で保持電荷が漏洩する可能性は確率的に０では
ないが、一方の不揮発性記憶素子から保持電荷が漏洩し
ても前記読み出しトランジスタ素子の直列経路はカット
オフ状態のままであり、双方の不揮発性記憶素子から共
に保持電荷が漏洩する確率は極めて低く、これにより、
上記不揮発性記憶素子と読み出しトランジスタ素子との
ペア構造によるチャージゲイン対策を行った情報記憶セ
ルに対して、更にデータリテンション対策も万全とな
り、読み出し不良率を更に改善することができる。

【００５８】図１４は、上記不揮発性メモリチップをＩ
Ｃカードのメモリとして利用する場合のシステム構成例
を示す。図１４において、２０１は上記実施例で説明し
たような構成を有する本発明に係る不揮発性メモリとし
てのＥＥＰＲＯＭ、２０２はシステム全体を制御するプ
ログラム制御方式のＣＰＵ（中央演算処理ユニット）、
２０３はＣＰＵが実行すべきプログラムやプログラムの
実行に必要な固定データが格納されたＲＯＭ（リード・
オンリ・メモリ）、２０４はＣＰＵ２０２の作業領域や
一時記憶領域を提供するＲＡＭ（ランダム・アクセス・
メモリ）、２０５はカード内部のシステムとカード外部
の装置との間の信号の送受信を行なう入出力ポート、２
０６はカード外部から供給されるクロック信号ＣＬＫを
波形整形したり分周したりして、ＥＥＰＲＯＭ２０１や
ＣＰＵ２０２の動作に必要なシステムクロックφｓを生
成するクロック生成回路である。

【００５９】これらの回路は、各々別個のチップとして
構成もしくは１つの半導体チップ上に形成され、ＣＰＵ
２０２とＲＯＭ２０３、ＲＡＭ２０４、ＥＥＰＲＯＭ２
０１および入出力ポート２０５はアドレスバス２０７お
よびデータバス２０８を介して互いに接続され、データ
送受信可能にされる。また、ＣＰＵ２０２からＥＥＰＲ
ＯＭ２０１へは、前述した書換えのバイト数を示す信号
／ＬＤ２が供給される。

【００６０】また、図１４において、２１１〜２１６は
外部端子で、電源電圧Ｖｃｃ，Ｖｓｓの供給を受ける電
源端子２１１，２１２と、システムを初期状態にするリ
セット信号／ＲＥＳを受けるリセット端子２１３と、カ
ード外部から供給されるクロック信号ＣＬＫを受けるク
ロック端子２１４と、上記入出力ポート２０５と接続さ
れシリアル入出力を行なうデータ入出力端子２１５，２
１６とがある。

【００６１】図１５には上記ＥＥＰＲＯＭを内蔵したＩ
Ｃカードの外観を示す。図１５において、３００はプラ
スチップなどで成形されるカード本体、３１０はこのカ
ード本体３００の表面に設けられた外部端子としての電
極部であり、この電極部に図１４に示されている外部端
子２１１〜２１６が電気的に接続されている。また、図
１４に示されている各チップ２０１〜２０６は、図１５
においては電極部３１０の下側に配置され、プラスチッ
クなどからなるパッケージに収納されもしくはプリント
配線基板上に搭載され全体が樹脂等によりモールドされ
て構成される。

【００６２】本発明に係るＩＣカードは、図１５に示す
ような接触型に限られず、非接触型のＩＣカードであっ
ても良く、その場合は、外部端子としての電極部３１０
が外観上現われないものであっても良い。さらに、本発
明に係るＩＣカードにおいて、データ保証時間が長くな
るように書替えを制御する情報としては、金融向けＩＣ
カードにおける金銭情報やＩＤカードとして用いられる
場合のＩＤ情報、暗号化処理を行なう場合の暗号化鍵／
復号化鍵といったものがあげられる。なお、本発明に係
るＥＥＰＲＯＭが適用されるシステムは上記のようなＩ
Ｃカードシステムに限定されるのものでない。

【００６３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、昇圧速度を調整するデータを設定するデ
ータ設定手段（１８）として不揮発性メモリを使用して
いるが、フューズなどのプログラム可能な素子を使用し
てもよい。不揮発性メモリを使用することによりプロセ
スに何ら新たな工程を追加することなくデータ設定手段
を形成することができるという利点がある。データ設定
回路１８に利用される不揮発性メモリは、本発明のＥＥ
ＰＲＯＭのメモリアレイ１０に一部を用いて良い。この
場合、トリミング情報を記憶するメモリアレイ１０の一
部の記憶素子がＥＥＰＲＯＭを含む半導体集積回路の初
期化動作に応答して読み出しされて揮発性メモリ乃至レ
ジスタ１９に格納されることになる。

【００６４】また、前記実施例では１ビットのメモリセ
ルが記憶素子（ＭＯＳＦＥＴ Ｑｍ）と選択スイッチ素
子（ＭＯＳＦＥＴ Ｑｓ）とで構成されているが、選択
スイッチ素子がなく、記憶素子が直接データ線ＤＬに接
続されるように構成されたメモリセルを有するメモリア
レイであってもよい。さらに、実施例では、１メモリセ
ル当り１ビットのデータを記憶するものについて説明し
たが、記憶素子のしきい値を３段階以上に設定して１メ
モリセル当り複数ビットのデータを格納するものであっ
ても良い。

【００６５】以上の説明では、本発明をＥＥＰＲＯＭお
よびそれを搭載したＩＣカードに適用した場合を説明し
たが、この発明は他の不揮発性メモリおよびそれを内蔵
した電子機器にも利用することができる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、書込みや
消去に際して記憶素子に与えるストレスが小さくなるた
め不揮発性メモリの書換え耐性を向上させることができ
るとともに、書換え所要時間が大幅に長くなるのを回避
することができる。また、昇圧速度を適宜調整すること
ができるため、ユーザーの要望ないしは用途に応じて、
書換え耐性またはデータ保証時間のいずれかを優先させ
るか選択できる不揮発性メモリを実現することができる
という効果がある。

【図面の簡単な説明】

【図１】本発明を適用した不揮発性メモリの一例として
のＥＥＰＲＯＭの実施例を示すブロック図である。

【図２】実施例のＥＥＰＲＯＭのメモリアレイを構成す
るメモリセルの構造を示す断面図である。

【図３】実施例のＥＥＰＲＯＭにおけるメモリセルの回
路構成および消去、書込み、読出しそれぞれにおけるワ
ード線、高圧ワード線、データ線およびソース線への印
加電圧の一例を説明図である。

【図４】昇圧時間検出用のパルスを生成するパルス発生
回路の一実施例を示す回路構成図である。

【図５】実施例の昇圧時間検出用パルス発生回路のタイ
ミングを示すタイミングチャートである。

【図６】昇圧回路を構成するチャージポンプの一実施例
を示す回路構成図である。

【図７】実施例のチャージポンプを動作させるクロック
信号の一例を示すタイミングチャートである。

【図８】昇圧回路により発生される昇圧電圧のばらつき
を示す電圧波形図である。

【図９】発振回路とトリミング制御回路の一実施例を示
す回路構成図である。

【図１０】実施例のＥＥＰＲＯＭにおける昇圧速度のト
リミングの手順を示すフローチャートである。

【図１１】本発明を適用して有効な不揮発性メモリの一
例としてのフラッシュメモリを構成するメモリセルの他
の実施例を示す回路図である。

【図１２】本発明を適用して有効な不揮発性メモリを構
成するメモリセルのさらに他の実施例を示す回路図であ
る。

【図１３】図１２の実施例のメモリセルのデバイス構造
の一例を示す断面図である。

【図１４】本発明を適用したＥＥＰＲＯＭの応用システ
ムの一例としてのＩＣカードシステムの構成例を示すブ
ロック図である。

【図１５】ＩＣカードの外観を示す概略図である。

【符号の説明】

１０ メモリアレイ １１ ウェル電位制御回路 １２ カラムラッチ回路 １３ データ入出力回路 １４ カラムデコーダ １５ ロウアドレスデコーダ １６ タイミング制御回路 １７ クロック発生回路 １８ データ設定回路（不揮発性メモリ回路） １９ レジスタ（揮発性メモリ回路） ２０ 高圧電源回路 ２１ 昇圧回路 ２２ 発振回路 ２３ 分周回路 ２４ トリミング制御回路 ２５ クランプ回路 ３０ モニタパルス生成回路 ＰMNT モニタ用外部端子（パッド）

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｇ０６Ｋ 19/00 Ｎ 29/792 // Ｈ０３Ｋ 3/03 (72)発明者 小田 忠試 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 藤本 義人 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B025 AA07 AB01 AC02 AD04 AD08 AD10 AD15 AE05 AE08 5B035 AA02 AA07 BB09 CA12 5F083 EP18 EP23 EP33 ER03 ER11 ER21 ER29 GA15 JA35 LA10 5F101 BA45 BB02 BC02 BD22 BE02 BE05 BE07 5J043 AA14 AA22 EE01 LL01

Claims (12)

【特許請求の範囲】
1. 【請求項１】 電源端子と、グランド端子と、複数の不
   揮発性記憶素子と、制御回路と、前記電源端子に供給さ
   れる電源電圧を昇圧する昇圧回路と、該昇圧回路の昇圧
   動作に必要なクロック信号を生成する発振回路とを有
   し、前記昇圧回路で生成された高電圧が前記不揮発性記
   憶素子に印加されることで書込みまたは消去が行なわれ
   る不揮発性メモリであって、 前記発振回路は発振周波数が可変に構成され、該発振回
   路における発振周波数を調整するための周波数調整手段
   と、前記昇圧回路における昇圧開始から所定電位に達す
   るまでの時間に対応した幅を有するパルス信号を生成す
   るパルス生成回路と、該パルス生成回路により生成され
   たパルス信号を出力する外部端子とを備え、前記発振周
   波数の調整により前記昇圧回路における昇圧速度が調整
   可能に構成されていることを特徴とする不揮発性メモ
   リ。
2. 【請求項２】 前記周波数調整手段は、設定データを保
   持するデータ設定手段と、該データ設定手段に保持され
   ているデータに応じて前記発振回路の動作状態を制御す
   る制御信号を発生する発振制御信号生成回路とからなる
   ことを特徴とする請求項１に記載の不揮発性メモリ。
3. 【請求項３】 前記データ設定手段は、設定データを記
   憶する不揮発性のメモリ回路と、該メモリ回路から読み
   出されたデータを保持する揮発性のメモリ回路とからな
   ることを特徴とする請求項１または２に記載の不揮発性
   メモリ。
4. 【請求項４】 前記昇圧回路により昇圧された電圧を所
   定のレベルでクランプするクランプ回路を備え、前記パ
   ルス生成回路は前記制御回路から前記昇圧回路に供給さ
   れる昇圧開始信号と前記クランプ回路から出力されるク
   ランプレベルに達したことを示す信号とに基づいて生成
   するパルス信号の立ち上げと立ち下げを制御するように
   構成されていることを特徴とする請求項１〜３のいずれ
   かに記載の不揮発性メモリ。
5. 【請求項５】 前記パルス信号を出力する外部端子はパ
   ッケージに封入された状態では外部に現われない電極端
   子として設けられていることを特徴とする請求項１〜４
   のいずれかに記載の不揮発性メモリ。
6. 【請求項６】 前記記憶素子は、ドレイン・ソース領域
   間のチャンネル形成領域上に酸化膜と窒化膜と酸化膜か
   らなる３層以上のゲート絶縁膜を介してゲート電極が形
   成され、窒化膜中に電子または正孔が蓄積されることで
   情報を記憶する絶縁膜積層構造の電界効果トランジスタ
   からなることを特徴とする請求項１〜５のいずれかに記
   載の不揮発性メモリ。
7. 【請求項７】 電源端子と、グランド端子と、複数の不
   揮発性記憶素子と、制御回路と、前記電源端子に供給さ
   れる電源電圧を昇圧する昇圧回路と、該昇圧回路の昇圧
   動作に必要なクロック信号を生成する発振周波数が可変
   な発振回路と、該発振回路における発振周波数を調整す
   るための周波数調整手段とを備え、前記昇圧回路で生成
   された高電圧が前記不揮発性記憶素子に印加されること
   で書込みまたは消去が行なわれる不揮発性メモリの製造
   方法であって、前記昇圧回路の昇圧速度を外部の測定装
   置で測定し、昇圧速度が速い場合には前記発振回路の発
   振周波数を下げるようなデータを前記周波数調整手段に
   与え、昇圧速度が遅い場合には前記発振回路の発振周波
   数を上げるようなデータを前記周波数調整手段に与え
   て、昇圧速度が調整された不揮発性メモリを得ることを
   特徴とする不揮発性メモリの製造方法。
8. 【請求項８】 電源端子と、グランド端子と、複数の不
   揮発性記憶素子と、制御回路と、前記電源端子に供給さ
   れる電源電圧を昇圧する昇圧回路と、該昇圧回路の昇圧
   動作に必要なクロック信号を生成する発振周波数が可変
   な発振回路と、該発振回路における発振周波数を調整す
   るための周波数調整手段と、前記昇圧回路による昇圧開
   始から所定電位に達するまでの時間に対応した幅を有す
   るパルス信号を生成するパルス生成回路と、該パルス生
   成回路により生成されたパルス信号を出力する外部端子
   とを備え、前記昇圧回路で生成された高電圧が前記不揮
   発性記憶素子に印加されることで書込みまたは消去が行
   なわれる不揮発性メモリの製造方法であって、 前記昇圧回路を動作させ前記外部端子に出力されるパル
   スの幅を外部の測定装置で測定し、昇圧速度が速い場合
   には前記発振回路の発振周波数を下げるようなデータを
   前記周波数調整手段に与え、昇圧速度が遅い場合には前
   記発振回路の発振周波数を上げるようなデータを前記周
   波数調整手段に与えて、昇圧速度が調整された不揮発性
   メモリを得ることを特徴とする不揮発性メモリの製造方
   法。
9. 【請求項９】 前記外部装置による前記測定と昇圧速度
   が所定よりも速いか遅いかの判定と前記周波数調整手段
   への前記データの設定とを繰り返し行なって前記昇圧回
   路の昇圧速度を最適値に近付けることを特徴とする請求
   項７または８に記載の不揮発性メモリ。
10. 【請求項１０】 複数の第１不揮発性記憶素子を含むメ
    モリアレイと、 上記メモリアレイに結合され、所望の不揮発性記憶素子
    に記憶された情報を消去するために、上記所望の第１不
    揮発性記憶素子に供給される消去パルスを形成する昇圧
    回路と、 上記昇圧回路に結合され、上記昇圧回路へ昇圧動作の為
    のクロックを供給する発振回路と、 上記発振回路に結合され、上記発振回路から出力される
    上記クロックの周波数を調整するための制御回路とを有
    し、 上記制御回路は、 トリミング情報が格納される第２不揮発性記憶素子と、 上記第２不揮発性記憶素子に格納された上記トリミング
    情報を初期化動作に応答して格納されるレジスタと、 上記レジスタに格納された上記トリミング情報に応答し
    て制御信号を出力するトリミング制御回路とを有し、 上記発振回路は、それぞれがインバータと抵抗素子とを
    含む複数段の遅延回路を有し、上記複数段の遅延回路内
    の所望の複数の遅延回路にはその入力と出力と間にバイ
    パス経路が設けられており、 上記トリミング制御回路から出力される上記制御信号
    は、上記バイパス経路の導通・非導通を制御する、こと
    を特徴とする半導体集積回路。
11. 【請求項１１】 複数の第１不揮発性記憶素子を含むメ
    モリアレイと、 上記メモリアレイに結合され、所望の不揮発性記憶素子
    に記憶された情報を消去するために、上記所望の第１不
    揮発性記憶素子に供給される消去パルスを形成する昇圧
    回路と、 上記昇圧回路に結合され、上記昇圧回路へ昇圧動作の為
    のクロックを供給する発振回路と、有し上記発振回路
    は、それぞれがインバータと抵抗素子とを含む複数段の
    遅延回路を有し、 上記複数段の遅延回路内の所望の複数の遅延回路にはそ
    の入力と出力と間にバイパス経路が設けられる、ことを
    特徴とする半導体集積回路。
12. 【請求項１２】 さらに、 上記発振回路に結合され、
    上記発振回路から出力される上記クロックの周波数を調
    整するための制御回路とを有し、 上記制御回路は、 トリミング情報が格納される第２不揮発性記憶素子と、 上記第２不揮発性記憶素子に格納された上記トリミング
    情報を初期化動作に応答して格納されるレジスタと、 上記レジスタに格納された上記トリミング情報に応答し
    て制御信号を出力するトリミング制御回路とを有し、 上記トリミング制御回路から出力される上記制御信号
    は、上記バイパス経路の導通・非導通を制御する、こと
    を特徴とする請求項１１に記載の半導体集積回路。