CN108172257B - 半导体装置及其调整方法 - Google Patents

半导体装置及其调整方法 Download PDF

Info

Publication number
CN108172257B
CN108172257B CN201711053907.4A CN201711053907A CN108172257B CN 108172257 B CN108172257 B CN 108172257B CN 201711053907 A CN201711053907 A CN 201711053907A CN 108172257 B CN108172257 B CN 108172257B
Authority
CN
China
Prior art keywords
semiconductor device
circuit
memory
built
self
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711053907.4A
Other languages
English (en)
Other versions
CN108172257A (zh
Inventor
矢野胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN108172257A publication Critical patent/CN108172257A/zh
Application granted granted Critical
Publication of CN108172257B publication Critical patent/CN108172257B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1206—Location of test circuitry on chip or wafer

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明提供一种半导体装置及其调整方法，防止因出货后的热的影响导致可靠性下降。本发明的半导体装置包含内置自测试电路(110)与可变电阻式存储器。内置自测试电路(110)包含用于进行可变电阻式存储器的再成形信息设定部(230)，当进行了成形执行部(220)或测试执行部(210)的动作时，对再成形信息设定部(230)设定标记“1”。并且，当通过IR回焊而安装至电路基板后电源被接通时，内置自测试控制部(200)参照再成形信息设定部(230)的标记，若标记为“1”，则使成形执行部(220)执行可变电阻式存储器的再成形。

Description

半导体装置及其调整方法
技术领域
本发明涉及一种具备内置自测试电路(以下称作BIST电路(Built-In SelfTest))的半导体装置及其调整方法，尤其涉及一种包含可变电阻式存储器(memory)或快闪存储器(flash memory)等非易失性存储器的半导体装置的BIST电路。
背景技术
BIST电路是使存储器或逻辑电路(logic)等的测试容易化的设定技术之一。一般而言，BIST电路具备产生测试图形(test pattern)的电路、对测试结果与期待值进行比对的电路、及输出合格或不合格作为比对结果的电路等(例如专利文献1)。而且，专利文献2的BIST电路公开了一种技术：在BIST逻辑电路与存储器之间连接开关(switch)，当经由开关来对存储器进行存取(access)时，BIST逻辑电路使存储控制器逻辑电路(memorycontroller logic)旁通(bypass)。专利文献3的半导体装置公开了一种自诊断控制电路，其可变更扫描输入(scan in)期间、扫描输出(scan out)期间或俘获(capture)期间，以抑制BIST执行过程中的电流消耗的变动。
而且，作为非易失性半导体存储器，与非(NAND)型或者或非(NOR)型的快闪存储器已实用化，作为取代该快闪存储器的非易失性存储器，利用可变电阻元件的可变电阻式存储器的实用化也在推进。可变电阻式存储器例如通过对氧化铪(HfOx)等金属氧化物等的薄膜施加脉冲(pulse)电压，使膜的电阻发生可逆且非易失性的变化，由此来存储数据(data)(例如专利文献4、专利文献5)。
图1是表示现有的可变电阻式存储器的存储器阵列(memory array)的典型结构的电路图。一个存储胞元单元(memory cell unit)包含可变电阻元件和与其串接的存取用晶体管(transistor)。m×n(m、n为1以上的整数)个胞元单元形成为二维阵列状，晶体管的栅极(gate)连接于字线(word line)，漏极(drain)区域连接于可变电阻元件的其中一个电极，源极(source)区域连接于源极线(source line)。可变电阻元件的另一个电极连接于位线(bit line)。
可变电阻元件能够根据所施加的脉冲电压的大小及极性而将电阻值可逆且非易失性地设定为低电阻状态或高电阻状态。将使可变电阻元件设定(或写入)为高电阻状态的情况称作设置(SET)，将设定(写入)为低电阻状态的情况称作重置(RESET)。
胞元单元是通过字线、位线及源极线而以位(bit)为单位来选择。例如，当对胞元单元M11进行写入时，通过字线WL1而晶体管导通(ON)，对位线BL1、源极线SL1施加与设置或重置相应的电压。由此，可变电阻元件被设置或重置。当进行胞元单元M11的读出时，通过字线WL1而晶体管导通，对位线BL1、源极线SL1施加用于读出的电压。在位线BL1上，出现与可变电阻元件的设置或重置相应的电压或电流，由读出(sense)电路来检测该电压或电流。
现有技术文献
专利文献
专利文献1：日本专利特开2015-561191号公报
专利文献2：美国公开公报US2014/0173344号公报
专利文献3：日本专利特开2016-176843号公报
专利文献4：日本专利特开2012-64286号公报
专利文献5：日本专利特开2008-41704号公报
[发明所要解决的课题]
对于可变电阻式存储器而言，作为初始设定，必须使可变电阻元件的金属氧化物成形(forming)。通常，成形是通过对电极施加比可变电阻元件写入数据时稍大的成形电压Vf，从而在电极间形成细丝(filament)状的电流通路。根据施加有成形电压Vf时流动的电流的方向，来决定设置及重置的极性。此种成形是在将可变电阻式存储器出货之前进行。
图2表示在一对可变电阻元件中保持互补性的数据的胞元单元结构。表示该胞元单元结构中的成形的一例。例如，对位线BL、位线BLb施加0V，对共用源极线BSL施加成形电压Vf(例如4V)，对字线WL施加晶体管T1、晶体管T2导通所需的电压(例如6V)。由此，在可变电阻元件R1中，电流从共用源极线BSL朝向位线BL流动，在可变电阻元件R2中，电流从共用源极线BSL朝向位线BLb流动。在进行成形时，可变电阻元件R1、可变电阻元件R2处于高电阻状态，即处于被设置的状态。当使可变电阻元件R1、可变电阻元件R2重置时，施加BSL＞BL、BSL＞BLb的偏电压，当使可变电阻元件R1、可变电阻元件R2设置时，施加BSL＜BL、BSL＜BLb的偏电压。具备此种极性的可变电阻元件的连接也被称作背对背(back to back)连接。
另一方面，在表面安装型的半导体装置中，在封装(package)的底面形成有呈二维状排列的多个外部端子者(例如球阵列(Ball Grid Array，BGA)、芯片级封装(Chip SizedPackage，CSP)、触点阵列(Land Grid Array，LGA)等)、或者形成有从封装的侧面朝底面方向延伸的多个外部端子者(带引线的塑料芯片载体(Plastic Leaded Chip Carrier，PLCC)、四侧J形引脚扁平封装(Quad Flat J-leaded package，QFJ)等)。在将表面安装型的半导体装置安装于电路基板时，使用红外线回焊(solder reflow)，所述红外线回焊是通过使半导体装置的外部端子与电路基板的焊盘(land)(导电性的焊垫(pad)区域)对位，并对整体照射红外线，从而使预先供给至外部端子和/或焊盘的焊料熔融。
在红外线回焊中，外部端子被加热至焊料能够熔融的程度，该局部性的温度上升有时会对通过树脂等密封的封装内的芯片造成不良影响。例如，在可变电阻式存储器中，如上所述，作为初始设定，以可变电阻元件成为高电阻状态(设置状态)的方式进行成形，但若在红外线回焊时施加高温，则电极间的细丝状电流通路的宽度变窄(剖面积变小)，其结果，所成形的可变电阻元件的电阻有时会较所期待的电阻而增加。若成形时的电阻高到必要以上，则存在下述课题：可变电阻元件的设置/重置的循环(cycling)特性会发生劣化，从而耐久(endurance)特性下降。
而且，因红外线回焊造成的局部性的温度上升有时也会对其他的非易失性存储器造成影响。例如，在浮动栅极(floating gate)等电荷蓄积层中保持电荷的存储器元件中，若电荷蓄积层成为高温，则电荷会从其中泄漏(leak)，从而导致初始状态发生变化。例如，快闪存储器的编程(program)电压的初始值或擦除电压的初始值会偏离(shift)最佳值。由此，存在下述课题：编程脉冲的施加次数或擦除脉冲的施加次数增加，编程或擦除的可靠性下降，或者耐久特性下降。
发明内容
本发明解决所述现有的课题，其目的在于提供一种防止因出货后的热的影响导致可靠性下降的半导体装置。
[解决课题的技术手段]
本发明的包含BIST电路的半导体装置的调整方法包括：设定步骤，当所述BIST电路进行动作时，设定是否对半导体装置的特性进行调整的信息；检测步骤，检测电源被接通的情况；以及调整步骤，响应所述检测步骤，并基于在所述设定步骤中设定的信息来调整半导体装置的特性。
优选的是，当通过所述BIST电路调整了半导体装置的特性时，所述设定步骤自动设定对半导体装置的特性进行调整的信息。优选的是，所述检测步骤是对安装至电路基板后的初次的电源接通进行检测。优选的是，所述设定步骤是基于所述BIST电路的测试结果来设定信息。优选的是，半导体装置包含用于表面安装至电路基板的外部端子。优选的是，所述外部端子被回焊至电路基板的导电区域。优选的是，所述调整步骤是可逆性且非易失性的可变电阻式存储器的成形步骤。优选的是，所述调整步骤是调整在沟道上具备电荷蓄积层的非易失性存储器的编程脉冲电压的初始值。优选的是，所述调整步骤是调整在沟道上具备电荷蓄积层的非易失性存储器的擦除脉冲电压的初始值。
本发明的包含BIST电路的半导体装置包括：设定部件，当所述BIST电路进行动作时，设定是否对半导体装置的特性进行调整的信息；检测部件，检测电源被接通的情况；以及调整部件，当由所述检测部件检测到电源接通时，基于由所述设定部件所设定的信息来调整半导体装置的特性。
优选的是，所述设定部件在半导体装置的特性受到调整时，自动设定用于对半导体装置的特性进行再调整的信息。优选的是，所述BIST电路包含所述检测部件及所述调整部件。优选的是，半导体装置包含用于表面安装于电路基板的外部端子。优选的是，半导体装置包含对可逆性且非易失性的可变电阻元件存储数据的可变电阻式存储器，所述调整部件是用于在可变电阻元件的电极间形成电流路径的成形。优选的是，半导体装置包含在沟道上的电荷蓄积区域存储数据的非易失性存储器，所述调整部件对用于在所述电荷蓄积区域中蓄积电荷的编程脉冲电压的初始值进行调整。优选的是，所述调整部件进而对用于从所述电荷蓄积区域擦除电荷的擦除脉冲电压的初始值进行调整。
[发明的效果]
根据本发明，当BIST电路进行动作时，设定是否对半导体装置的特性进行调整的信息，当电源接通时，基于所设定的信息来进行半导体装置的特性调整，因此即使在半导体装置的产品出货后，半导体装置在安装于电路基板的期间因热的影响(例如进行表面安装时的红外线回焊)而导致特性发生变化的情况下，也能够再次对发生了变化的特性进行调整，或者应对发生了变化的特性。由此，能够抑制半导体装置的可靠性的下降。
附图说明
图1是表示现有的可变电阻式存储器的阵列结构的图；
图2是说明现有的胞元单元的成形的图；
图3是表示本发明的实施例的半导体装置的一例的图；
图4是表示本发明的第1实施例的BIST电路的内部结构的图；
图5是说明与本发明的第1实施例的成形相关的动作的流程图；
图6是说明本发明的第2实施例的成形动作的流程图；
图7是说明本发明的第3实施例的成形动作的流程图；
图8是表示本发明的第4实施例的BIST电路的内部结构的图；
图9是说明本发明的第4实施例的电压更新动作的流程图。
附图标号说明：
100：半导体装置
110、110A：BIST电路
120：存储器
130：外部接口
140：内部总线
200：BIST控制部
210：测试执行部
220：成形执行部
230：再成形信息设定部
300：校验部
310：电压更新信息设定部
BL、BL1～BLm、BLb：位线
BSL：共用源极线
M11～Mmn：胞元单元
R1、R2：可变电阻元件
S100～S190、S200～S240、S300～S330、S400～S490：步骤
SL1～SLn：源极线
T1、T2：晶体管
Vf：成形电压
WL、WL1～WLn：字线
具体实施方式
接下来，参照附图来详细说明本发明的实施方式。在优选的形态中，本发明的半导体装置具备对半导体装置内的电路执行内置自测试的功能。在进而优选的形态中，本发明的半导体装置包含可变电阻式存储器或快闪存储器等存储器。在更优选的形态中，本发明的半导体装置具备可表面安装于电路基板的外部端子。
[实施例]
图3是表示本发明的实施例的半导体装置的概略结构的框图。半导体装置100包含BIST电路110、存储器120、外部接口(interface)130及连接它们的内部总线(bus)140。本实施例的存储器120是包含图1或图2所示的可变电阻式存储器而构成。BIST电路110包含用于对存储器120或其他内部电路进行自测试的功能，能够在晶圆级(wafer level)、芯片级(chip level)或封装级(package level)中执行存储器120或内部电路的测试。
外部接口130提供半导体装置100与外部的电连接。外部接口130在半导体装置100为受到封装之前的晶片级或裸芯片(bare chip)时，经由晶片或芯片上的电极焊垫(pad)来提供与外部的电连接，若为半导体装置100受到封装之后，则经由封装的外部端子来提供与外部的电连接。
图4表示本实施例的BIST电路的结构。BIST电路110包含BIST控制部200、测试执行部210、成形执行部220及再成形信息设定部230。BIST控制部200控制测试执行部210、成形执行部220及再成形信息设定部230。BIST控制部200执行用于控制各部的程序或状态机(state machine)，或者使控制电路进行动作。
在一个示例中，BIST控制部200响应经由外部接口130而输入有使能(enable)信号的情况来动作，使测试执行部210执行存储器120或周边逻辑电路的测试。测试执行部210例如包含产生测试图形的测试图形产生部、及对利用测试图形来进行动作时的结果与期待值进行比较以判定合格或不合格的判定部。BIST控制部200能够将合格或不合格的判定结果经由外部接口130而输出至外部。
而且，BIST控制部200使成形执行部220执行可变电阻式存储器的成形。成形执行部220例如对存储器120中所含的字线选择电路、列选择电路、电压产生电路等进行控制，对被选择的可变电阻元件的电极施加成形电压Vf，由此来使电极间形成高电阻状态(设置)的电流路径。优选的是，BIST控制部200使成形执行部220在测试执行部210之前进行动作，但未必限定于此，也可在使测试执行部210动作后使成形执行部220进行动作。进而，BIST控制部200也可根据来自外部接口130的使能信号来选择测试执行部210或成形执行部220中的任一个的动作。
本实施例的BIST控制部200能够使成形执行部220执行两次成形。第一次是半导体装置100的出货前，第二次是半导体装置100的出货后且半导体装置100被安装于电路基板且电源初次被接通时。是否进行第二次成形，是根据对再成形信息设定部230所设定的信息来决定。例如，再成形信息设定部230设定标记“1”或“0”，此时，标记“1”的设定表示执行第二次成形，标记“0”的设定表示不执行第二次成形。
在一个示例中，BIST控制部200在出货前执行了第一次成形时，能够响应此情况而自动将再成形信息设定部230的标记设置为“1”。而且，在另一示例中，BIST控制部200能够响应来自外部接口130的输入信号而将再成形信息设定部230的标记设置为“1”。进而可为，BIST控制部200能够将再成形信息设定部230的标记由“1”设定为“0”。在一个示例中，BIST控制部200可在安装至电路基板后的初次的电源接通时执行了第二次成形后，将标记设定为“0”。在另一示例中，可为，BIST控制部200能够响应来自外部接口130的输入信号而将标记由“1”设定为“0”。
BIST控制部200在检测到安装至电路基板后的初次的电源接通时，参照再成形信息设定部230的标记，若标记为“1”，则经由成形执行部220来执行第二次成形。电源接通的有无例如能够通过供给电压Vdd的检测、或者伴随Vdd供给的上电(power up)信号或重置信号的检测来进行。
接下来，参照图5的流程来说明本实施例的半导体装置的成形方法。在半导体装置100的集成电路的制造后，BIST控制部200根据使能信号而启动(S100)。接下来，BIST控制部200使成形执行部220执行存储器120的成形，以作为存储器120的初始设定(S110)。BIST控制部200在通过成形执行部220进行成形之后，将再成形信息设定部230的标记设置为“1”(S120)。接下来，BIST控制部200使测试执行部210执行存储器120和/或逻辑电路的测试(S130)。从外部接口130输出BIST电路110的测试结果(S140)，将判定为合格的半导体装置100出货(S150)。
接下来，出货的半导体装置通过红外线回焊而安装至电路基板(S160)。接下来，当安装至电路基板后，对半导体装置100初次接通电源时(S170)，BIST控制部200执行上电序列，此处，判定再成形信息设定部230中是否设置有标记“1”(S180)，当标记被设置为“1”时，使成形执行部220执行存储器120的再成形(S190)。
当将半导体装置表面安装于电路基板时，对半导体装置的外部端子与电路基板的焊盘进行定位，被供给至外部端子和/或焊盘的焊料通过红外线回焊而熔融。该步骤中，要将外部端子加热至焊料熔融的温度为止，但该局部性的温度会传导至薄型化、小型化的封装内部的可变电阻元件，由此，有时会伴随成形在电极间的电流通路的剖面积变窄的现象。本实施例中，通过在将半导体装置安装于电路基板后进行再成形，从而能够将可变电阻元件的电极间的电流通路校正为最佳的大小。其结果，能够改善可变电阻元件的可靠性及耐久特性。
另外，所述实施例中，表示了通过红外线回焊来进行表面安装的示例，但并不限于红外线，在通过其他方法对外部端子施加热来进行表面安装的情况下，也能够适用本发明。
接下来，图6的流程表示本发明的第2实施例的成形方法。第2实施例中，是根据测试执行部210的测试执行后的校验(verify)来进行对再成形设定部230的标记设定。首先，启动BIST电路110(S200)，经由成形执行部220来执行可变电阻式存储器的成形(S210)，接下来，经由测试执行部210来执行测试(S220)。测试执行部210对经成形的可变电阻式存储器的电阻进行检测，并对该电阻与阈值进行比较，以进行经成形的电阻的校验(S230)。若电阻高于阈值，则预想电阻会因对半导体装置100进行表面安装时的IR回焊造成的加热而进一步上升，从而耐久特性会发生恶化，因此进行失败(fail)判定。此时，对再成形信息设定部230设定标记“1”(S240)。另一方面，当电阻低于阈值时，预想即使因IR回焊造成的加热而导致电阻增加，耐久特性的恶化仍会处于容许范围内，因而进行通过(pass)判定。此时，BIST控制部200不对再成形信息设定部230设定标记“1”。以后，步骤S140至步骤S190为止的处理与图5的处理同样，因此省略说明。
如此，根据本实施例，根据可变电阻式存储器的成形结果来预测IR回焊的影响，并基于该预测结果来设定再成形信息设定部230的标记，因此，若无必要，则跳过(skip)第二次成形的执行，从而能够适当判定是否进行第二次成形。
图7是表示本发明的第3实施例的成形方法的流程。第3实施例不同于第1实施例，是在执行半导体装置100的内部电路的测试后进行存储器120的成形及对再成形信息设定部230的信息设定，除此以外的处理流程与第1实施例同样。此时，BIST控制部200进行如下所述的序列控制：使测试执行部210执行测试，接下来，使成形执行部220执行成形，接下来，对再成形信息设定部230设定标记“1”。
接下来，对本发明的第4实施例进行说明。图8是表示第4实施例的BIST电路110A的结构的图。第4实施例中，半导体装置100的存储器120是包含NOR型或NAND型的快闪存储器而构成。而且，本实施例的BIST电路110A包含BIST控制部200、测试执行部210、校验执行部300及电压更新信息设定部310。
NOR型或NAND型的快闪存储器具有金属氧化物半导体(Metal OxideSemiconductor，MOS)结构的存储器元件，该MOS结构的存储器元件具备在沟道上蓄积电荷的电荷蓄积层。当在半导体装置100通过IR回焊等而表面安装于电路基板时，对半导体装置施加局部性的热时，出货时的电荷蓄积层的电荷状态可能发生变动。若电荷蓄积层的电荷状态发生变动，则初始设定的编程脉冲电压的初始值或擦除脉冲电压的初始值有可能偏离最佳值。因此，BIST控制部200在执行半导体装置100的测试时，将电压更新信息设定部310的标记设定为“1”，从而在半导体装置100的出货后且安装至电路基板后的初次的电源接通时，能够进行编程脉冲电压或擦除脉冲电压的初始值的更新。BIST控制部200在检测到安装至电路基板后的初次的电源接通时，按照对电压更新信息设定部310设定的信息，例如若设定有标记“1”，则使校验执行部300执行，变更编程脉冲及擦除脉冲的初始值。
图9是表示本发明的第4实施例的半导体装置的电压更新方法的流程的图。BIST电路110A例如根据使能信号等外部信号而启动(S400)，通过测试执行部410来执行半导体装置100的存储器120或内部电路的测试(S410)。BIST控制部200在测试执行部210的测试结束时，自动将电压更新信息设定部310的标记设定为“1”(S420)。接下来，BIST控制部200将测试结果经由外部接口130而输出至外部(S430)，将判定为合格的半导体装置100出货(S440)。
出货的半导体装置100通过IR回焊而安装至电路基板(S450)，安装后，当对半导体装置初次接通电源时，BIST控制部200检测该电源接通(S460)，并响应该检测而参照对电压更新信息设定部310所设定的信息(S470)，例如，若标记被设定为“1”，则使校验执行部300执行校验(S480)。校验执行部300对存储器120中所含的行选择电路、列选择电路、电压产生电路等进行控制，例如，对监控(monitor)用的存储器元件进行数据“0”的编程，在编程校验中确认用于合格的编程脉冲的施加次数是否为一定次数以下，若为一定次数以上，则以编程脉冲的初始值增加的方式来更新设定值(S490)。在使编程脉冲的初始值增大的情况下，以擦除脉冲的初始值也同样增加的方式来更新设定值。
如此，根据本实施例，在产品出货前使BIST电路进行动作时设定电压更新信息，在产品出货后的电源接通时进行编程或擦除电压的更新，因此即使在产品出货后，IR回焊等的热被施加至存储器元件而元件的特性发生变化的情况下，仍能够根据元件的特性来将设定值更新为最佳的编程电压、擦除电压。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求所记载的本发明的主旨的范围内进行各种变形、变更。

Claims (8)

1.一种半导体装置的调整方法，其特征在于，是包含内置自测试电路的半导体装置的调整方法，所述调整方法包括：
设定步骤，当在将所述半导体装置表面安装于电路基板之前所述内置自测试电路进行动作时，调整所述半导体装置的特性，并且设定是否对所述半导体装置的特性进行再调整的再调整信息；
检测步骤，在将所述半导体装置表面安装于所述电路基板之后检测电源被接通的情况；以及
调整步骤，响应所述检测步骤，并基于在所述设定步骤中设定的所述再调整信息来调整所述半导体装置的特性，
所述调整步骤是可逆性且非易失性的可变电阻式存储器的成形步骤，
所述调整步骤是调整在沟道上具备电荷蓄积层的非易失性存储器的编程脉冲电压或擦除脉冲电压的初始值。
2.根据权利要求1所述的调整方法，其特征在于，
当通过所述内置自测试电路调整了所述半导体装置的特性时，所述设定步骤自动设定对所述半导体装置的特性进行调整的信息，
所述设定步骤是基于所述内置自测试电路的测试结果来设定信息。
3.根据权利要求1所述的调整方法，其特征在于，
所述检测步骤是对安装至电路基板后的初次的电源接通进行检测。
4.根据权利要求1所述的调整方法，其特征在于，
所述半导体装置包含用于表面安装至电路基板的外部端子，所述外部端子被回焊至所述电路基板的导电区域。
5.一种半导体装置，其特征在于，包含内置自测试电路，所述半导体装置包括：
设定部件，当在将所述半导体装置表面安装于电路基板之前所述内置自测试电路进行动作时，调整所述半导体装置的特性，并且设定是否对所述半导体装置的特性进行再调整的再调整信息；
检测部件，在将所述半导体装置表面安装于所述电路基板之后检测电源被接通的情况；以及
调整部件，当由所述检测部件检测到电源接通时，基于由所述设定部件所设定的所述再调整信息来调整所述半导体装置的特性，
所述半导体装置包含在沟道上的电荷蓄积区域存储数据的非易失性存储器，
所述调整部件对用于在所述电荷蓄积区域中蓄积电荷的编程脉冲电压的初始值进行调整，
所述调整部件进而对用于从所述电荷蓄积区域擦除电荷的擦除脉冲电压的初始值进行调整。
6.根据权利要求5所述的半导体装置，其特征在于，
所述设定部件在所述半导体装置的特性受到调整时，自动设定用于对所述半导体装置的特性进行再调整的信息。
7.根据权利要求5所述的半导体装置，其特征在于，
所述内置自测试电路包含所述检测部件及所述调整部件。
8.根据权利要求5所述的半导体装置，其特征在于，
所述半导体装置包含用于表面安装于电路基板的外部端子，
所述半导体装置包含对可逆性且非易失性的可变电阻元件存储数据的可变电阻式存储器，
所述调整部件是用于在所述可变电阻元件的电极间形成电流路径的成形。
CN201711053907.4A 2016-12-08 2017-10-31 半导体装置及其调整方法 Active CN108172257B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016238199A JP6419140B2 (ja) 2016-12-08 2016-12-08 半導体装置およびその調整方法
JP2016-238199 2016-12-08

Publications (2)

Publication Number Publication Date
CN108172257A CN108172257A (zh) 2018-06-15
CN108172257B true CN108172257B (zh) 2021-09-14

Family

ID=62487832

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711053907.4A Active CN108172257B (zh) 2016-12-08 2017-10-31 半导体装置及其调整方法

Country Status (5)

Country Link
US (1) US10629284B2 (zh)
JP (1) JP6419140B2 (zh)
KR (1) KR101992932B1 (zh)
CN (1) CN108172257B (zh)
TW (1) TWI637393B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689929B (zh) * 2019-01-09 2020-04-01 華邦電子股份有限公司 電阻式記憶體及控制方法
TWI707362B (zh) * 2019-08-12 2020-10-11 力晶積成電子製造股份有限公司 資料寫入方法和儲存控制器
EP4070312A1 (en) * 2019-12-03 2022-10-12 Micron Technology, Inc. Systems and methods for stabilizing cell threshold voltage
KR20230035820A (ko) 2021-09-06 2023-03-14 삼성전자주식회사 비휘발성 메모리 장치의 신뢰성 열화 감소 방법 및 이를 이용한 비휘발성 메모리 장치

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5790850A (en) * 1996-09-30 1998-08-04 Intel Corporation Fault resilient booting for multiprocessor computer systems
JPH10334073A (ja) * 1997-05-29 1998-12-18 Sanyo Electric Co Ltd １チップマイクロコンピュータ
US6216226B1 (en) * 1998-10-02 2001-04-10 International Business Machines Corporation Method and system for dynamically selecting a boot process within a data processing system
JP2001176290A (ja) * 1999-12-10 2001-06-29 Toshiba Corp 不揮発性半導体記憶装置
JP4958201B2 (ja) * 2001-03-30 2012-06-20 ルネサスエレクトロニクス株式会社 マイクロコンピュータ
JP2002318265A (ja) * 2001-04-24 2002-10-31 Hitachi Ltd 半導体集積回路及び半導体集積回路のテスト方法
JP4655000B2 (ja) 2006-08-01 2011-03-23 セイコーエプソン株式会社 可変抵抗素子および抵抗変化型メモリ装置
KR100791838B1 (ko) * 2006-10-18 2008-01-07 삼성전자주식회사 스마트 카드 및 스마트 카드의 테스트 방법
JP2008262623A (ja) * 2007-04-11 2008-10-30 Toshiba Corp 不揮発性半導体記憶装置
JP2010055719A (ja) * 2008-08-29 2010-03-11 Toshiba Corp 抵抗変化メモリ装置
JP2010160724A (ja) * 2009-01-09 2010-07-22 Ricoh Co Ltd メモリ制御システム、メモリ制御方法、メモリ制御プログラム及び記録媒体
JP4861444B2 (ja) * 2009-03-16 2012-01-25 株式会社東芝 可変抵抗素子のフォーミング方法
EP3843133A1 (en) 2009-05-14 2021-06-30 QUALCOMM Incorporated System-in packages
US8222910B2 (en) 2009-07-16 2012-07-17 Atmel Corporation Method and apparatus for sub-assembly error detection in high voltage analog circuits and pins
JP5351863B2 (ja) 2010-09-17 2013-11-27 シャープ株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP5204825B2 (ja) * 2010-09-17 2013-06-05 シャープ株式会社 半導体記憶装置
JP5161946B2 (ja) * 2010-09-30 2013-03-13 シャープ株式会社 不揮発性半導体記憶装置
US9116876B2 (en) 2012-12-18 2015-08-25 Qualcomm Incorporated Programmable built-in-self tester (BIST) in memory controller
TWI493548B (zh) * 2013-01-31 2015-07-21 Ind Tech Res Inst 可組態邏輯區塊及其操作方法
JP2015036965A (ja) * 2013-08-16 2015-02-23 富士通株式会社 メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置
JP6046012B2 (ja) 2013-09-11 2016-12-14 株式会社東芝 Ｂｉｓｔ回路
US9583206B2 (en) * 2014-10-02 2017-02-28 Sandisk Technologies Llc Data storage device having reflow awareness
TWI649748B (zh) * 2015-01-14 2019-02-01 財團法人工業技術研究院 電阻式隨機存取記憶體與其控制方法
US9455014B1 (en) * 2015-03-19 2016-09-27 Qualcomm Incorporated Adjusting resistive memory write driver strength based on write error rate (WER) to improve WER yield, and related methods and systems
JP6491507B2 (ja) 2015-03-20 2019-03-27 ルネサスエレクトロニクス株式会社 半導体装置、電子装置および半導体装置の自己診断方法

Also Published As

Publication number Publication date
TW201826283A (zh) 2018-07-16
JP2018097900A (ja) 2018-06-21
KR101992932B1 (ko) 2019-06-25
CN108172257A (zh) 2018-06-15
US10629284B2 (en) 2020-04-21
KR20180065890A (ko) 2018-06-18
TWI637393B (zh) 2018-10-01
JP6419140B2 (ja) 2018-11-07
US20180166147A1 (en) 2018-06-14

Similar Documents

Publication Publication Date Title
CN108172257B (zh) 半导体装置及其调整方法
US8630140B2 (en) Non-volatile memory device having reference cells, and related method of setting reference current
US7215177B2 (en) Semiconductor integrated circuit with electrically programmable fuse
JPH02254700A (ja) 集積回路メモリ
KR20090097893A (ko) 작동열화를 반전시킬 가열회로가 내장된 집적회로
US8947958B2 (en) Latent slow bit detection for non-volatile memory
JP4886353B2 (ja) 抵抗変化型ヒューズ回路
US20090262565A1 (en) Method for programming nonvolatile memory device
KR100769258B1 (ko) 문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치
US7586788B2 (en) Nonvolatile semiconductor memory having voltage adjusting circuit
US8995202B2 (en) Test flow to detect a latent leaky bit of a non-volatile memory
KR100558188B1 (ko) 비휘발성 반도체 기억장치 및 행라인 단락 불량 검출방법
EP0992998B1 (en) Nonvolatile memory device and inspection method thereof
US8369137B2 (en) Semiconductor memory device including a write driver to output a program signal
US8072808B2 (en) Nonvolatile semiconductor memory device
JP4425301B2 (ja) 半導体検査装置及び半導体検査方法
US11101011B2 (en) Circuit for generating bias current for reading OTP cell and control method thereof
KR100572331B1 (ko) 불휘발성 메모리 장치 및 그것을 위한 프로그램 방법
US7110303B2 (en) Memory cell testing feature
JP2007005646A (ja) 半導体集積回路
US7602646B1 (en) Threshold evaluation of EPROM cells
JP4608990B2 (ja) 半導体装置およびトリミング方法
TWI418813B (zh) 記憶體陣列之局部位元線缺陷之檢測方法
JP2009004005A (ja) 不揮発性半導体記憶装置及びそのテスト方法
JP2012208972A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant