TWI637393B - 半導體裝置及其調整方法 - Google Patents

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Abstract

本發明提供一種半導體裝置及其調整方法，防止因出貨後的熱的影響導致可靠性下降。本發明的半導體裝置包含內置自測試電路110與可變電阻式記憶體。內置自測試電路110包含用於進行可變電阻式記憶體的再成形資訊設定部230，當進行了成形執行部220或測試執行部210的動作時，對再成形資訊設定部230設定旗標“1”。並且，當通過IR回焊而安裝至電路基板後電源被接通時，內置自測試控制部200參照再成形資訊設定部230的旗標，若旗標為“1”，則使成形執行部220執行可變電阻式記憶體的再成形。

Description

半導體裝置及其調整方法
本發明涉及一種具備內置自測試電路（以下稱作BIST電路（Built-In Self Test））的半導體裝置，尤其涉及一種包含可變電阻式記憶體（memory）或快閃記憶體（flash memory）等非揮發性記憶體的半導體裝置的BIST電路。
BIST電路是使記憶體或邏輯電路（logic）等的測試容易化的設定技術之一。一般而言，BIST電路具備產生測試圖形（test pattern）的電路、對測試結果與期待值進行比對的電路、及輸出合格或不合格作為比對結果的電路等（例如專利文獻1）。而且，專利文獻2的BIST電路公開了一種技術：在BIST邏輯電路與記憶體之間連接開關（switch），當經由開關來對記憶體進行存取（access）時，BIST邏輯電路使儲存控制器邏輯電路（memory controller logic）旁通（bypass）。專利文獻3的半導體裝置公開了一種自診斷控制電路，其可變更掃描輸入（scan in）期間、掃描輸出（scan out）期間或俘獲（capture）期間，以抑制BIST執行過程中的電流消耗的變動。
而且，作為非揮發性半導體記憶體，反及（NAND）型或者反或（NOR）型的快閃記憶體已實用化，作為取代該快閃記憶體的非揮發性記憶體，利用可變電阻元件的可變電阻式記憶體的實用化也在推進。可變電阻式記憶體例如通過對氧化鉿（HfOx）等金屬氧化物等的薄膜施加脈衝（pulse）電壓，使膜的電阻發生可逆且非揮發性的變化，由此來儲存資料（data）（例如專利文獻4、專利文獻5）。
圖1是表示習知的可變電阻式記憶體的記憶體陣列（memory array）的典型結構的電路圖。一個儲存胞元單元（memory cell unit）包含可變電阻元件和與其串接的存取用電晶體（transistor）。m×n（m、n為1以上的整數）個胞元單元形成為二維陣列狀，電晶體的閘極（gate）連接於字元線（word line），汲極（drain）區域連接於可變電阻元件的其中一個電極，源極（source）區域連接於源極線（source line）。可變電阻元件的另一個電極連接於位元線（bit line）。
可變電阻元件能夠根據所施加的脈衝電壓的大小及極性而將電阻值可逆且非揮發性地設定為低電阻狀態或高電阻狀態。將使可變電阻元件設定（或寫入）為高電阻狀態的情況稱作設置（SET），將設定（寫入）為低電阻狀態的情況稱作重置（RESET）。
胞元單元是通過字元線、位元線及源極線而以位元（bit）為單位來選擇。例如，當對胞元單元M11進行寫入時，通過字元線WL1而電晶體導通（ON），對位元線BL1、源極線SL1施加與設置或重置相應的電壓。由此，可變電阻元件被設置或重置。當進行胞元單元M11的讀出時，通過字元線WL1而電晶體導通，對位元線BL1、源極線SL1施加用於讀出的電壓。在位元線BL1上，出現與可變電阻元件的設置或重置相應的電壓或電流，由讀出（sense）電路來檢測該電壓或電流。 現有技術文獻 專利文獻
專利文獻1：日本專利特開2015-561191號公報 專利文獻2：美國公開公報US2014/0173344號公報 專利文獻3：日本專利特開2016-176843號公報 專利文獻4：日本專利特開2012-64286號公報 專利文獻5：日本專利特開2008-41704號公報 [發明所要解決的課題]
對於可變電阻式記憶體而言，作為初始設定，必須使可變電阻元件的金屬氧化物成形（forming）。通常，成形是通過對電極施加比可變電阻元件寫入資料時稍大的成形電壓Vf，從而在電極間形成細絲（filament）狀的電流通路。根據施加有成形電壓Vf時流動的電流的方向，來決定設置及重置的極性。此種成形是在將可變電阻式記憶體出貨之前進行。
圖2表示在一對可變電阻元件中保持互補性的資料的胞元單元結構。表示該胞元單元結構中的成形的一例。例如，對位元線BL、位元線BLb施加0 V，對共用源極線BSL施加成形電壓Vf（例如4 V），對字元線WL施加電晶體T1、電晶體T2導通所需的電壓（例如6 V）。由此，在可變電阻元件R1中，電流從共用源極線BSL朝向位元線BL流動，在可變電阻元件R2中，電流從共用源極線BSL朝向位元線BLb流動。在進行成形時，可變電阻元件R1、可變電阻元件R2處於高電阻狀態，即處於被設置的狀態。當使可變電阻元件R1、可變電阻元件R2重置時，施加BSL＞BL、BSL＞BLb的偏電壓，當使可變電阻元件R1、可變電阻元件R2設置時，施加BSL＜BL、BSL＜BLb的偏電壓。具備此種極性的可變電阻元件的連接也被稱作背對背（back to back）連接。
另一方面，在表面安裝型的半導體裝置中，在封裝（package）的底面形成有呈二維狀排列的多個外部端子者（例如球陣列（Ball Grid Array，BGA）、晶片級封裝（Chip Sized Package，CSP）、觸點陣列（Land Grid Array，LGA）等）、或者形成有從封裝的側面朝底面方向延伸的多個外部端子者（帶引線的塑膠晶片載體（Plastic Leaded Chip Carrier，PLCC）、四側J形引腳扁平封裝（Quad Flat J-leaded package，QFJ）等）。在將表面安裝型的半導體裝置安裝於電路基板時，使用紅外線回焊（solder reflow），所述紅外線回焊是通過使半導體裝置的外部端子與電路基板的焊盤（land）（導電性的焊墊（pad）區域）對位，並對整體照射紅外線，從而使預先供給至外部端子及/或焊盤的焊料熔融。
在紅外線回焊中，外部端子被加熱至焊料能夠熔融的程度，該局部性的溫度上升有時會對通過樹脂等密封的封裝內的晶片造成不良影響。例如，在可變電阻式記憶體中，如上所述，作為初始設定，以可變電阻元件成為高電阻狀態（設置狀態）的方式進行成形，但若在紅外線回焊時施加高溫，則電極間的細絲狀電流通路的寬度變窄（剖面積變小），其結果，所成形的可變電阻元件的電阻有時會較所期待的電阻而增加。若成形時的電阻高到必要以上，則存在下述課題：可變電阻元件的設置/重置的迴圈（cycling）特性會發生劣化，從而耐久（endurance）特性下降。
而且，因紅外線回焊造成的局部性的溫度上升有時也會對其他的非揮發性記憶體造成影響。例如，在浮動閘極（floating gate）等電荷蓄積層中保持電荷的記憶體元件中，若電荷蓄積層成為高溫，則電荷會從其中洩漏（leak），從而導致初始狀態發生變化。例如，快閃記憶體的編程（program）電壓的初始值或抹除電壓的初始值會偏離（shift）最佳值。由此，存在下述課題：編程脈衝的施加次數或抹除脈衝的施加次數增加，編程或抹除的可靠性下降，或者耐久特性下降。
本發明解決所述習知的課題，其目的在於提供一種防止因出貨後的熱的影響導致可靠性下降的半導體裝置。 [解決課題的技術手段]
本發明的包含BIST電路的半導體裝置的調整方法包括：設定步驟，當所述BIST電路進行動作時，設定是否對半導體裝置的特性進行調整的資訊；檢測步驟，檢測電源被接通的情況；以及調整步驟，回應所述檢測步驟，並基於在所述設定步驟中設定的資訊來調整半導體裝置的特性。
優選的是，當通過所述BIST電路調整了半導體裝置的特性時，所述設定步驟自動設定對半導體裝置的特性進行調整的資訊。優選的是，所述檢測步驟是對安裝至電路基板後的初次的電源接通進行檢測。優選的是，所述設定步驟是基於所述BIST電路的測試結果來設定資訊。優選的是，半導體裝置包含用於表面安裝至電路基板的外部端子。優選的是，所述外部端子被回焊至電路基板的導電區域。優選的是，所述調整步驟是可逆性且非揮發性的可變電阻式記憶體的成形步驟。優選的是，所述調整步驟是調整在通道上具備電荷蓄積層的非揮發性記憶體的編程脈衝電壓的初始值。優選的是，所述調整步驟是調整在通道上具備電荷蓄積層的非揮發性記憶體的抹除脈衝電壓的初始值。
本發明的包含BIST電路的半導體裝置包括：設定部件，當所述BIST電路進行動作時，設定是否對半導體裝置的特性進行調整的資訊；檢測部件，檢測電源被接通的情況；以及調整部件，當由所述檢測部件檢測到電源接通時，基於由所述設定部件所設定的資訊來調整半導體裝置的特性。
優選的是，所述設定部件在半導體裝置的特性受到調整時，自動設定用於對半導體裝置的特性進行再調整的資訊。優選的是，所述BIST電路包含所述檢測部件及所述調整部件。優選的是，半導體裝置包含用於表面安裝於電路基板的外部端子。優選的是，半導體裝置包含對可逆性且非揮發性的可變電阻元件儲存資料的可變電阻式記憶體，所述調整部件是用於在可變電阻元件的電極間形成電流路徑的成形。優選的是，半導體裝置包含在通道上的電荷蓄積區域儲存資料的非揮發性記憶體，所述調整部件對用於在所述電荷蓄積區域中蓄積電荷的編程脈衝電壓的初始值進行調整。優選的是，所述調整部件進而對用於從所述電荷蓄積區域抹除電荷的抹除脈衝電壓的初始值進行調整。 [發明的效果]
根據本發明，當BIST電路進行動作時，設定是否對半導體裝置的特性進行調整的資訊，當電源接通時，基於所設定的資訊來進行半導體裝置的特性調整，因此即使在半導體裝置的產品出貨後，半導體裝置在安裝於電路基板的期間因熱的影響（例如進行表面安裝時的紅外線回焊）而導致特性發生變化的情況下，也能夠再次對發生了變化的特性進行調整，或者應對發生了變化的特性。由此，能夠抑制半導體裝置的可靠性的下降。
接下來，參照附圖來詳細說明本發明的實施方式。在優選的形態中，本發明的半導體裝置具備對半導體裝置內的電路執行內置自測試的功能。在進而優選的形態中，本發明的半導體裝置包含可變電阻式記憶體或快閃記憶體等記憶體。在更優選的形態中，本發明的半導體裝置具備可表面安裝於電路基板的外部端子。 [實施例]
圖3是表示本發明的實施例的半導體裝置的概略結構的框圖。半導體裝置100包含BIST電路110、記憶體120、外部介面（interface）130及連接它們的內部匯流排（bus）140。本實施例的記憶體120是包含圖1或圖2所示的可變電阻式記憶體而構成。BIST電路110包含用於對記憶體120或其他內部電路進行自測試的功能，能夠在晶圓級（wafer level）、晶片級（chip level）或封裝級（package level）中執行記憶體120或內部電路的測試。
外部介面130提供半導體裝置100與外部的電連接。外部介面130在半導體裝置100為受到封裝之前的晶片級或裸晶片（bare chip）時，經由晶片或晶片上的電極焊墊（pad）來提供與外部的電連接，若為半導體裝置100受到封裝之後，則經由封裝的外部端子來提供與外部的電連接。
圖4表示本實施例的BIST電路的結構。BIST電路110包含BIST控制部200、測試執行部210、成形執行部220及再成形資訊設定部230。BIST控制部200控制測試執行部210、成形執行部220及再成形資訊設定部230。BIST控制部200執行用於控制各部的程式或狀態機（state machine），或者使控制電路進行動作。
在一個示例中，BIST控制部200回應經由外部介面130而輸入有使能（enable）信號的情況來動作，使測試執行部210執行記憶體120或周邊邏輯電路的測試。測試執行部210例如包含產生測試圖形的測試圖形產生部、及對利用測試圖形來進行動作時的結果與期待值進行比較以判定合格或不合格的判定部。BIST控制部200能夠將合格或不合格的判定結果經由外部介面130而輸出至外部。
而且，BIST控制部200使成形執行部220執行可變電阻式記憶體的成形。成形執行部220例如對記憶體120中所含的字元線選擇電路、行選擇電路、電壓產生電路等進行控制，對被選擇的可變電阻元件的電極施加成形電壓Vf，由此來使電極間形成高電阻狀態（設置）的電流路徑。優選的是，BIST控制部200使成形執行部220在測試執行部210之前進行動作，但未必限定於此，也可在使測試執行部210動作後使成形執行部220進行動作。進而，BIST控制部200也可根據來自外部介面130的使能信號來選擇測試執行部210或成形執行部220中的任一個的動作。
本實施例的BIST控制部200能夠使成形執行部220執行兩次成形。第一次是半導體裝置100的出貨前，第二次是半導體裝置100的出貨後且半導體裝置100被安裝於電路基板且電源初次被接通時。是否進行第二次成形，是根據對再成形資訊設定部230所設定的資訊來決定。例如，再成形資訊設定部230設定旗標“1”或“0”，此時，旗標“1”的設定表示執行第二次成形，旗標“0”的設定表示不執行第二次成形。
在一個示例中，BIST控制部200在出貨前執行了第一次成形時，能夠回應此情況而自動將再成形資訊設定部230的旗標設置為“1”。而且，在另一示例中，BIST控制部200能夠回應來自外部介面130的輸入信號而將再成形資訊設定部230的旗標設置為“1”。進而可為，BIST控制部200能夠將再成形資訊設定部230的旗標由“1”設定為“0”。在一個示例中，BIST控制部200可在安裝至電路基板後的初次的電源接通時執行了第二次成形後，將旗標設定為“0”。在另一示例中，可為，BIST控制部200能夠回應來自外部介面130的輸入信號而將旗標由“1”設定為“0”。
BIST控制部200在檢測到安裝至電路基板後的初次的電源接通時，參照再成形資訊設定部230的旗標，若旗標為“1”，則經由成形執行部220來執行第二次成形。電源接通的有無例如能夠通過供給電壓Vdd的檢測、或者伴隨Vdd供給的上電（power up）信號或重置信號的檢測來進行。
接下來，參照圖5的流程來說明本實施例的半導體裝置的成形方法。在半導體裝置100的積體電路的製造後，BIST控制部200根據使能信號而啟動（S100）。接下來，BIST控制部200使成形執行部220執行記憶體120的成形，以作為記憶體120的初始設定（S110）。BIST控制部200在通過成形執行部220進行成形之後，將再成形資訊設定部230的旗標設置為“1”（S120）。接下來，BIST控制部200使測試執行部210執行記憶體120及/或邏輯電路的測試（S130）。從外部介面130輸出BIST電路110的測試結果（S140），將判定為合格的半導體裝置100出貨（S150）。
接下來，出貨的半導體裝置通過紅外線回焊而安裝至電路基板（S160）。接下來，當安裝至電路基板後，對半導體裝置100初次接通電源時（S170），BIST控制部200執行上電序列，此處，判定再成形資訊設定部230中是否設置有旗標“1”（S180），當旗標被設置為“1”時，使成形執行部220執行記憶體120的再成形（S190）。
當將半導體裝置表面安裝於電路基板時，對半導體裝置的外部端子與電路基板的焊盤進行定位，被供給至外部端子及/或焊盤的焊料通過紅外線回焊而熔融。該步驟中，要將外部端子加熱至焊料熔融的溫度為止，但該局部性的溫度會傳導至薄型化、小型化的封裝內部的可變電阻元件，由此，有時會伴隨成形在電極間的電流通路的剖面積變窄的現象。本實施例中，通過在將半導體裝置安裝於電路基板後進行再成形，從而能夠將可變電阻元件的電極間的電流通路校正為最佳的大小。其結果，能夠改善可變電阻元件的可靠性及耐久特性。
另外，所述實施例中，表示了通過紅外線回焊來進行表面安裝的示例，但並不限於紅外線，在通過其他方法對外部端子施加熱來進行表面安裝的情況下，也能夠適用本發明。
接下來，圖6的流程表示本發明的第2實施例的成形方法。第2實施例中，是根據測試執行部210的測試執行後的校驗（verify）來進行對再成形設定部230的旗標設定。首先，啟動BIST電路110（S200），經由成形執行部220來執行可變電阻式記憶體的成形（S210），接下來，經由測試執行部210來執行測試（S220）。測試執行部210對經成形的可變電阻式記憶體的電阻進行檢測，並對該電阻與閾值進行比較，以進行經成形的電阻的校驗（S230）。若電阻高於閾值，則預想電阻會因對半導體裝置100進行表面安裝時的IR回焊造成的加熱而進一步上升，從而耐久特性會發生惡化，因此進行失敗（fail）判定。此時，對再成形資訊設定部230設定旗標“1”（S240）。另一方面，當電阻低於閾值時，預想即使因IR回焊造成的加熱而導致電阻增加，耐久特性的惡化仍會處於容許範圍內，因而進行通過（pass）判定。此時，BIST控制部200不對再成形資訊設定部230設定旗標“1”。以後，步驟S140至步驟S190為止的處理與圖5的處理同樣，因此省略說明。
如此，根據本實施例，根據可變電阻式記憶體的成形結果來預測IR回焊的影響，並基於該預測結果來設定再成形資訊設定部230的旗標，因此，若無必要，則跳過（skip）第二次成形的執行，從而能夠適當判定是否進行第二次成形。
圖7是表示本發明的第3實施例的成形方法的流程。第3實施例不同於第1實施例，是在執行半導體裝置100的內部電路的測試後進行記憶體120的成形及對再成形資訊設定部230的資訊設定，除此以外的處理流程與第1實施例同樣。此時，BIST控制部200進行如下所述的序列控制：使測試執行部210執行測試，接下來，使成形執行部220執行成形，接下來，對再成形資訊設定部230設定旗標“1”。
接下來，對本發明的第4實施例進行說明。圖8是表示第4實施例的BIST電路110A的結構的圖。第4實施例中，半導體裝置100的記憶體120是包含NOR型或NAND型的快閃記憶體而構成。而且，本實施例的BIST電路110A包含BIST控制部200、測試執行部210、校驗執行部300及電壓更新資訊設定部310。
NOR型或NAND型的快閃記憶體具有金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構的記憶體元件，該MOS結構的記憶體元件具備在通道上蓄積電荷的電荷蓄積層。當在半導體裝置100通過IR回焊等而表面安裝於電路基板時，對半導體裝置施加局部性的熱時，出貨時的電荷蓄積層的電荷狀態可能發生變動。若電荷蓄積層的電荷狀態發生變動，則初始設定的編程脈衝電壓的初始值或抹除脈衝電壓的初始值有可能偏離最佳值。因此，BIST控制部200在執行半導體裝置100的測試時，將電壓更新資訊設定部310的旗標設定為“1”，從而在半導體裝置100的出貨後且安裝至電路基板後的初次的電源接通時，能夠進行編程脈衝電壓或抹除脈衝電壓的初始值的更新。BIST控制部200在檢測到安裝至電路基板後的初次的電源接通時，按照對電壓更新資訊設定部310設定的資訊，例如若設定有旗標“1”，則使校驗執行部300執行，變更編程脈衝及抹除脈衝的初始值。
圖9是表示本發明的第4實施例的半導體裝置的電壓更新方法的流程的圖。BIST電路110A例如根據使能信號等外部信號而啟動（S400），通過測試執行部410來執行半導體裝置100的記憶體120或內部電路的測試（S410）。BIST控制部200在測試執行部210的測試結束時，自動將電壓更新資訊設定部310的旗標設定為“1”（S420）。接下來，BIST控制部200將測試結果經由外部介面130而輸出至外部（S430），將判定為合格的半導體裝置100出貨（S440）。
出貨的半導體裝置100通過IR回焊而安裝至電路基板（S450），安裝後，當對半導體裝置初次接通電源時，BIST控制部200檢測該電源接通（S460），並回應該檢測而參照對電壓更新資訊設定部310所設定的資訊（S470），例如，若旗標被設定為“1”，則使校驗執行部300執行校驗（S480）。校驗執行部300對記憶體120中所含的行選擇電路、行選擇電路、電壓產生電路等進行控制，例如，對監控（monitor）用的記憶體元件進行資料“0”的編程，在編程校驗中確認用於合格的編程脈衝的施加次數是否為一定次數以下，若為一定次數以上，則以編程脈衝的初始值增加的方式來更新設定值（S490）。在使編程脈衝的初始值增大的情況下，以抹除脈衝的初始值也同樣增加的方式來更新設定值。
如此，根據本實施例，在產品出貨前使BIST電路進行動作時設定電壓更新資訊，在產品出貨後的電源接通時進行編程或抹除電壓的更新，因此即使在產品出貨後，IR回焊等的熱被施加至記憶體元件而元件的特性發生變化的情況下，仍能夠根據元件的特性來將設定值更新為最佳的編程電壓、抹除電壓。
對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，可在權利要求所記載的本發明的主旨的範圍內進行各種變形、變更。
100‧‧‧半導體裝置
110、110A‧‧‧BIST電路
120‧‧‧記憶體
130‧‧‧外部介面
140‧‧‧內部匯流排
200‧‧‧BIST控制部
210‧‧‧測試執行部
220‧‧‧成形執行部
230‧‧‧再成形資訊設定部
300‧‧‧校驗部
310‧‧‧電壓更新資訊設定部
BL、BL1～BLm、BLb‧‧‧位元線
BSL‧‧‧共用源極線
M11～Mmn‧‧‧胞元單元
R1、R2‧‧‧可變電阻元件
S100～S190、S200～S240、S300～S330、S400～S490‧‧‧步驟
SL1～SLn‧‧‧源極線
T1、T2‧‧‧電晶體
Vf‧‧‧成形電壓
WL、WL1～WLn‧‧‧字元線
圖1是表示習知的可變電阻式記憶體的陣列結構的圖。 圖2是說明習知的胞元單元的成形的圖。 圖3是表示本發明的實施例的半導體裝置的一例的圖。 圖4是表示本發明的第1實施例的BIST電路的內部結構的圖。 圖5是說明與本發明的第1實施例的成形相關的動作的流程圖。 圖6是說明本發明的第2實施例的成形動作的流程圖。 圖7是說明本發明的第3實施例的成形動作的流程圖。 圖8是表示本發明的第4實施例的BIST電路的內部結構的圖。 圖9是說明本發明的第4實施例的電壓更新動作的流程圖。

Claims (10)

  1. 一種半導體裝置的調整方法，是包含內置自測試電路的半導體裝置的調整方法，所述調整方法包括：設定步驟，當所述內置自測試電路進行動作時，設定是否對所述半導體裝置的特性進行調整的資訊，其中所述資訊包含在執行所述半導體裝置成形後所設置的旗標；檢測步驟，檢測電源被接通的情況；以及調整步驟，回應所述檢測步驟，並基於在所述設定步驟中設定的所述旗標來調整所述半導體裝置的特性。
  2. 如申請專利範圍第1項所述的調整方法，其中，當通過所述內置自測試電路調整了所述半導體裝置的特性時，所述設定步驟自動設定對所述半導體裝置的特性進行調整的資訊，所述設定步驟是基於所述內置自測試電路的測試結果來設定資訊。
  3. 如申請專利範圍第1項所述的調整方法，其中，所述檢測步驟是對安裝至電路基板後的初次的電源接通進行檢測。
  4. 如申請專利範圍第1項所述的調整方法，其中，所述半導體裝置包含用於表面安裝至電路基板的外部端子，所述外部端子被回焊至所述電路基板的導電區域。
  5. 如申請專利範圍第1項所述的調整方法，其中，所述調整步驟是可逆性且非揮發性的可變電阻式記憶體的成形步驟，所述調整步驟是調整在通道上具備電荷蓄積層的非揮發性記憶體的編程脈衝電壓或抹除脈衝電壓的初始值。
  6. 一種半導體裝置，包含內置自測試電路，所述半導體裝置包括：設定部件，當所述內置自測試電路進行動作時，在執行所述半導體裝置成形後設定是否對所述半導體裝置的特性進行調整的旗標，其中所述資訊包含在執行所述半導體裝置成形後所設置的旗標；檢測部件，檢測電源被接通的情況；以及調整部件，當由所述檢測部件檢測到電源接通時，基於由所述設定部件所設定的所述旗標來調整所述半導體裝置的特性。
  7. 如申請專利範圍第6項所述的半導體裝置，其中，所述設定部件在所述半導體裝置的特性受到調整時，自動設定用於對所述半導體裝置的特性進行再調整的資訊。
  8. 如申請專利範圍第6項所述的半導體裝置，其中，所述內置自測試電路包含所述檢測部件及所述調整部件。
  9. 如申請專利範圍第6項所述的半導體裝置，其中，所述半導體裝置包含用於表面安裝於電路基板的外部端子，所述半導體裝置包含對可逆性且非揮發性的可變電阻元件儲存資料的可變電阻式記憶體，所述調整部件是用於在所述可變電阻元件的電極間形成電流路徑的成形。
  10. 如申請專利範圍第6項所述的半導體裝置，其中，所述半導體裝置包含在通道上的電荷蓄積區域儲存資料的非揮發性記憶體，所述調整部件對用於在所述電荷蓄積區域中蓄積電荷的編程脈衝電壓的初始值進行調整，所述調整部件進而對用於從所述電荷蓄積區域抹除電荷的抹除脈衝電壓的初始值進行調整。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689929B (zh) * 2019-01-09 2020-04-01 華邦電子股份有限公司 電阻式記憶體及控制方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI707362B (zh) * 2019-08-12 2020-10-11 力晶積成電子製造股份有限公司 資料寫入方法和儲存控制器
CN114746945A (zh) 2019-12-03 2022-07-12 美光科技公司 用于稳定单元阈值电压的系统及方法
KR20230035820A (ko) 2021-09-06 2023-03-14 삼성전자주식회사 비휘발성 메모리 장치의 신뢰성 열화 감소 방법 및 이를 이용한 비휘발성 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5790850A (en) * 1996-09-30 1998-08-04 Intel Corporation Fault resilient booting for multiprocessor computer systems
US6216226B1 (en) * 1998-10-02 2001-04-10 International Business Machines Corporation Method and system for dynamically selecting a boot process within a data processing system
US7883020B2 (en) * 2006-10-18 2011-02-08 Samsung Electronics Co., Ltd. Smart card and method of testing smart card
US20160276009A1 (en) * 2015-03-19 2016-09-22 Qualcomm Incorporated Adjusting resistive memory write driver strength based on write error rate (wer) to improve wer yield, and related methods and systems

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10334073A (ja) * 1997-05-29 1998-12-18 Sanyo Electric Co Ltd １チップマイクロコンピュータ
JP2001176290A (ja) * 1999-12-10 2001-06-29 Toshiba Corp 不揮発性半導体記憶装置
JP4958201B2 (ja) * 2001-03-30 2012-06-20 ルネサスエレクトロニクス株式会社 マイクロコンピュータ
JP2002318265A (ja) * 2001-04-24 2002-10-31 Hitachi Ltd 半導体集積回路及び半導体集積回路のテスト方法
JP4655000B2 (ja) 2006-08-01 2011-03-23 セイコーエプソン株式会社 可変抵抗素子および抵抗変化型メモリ装置
JP2008262623A (ja) * 2007-04-11 2008-10-30 Toshiba Corp 不揮発性半導体記憶装置
JP2010055719A (ja) * 2008-08-29 2010-03-11 Toshiba Corp 抵抗変化メモリ装置
JP2010160724A (ja) * 2009-01-09 2010-07-22 Ricoh Co Ltd メモリ制御システム、メモリ制御方法、メモリ制御プログラム及び記録媒体
JP4861444B2 (ja) * 2009-03-16 2012-01-25 株式会社東芝 可変抵抗素子のフォーミング方法
US8164171B2 (en) 2009-05-14 2012-04-24 Megica Corporation System-in packages
US8222910B2 (en) 2009-07-16 2012-07-17 Atmel Corporation Method and apparatus for sub-assembly error detection in high voltage analog circuits and pins
JP5204825B2 (ja) * 2010-09-17 2013-06-05 シャープ株式会社 半導体記憶装置
JP5351863B2 (ja) 2010-09-17 2013-11-27 シャープ株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP5161946B2 (ja) * 2010-09-30 2013-03-13 シャープ株式会社 不揮発性半導体記憶装置
US9116876B2 (en) 2012-12-18 2015-08-25 Qualcomm Incorporated Programmable built-in-self tester (BIST) in memory controller
TWI493548B (zh) * 2013-01-31 2015-07-21 Ind Tech Res Inst 可組態邏輯區塊及其操作方法
JP2015036965A (ja) * 2013-08-16 2015-02-23 富士通株式会社 メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置
JP6046012B2 (ja) 2013-09-11 2016-12-14 株式会社東芝 Ｂｉｓｔ回路
US9583206B2 (en) * 2014-10-02 2017-02-28 Sandisk Technologies Llc Data storage device having reflow awareness
TWI649748B (zh) * 2015-01-14 2019-02-01 財團法人工業技術研究院 電阻式隨機存取記憶體與其控制方法
JP6491507B2 (ja) 2015-03-20 2019-03-27 ルネサスエレクトロニクス株式会社 半導体装置、電子装置および半導体装置の自己診断方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5790850A (en) * 1996-09-30 1998-08-04 Intel Corporation Fault resilient booting for multiprocessor computer systems
US6216226B1 (en) * 1998-10-02 2001-04-10 International Business Machines Corporation Method and system for dynamically selecting a boot process within a data processing system
US7883020B2 (en) * 2006-10-18 2011-02-08 Samsung Electronics Co., Ltd. Smart card and method of testing smart card
US20160276009A1 (en) * 2015-03-19 2016-09-22 Qualcomm Incorporated Adjusting resistive memory write driver strength based on write error rate (wer) to improve wer yield, and related methods and systems

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689929B (zh) * 2019-01-09 2020-04-01 華邦電子股份有限公司 電阻式記憶體及控制方法

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