KR101992932B1 - 반도체 장치 및 그 조정 방법 - Google Patents

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Abstract

출하 후의 열적 영향에 의한 신뢰성 저하를 방지하는 반도체 장치 및 그 조정 방법을 제공한다.
본 발명의 반도체 장치는, BIST 회로(110)와 저항 변화형 메모리를 포함한다. BIST 회로(110)는, 저항 변화형 메모리의 재포밍을 행하기 위한 재포밍 정보 설정부(230)를 포함하고, 포밍 실행부(220) 또는 테스트 실행부(210)에 의한 동작이 이루어졌을 때, 재포밍 정보 설정부(230)에 플래그 「1」이 설정된다. 그리고, IR 리플로우에 의해 회로 기판에의 실장 후에 전원이 투입되었을 때, BIST 제어부(200)는, 재포밍 정보 설정부(230)의 플래그를 참조하여 플래그가 「1」이면 포밍 실행부(220)에 저항 변화형 메모리의 재포밍을 실행시킨다.

Description

반도체 장치 및 그 조정 방법{SEMICONDUCTOR DEVICE AND ADJUSTMENT METHOD THEREOF}
본 발명은, 조립 자기 테스트 회로(이하, BIST 회로(Built-In Self Test)라고 함)를 구비한 반도체 장치에 관한 것으로, 특히 저항 변화형 메모리나 플래시 메모리 등의 비휘발성 메모리를 포함하는 반도체 장치의 BIST 회로에 관한 것이다.
BIST 회로는, 메모리나 로직 등의 테스트를 용이화하는 설정 기술의 하나이다. 일반적으로 BIST 회로는 테스트 패턴을 발생하는 회로, 테스트 결과와 기대값을 대조하는 회로 및 대조 결과로서 합격 또는 불합격을 출력하는 회로 등을 구비하고 있다(예를 들어, 특허문헌 1). 또한, 특허문헌 2의 BIST 회로는, BIST 로직과 메모리의 사이에 스위치를 접속하고, 스위치를 통해 메모리가 액세스될 때 BIST 로직이 메모리 컨트롤러 로직을 바이패스하는 기술을 개시하고 있다. 특허문헌 3의 반도체 장치는, BIST 실행 중인 전류 소비의 변동을 억제하기 위해 스캔 인(in) 기간, 스캔 아웃(out) 기간 또는 캡처 기간을 변경 가능한 자기 진단 제어 회로를 개시하고 있다.
또한, 비휘발성 반도체 메모리로서 NAND형이나 NOR형 플래시 메모리가 실용화되고 있지만, 이 플래시 메모리를 대신하는 비휘발성 메모리로서 가변 저항 소자를 이용한 저항 변화형 메모리의 실용화도 진행되고 있다. 저항 변화형 메모리는, 예를 들어 산화 하프늄(HfOx) 등의 금속 산화물 등의 박막에 펄스 전압을 인가하여 막의 저항을 가역적이고 비휘발적으로 변화시킴으로써 데이터를 기억한다(예를 들어, 특허문헌 4, 5).
도 1은, 종래의 저항 변화형 메모리의 메모리 어레이의 전형적인 구성을 나타내는 회로도이다. 하나의 메모리 셀 유닛은, 가변 저항 소자와 이에 직렬로 접속된 액세스용 트랜지스터로 구성된다. m×n(m, n은 1 이상의 정수)개의 셀 유닛이 2차원 어레이 형상으로 형성되고, 트랜지스터의 게이트가 워드라인에 접속되며, 드레인 영역이 가변 저항 소자의 한쪽 전극에 접속되고, 소스 영역이 소스라인에 접속된다. 가변 저항 소자의 다른 쪽 전극이 비트라인에 접속된다.
가변 저항 소자는, 인가되는 펄스 전압의 크기 및 극성에 따라 저항값을 저저항 상태 또는 고저항 상태로 가역적이고 비휘발성으로 설정할 수 있다. 가변 저항 소자를 고저항 상태로 설정(또는 기입)하는 것을 세트(SET), 저저항 상태로 설정(기입)하는 것을 리셋(RESET)이라고 한다.
셀 유닛은 워드라인, 비트라인 및 소스라인에 의해 비트 단위로 선택된다. 예를 들어 셀 유닛(M11)에 기입을 행하는 경우에는, 워드라인(WL1)에 의해 트랜지스터가 온되고, 비트라인(BL1), 소스라인(SL1)에는 세트 또는 리셋에 따른 전압이 인가된다. 이에 의해, 가변 저항 소자가 세트 또는 리셋된다. 셀 유닛(M11)의 독출을 행하는 경우에는, 워드라인(WL1)에 의해 트랜지스터가 온되고, 비트라인(BL1), 소스라인(SL1)에는 독출을 위한 전압이 인가된다. 비트라인(BL1)에는, 가변 저항 소자의 세트 또는 리셋에 따른 전압 또는 전류가 나타나고, 이것이 센스 회로에 의해 검출된다.
특허문헌 1: 일본공개특허 2015-561191호 공보 특허문헌 2: 미국공개공보 US2014/0173344호 공보 특허문헌 3: 일본공개특허 2016-176843호 공보 특허문헌 4: 일본공개특허 2012-64286호 공보 특허문헌 5: 일본공개특허 2008-41704호 공보
저항 변화형 메모리는, 초기 설정으로서 가변 저항 소자의 금속 산화물을 포밍해야 한다. 통상적으로 포밍은, 가변 저항 소자에 데이터를 기입할 때보다 약간 큰 포밍 전압(Vf)을 전극에 인가함으로써 전극 간에 필라멘트 형상의 전류 통로를 형성한다. 포밍 전압(Vf)을 인가하였을 때에 흐르는 전류의 방향에 따라 세트 및 리셋의 극성이 결정된다. 이러한 포밍은, 저항 변화형 메모리를 출하하기 전에 이루어진다.
도 2는, 한 쌍의 가변 저항 소자에 상보적인 데이터를 보유하는 셀 유닛 구조를 나타내고 있다. 이 셀 유닛 구조에서의 포밍의 일례를 나타낸다. 예를 들어, 비트라인(BL, BLb)에 0V를 인가하고, 공통 소스라인(BSL)에 포밍 전압(Vf)(예를 들어, 4V)을 인가하며, 워드라인(WL)에 트랜지스터(T1, T2)가 온하는 데에 필요한 전압(예를 들어, 6V)이 인가된다. 이에 의해, 가변 저항 소자(R1)에는 공통 소스라인(BSL)으로부터 비트라인(BL)으로 향하여 전류가 흐르고, 가변 저항 소자(R2)에는 공통 소스라인(BSL)으로부터 비트라인(BLb)으로 향하여 전류가 흐른다. 포밍이 이루어졌을 때, 가변 저항 소자(R1, R2)는 고저항 상태에 있고, 즉 세트된 상태가 된다. 가변 저항 소자(R1, R2)를 리셋시키려면, BSL>BL, BSL>BLb의 바이어스 전압을 인가하고, 세트시키려면 BSL<BL, BSL<BLb의 바이어스 전압을 인가한다. 이러한 극성을 갖는 가변 저항 소자의 접속은 백투백(back-to-back) 접속이라고도 불린다.
한편, 표면 실장형 반도체 장치에는, 패키지의 바닥면에 2차원 형상으로 배열된 복수의 외부 단자가 형성된 것(예를 들어, BGA(Ball Grid Array), CSP(Chip Sized Package), LGA(Land Grid Array) 등), 혹은 패키지의 측면에서 바닥면 방향으로 연장되는 복수의 외부 단자가 형성된 것(PLCC, QFJ 등)이 있다. 표면 실장형 반도체 장치를 회로 기판에 실장하는 경우, 반도체 장치의 외부 단자와 회로 기판의 랜드(도전성의 패드 영역)를 위치맞춤하고 전체적으로 적외선을 조사함으로써, 외부 단자 및/또는 랜드에 미리 공급된 땜납을 용융시키는 적외선 땜납 리플로우가 이용된다.
적외선 리플로우에서는, 땜납이 용융될 수 있을 정도로 외부 단자가 가열되고, 이 국소적인 온도 상승이 수지 등에 의해 봉지된 패키지 내의 칩에 악영향을 미치는 경우가 있다. 예를 들어 저항 변화형 메모리에서는, 상기한 바와 같이 초기 설정으로서 가변 저항 소자가 고저항 상태(세트 상태)가 되도록 포밍을 행하는데, 적외선 리플로우시에 고온이 인가되면 전극 간의 필라멘트 형상의 전류 통로의 폭이 좁아지고(단면적이 작아지고), 그 결과 포밍된 가변 저항 소자의 저항이 기대되는 저항보다 증가하는 경우가 있다. 포밍시의 저항이 필요 이상으로 높아지면, 가변 저항 소자의 세트/리셋의 사이클링 특성이 열화되고 엔듀런스 특성이 저하된다는 과제가 있다.
또한, 적외선 리플로우에 의한 국소적인 온도 상승은 다른 비휘발성 메모리에도 영향을 미치는 경우가 있다. 예를 들어, 플로팅 게이트 등의 전하 축적층에 전하를 보유하는 메모리 소자에서는, 전하 축적층이 고온이 되면 여기에서 전하가 누설되어 초기 상태가 변화한다. 예를 들어, 플래시 메모리의 프로그램 전압의 초기값이나 소거 전압의 초기값이 최적값으로부터 시프트된다. 이에 의해, 프로그램 펄스의 인가 횟수나 소거 펄스의 인가 횟수가 증가하여 프로그램이나 소거의 신뢰성이 저하되거나 엔듀런스 특성이 저하된다는 과제가 있다.
본 발명은 상기 종래의 과제를 해결하는 것으로, 출하 후의 열적 영향에 의한 신뢰성 저하를 방지하는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 BIST 회로를 포함하는 반도체 장치의 조정 방법은, 상기 BIST 회로가 동작될 때, 반도체 장치의 특성을 조정할지 여부의 정보를 설정하는 단계와, 전원이 투입되었음을 검출하는 단계와, 상기 검출하는 단계에 응답하여 상기 설정하는 단계에서 설정된 정보에 기초하여 반도체 장치의 특성을 조정하는 단계를 포함한다.
바람직하게는 상기 BIST 회로에 의해 반도체 장치의 특성이 조정되었을 때, 상기 설정하는 단계는, 반도체 장치의 특성을 조정하는 정보를 자동으로 설정한다. 바람직하게는 상기 검출하는 단계는, 회로 기판에 실장 후의 최초의 전원 투입을 검출한다. 바람직하게는 상기 설정하는 단계는, 상기 BIST 회로의 테스트 결과에 기초하여 정보를 설정한다. 바람직하게는 반도체 장치는, 회로 기판에 표면 실장하기 위한 외부 단자를 포함한다. 바람직하게는 상기 외부 단자는, 회로 기판의 도전 영역에 땜납 리플로우된다. 바람직하게는 상기 조정하는 단계는, 가역성이고 비휘발성인 저항 변화형 메모리의 포밍을 하는 공정이다. 바람직하게는 상기 조정하는 단계는, 채널 상에 전하 축적층을 구비한 비휘발성 메모리의 프로그램 펄스 전압의 초기값 조정이다. 바람직하게는 상기 조정하는 단계는, 채널 상에 전하 축적층을 구비한 비휘발성 메모리의 소거 펄스 전압의 초기값 조정이다.
본 발명에 관한 BIST 회로를 포함하는 반도체 장치는, 상기 BIST 회로가 동작될 때, 반도체 장치의 특성을 조정할지 여부의 정보를 설정하는 설정 수단과, 전원이 투입되었음을 검출하는 검출 수단과, 상기 검출 수단에 의해 전원 투입이 검출되었을 때, 상기 설정 수단으로 설정된 정보에 기초하여 반도체 장치의 특성을 조정하는 조정 수단을 포함한다.
바람직하게는 상기 설정 수단은, 반도체 장치의 특성이 조정되었을 때에 반도체 장치의 특성을 재조정하기 위한 정보를 자동으로 설정한다. 바람직하게는 상기 BIST 회로는, 상기 검출 수단 및 상기 조정 수단을 포함한다. 바람직하게는 반도체 장치는, 회로 기판에 표면 실장하기 위한 외부 단자를 포함한다. 바람직하게는 반도체 장치는, 가역성이고 비휘발성인 가변 저항 소자에 데이터를 기억하는 저항 변화형 메모리를 포함하고, 상기 조정 수단은 가변 저항 소자의 전극 간에 전류 경로를 형성하기 위한 포밍이다. 바람직하게는 반도체 장치는, 채널 상의 전하 축적 영역에 데이터를 기억하는 비휘발성 메모리를 포함하고, 상기 조정 수단은, 상기 전하 축적 영역에 전하를 축적하기 위한 프로그램 펄스 전압의 초기값을 조정한다. 바람직하게는 상기 조정 수단은, 상기 전하 축적 영역으로부터 전하를 소거하기 위한 소거 펄스 전압의 초기값을 조정한다.
본 발명에 의하면, BIST 회로가 동작될 때 반도체 장치의 특성을 조정할지 여부의 정보를 설정하고, 전원 투입되었을 때에 설정된 정보에 기초하여 반도체 장치의 특성 조정을 행하도록 하였으므로, 반도체 장치의 제품 출하 후, 반도체 장치가 회로 기판에 실장되는 동안에 열적인 영향(예를 들어, 표면 실장할 때의 적외선 땜납 리플로우)에 의해 특성이 변화한 경우이어도, 다시 변화한 특성을 조정하거나 변화한 특성에 대응하는 것이 가능해진다. 이에 의해, 반도체 장치의 신뢰성 저하를 억제할 수 있다.
도 1은 종래의 저항 변화형 메모리의 어레이 구성을 나타내는 도면이다.
도 2는 종래의 셀 유닛의 포밍을 설명하는 도면이다.
도 3은 본 발명의 실시예에 관한 반도체 장치의 일례를 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 관한 BIST 회로의 내부 구성을 나타내는 도면이다.
도 5는 본 발명의 제1 실시예에 관한 포밍에 관한 동작을 설명하는 흐름도이다.
도 6은 본 발명의 제2 실시예에 관한 포밍 동작을 설명하는 흐름도이다.
도 7은 본 발명의 제3 실시예에 관한 포밍 동작을 설명하는 흐름도이다.
도 8은 본 발명의 제4 실시예에 관한 BIST 회로의 내부 구성을 나타내는 도면이다.
도 9는 본 발명의 제4 실시예에 관한 전압 갱신 동작을 설명하는 흐름도이다.
다음에, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 바람직한 태양에서는, 본 발명에 관한 반도체 장치는, 반도체 장치 내의 회로에 대해 조립 자기 테스트를 실행하는 기능을 구비한다. 더욱 바람직한 태양에서는, 본 발명에 관한 반도체 장치는, 저항 변화형 메모리나 플래시 메모리 등의 메모리를 포함한다. 더욱 바람직한 태양에서는, 본 발명에 관한 반도체 장치는, 회로 기판에 표면 실장 가능한 외부 단자를 구비한다.
실시예
도 3은, 본 발명의 실시예에 관한 반도체 장치의 개략 구성을 나타내는 블록도이다. 반도체 장치(100)는, BIST 회로(110), 메모리(120), 외부 인터페이스(I/F)(30) 및 이들을 접속하는 내부 버스(140)를 포함한다. 본 실시예의 메모리(120)는, 도 1 또는 도 2에 도시된 바와 같은 저항 변화형 메모리를 포함하여 구성된다. BIST 회로(110)는, 메모리(120)나 그 밖의 내부 회로를 자기 테스트하기 위한 기능을 포함하고, 웨이퍼 레벨, 칩 레벨 또는 패키지 레벨에서 메모리(120)나 내부 회로의 테스트를 실행할 수 있다.
외부 I/F(130)는, 반도체 장치(100)와 외부의 전기적인 접속을 제공한다. 외부 I/F(130)는, 반도체 장치(100)가 패키지되기 전의 웨이퍼 레벨 또는 베어 칩일 때, 웨이퍼 또는 칩 상의 전극 패드를 통해 외부와의 전기적인 접속을 제공하고, 반도체 장치(100)가 패키지된 후이면, 패키지의 외부 단자를 통해 외부와의 전기적인 접속을 제공한다.
도 4에 본 실시예의 BIST 회로의 구성을 나타낸다. BIST 회로(110)는, BIST 제어부(200), 테스트 실행부(210), 포밍 실행부(220) 및 재포밍 정보 설정부(230)를 포함한다. BIST 제어부(200)는, 테스트 실행부(210), 포밍 실행부(220) 및 재포밍 정보 설정부(230)를 제어한다. BIST 제어부(200)는, 각 부를 제어하기 위한 프로그램이나 스테이트 머신을 실행하거나 제어 회로를 동작시킨다.
BIST 제어부(200)는, 하나의 예에서는, 외부 I/F(130)를 통해 인에이블 신호가 입력된 것에 응답하여 동작하고, 테스트 실행부(210)에 메모리(120)나 주변 로직의 테스트를 실행시킨다. 테스트 실행부(210)는, 예를 들어 테스트 패턴을 발생하는 테스트 패턴 발생부, 테스트 패턴으로 동작되었을 때의 결과와 기대값을 비교하여 합격 또는 불합격을 판정하는 판정부를 포함한다. BIST 제어부(200)는, 합격 또는 불합격 판정 결과를 외부 I/F(130)를 통해 외부에 출력할 수 있다.
또한, BIST 제어부(200)는, 포밍 실행부(220)에 저항 변화형 메모리의 포밍을 실행시킨다. 포밍 실행부(220)는, 예를 들어 메모리(120)에 포함되는 워드라인 선택 회로, 열 선택 회로, 전압 발생 회로 등을 제어하고, 선택된 가변 저항 소자의 전극에 포밍 전압(Vf)을 인가시킴으로써 전극 간에 고저항 상태(세트)의 전류 경로를 형성시킨다. BIST 제어부(200)는, 바람직하게는 테스트 실행부(210)보다 전에 포밍 실행부(220)를 동작시키지만, 반드시 이에 한정되지 않고, 테스트 실행부(210)를 동작시킨 후에 포밍 실행부(220)를 동작시켜도 된다. 나아가 BIST 제어부(200)는, 외부 I/F(130)로부터의 인에이블 신호에 의해 테스트 실행부(210) 또는 포밍 실행부(220) 중 어느 하나의 동작을 선택하도록 해도 된다.
본 실시예의 BIST 제어부(200)는, 포밍 실행부(220)에 2회 포밍을 실행시킬 수 있다. 첫 번째는 반도체 장치(100)의 출하 전이며, 두 번째는 반도체 장치(100)의 출하 후로서, 반도체 장치(100)가 회로 기판에 실장되고 처음으로 전원이 투입되었을 때이다. 두 번째 포밍을 행할지 여부는, 재포밍 정보 설정부(230)에 설정된 정보에 따라 결정된다. 예를 들어, 재포밍 정보 설정부(230)는 플래그 「1」 또는 「0」을 설정하고, 이 경우 플래그 「1」의 설정은 두 번째 포밍이 실행됨을 나타내고, 플래그 「0」의 설정은 두 번째 포밍이 실행되지 않음을 나타낸다.
하나의 예에서는, BIST 제어부(200)는, 출하 전에 첫 번째 포밍이 실행되었을 때, 이에 응답하여 자동으로 재포밍 정보 설정부(230)의 플래그를 「1」로 세트할 수 있다. 또한, 다른 예에서는, BIST 제어부(200)는, 외부 I/F(130)로부터의 입력 신호에 응답하여 재포밍 정보 설정부(230)의 플래그를 「1」로 세트할 수 있다. 나아가 BIST 제어부(200)는, 재포밍 정보 설정부(230)의 플래그를 「1」에서 「0」으로 설정할 수 있도록 해도 된다. 하나의 예에서는, BIST 제어부(200)는, 회로 기판에 실장 후의 최초의 전원 투하시에 두 번째 포밍이 실행된 후 플래그를 「0」으로 설정하도록 해도 된다. 다른 예에서는, BIST 제어부(200)는, 외부 I/F(130)로부터의 입력 신호에 응답하여 플래그를 「1」에서 「0」으로 설정할 수 있도록 해도 된다.
BIST 제어부(200)는, 회로 기판에 실장 후의 최초의 전원 투하를 검출하였을 때, 재포밍 정보 설정부(230)의 플래그를 참조하여 플래그가 「1」이면 포밍 실행부(220)를 통해 두 번째 포밍을 실행시킨다. 전원 투하의 유무는, 예를 들어 공급 전압(Vdd)의 검출 혹은 Vdd 공급에 따른 파워업 신호나 리셋 신호의 검출에 의해 행할 수 있다.
다음에, 본 실시예의 반도체 장치의 포밍 방법을 도 5의 흐름을 참조하여 설명한다. 반도체 장치(100)의 집적 회로 제조 후, BIST 제어부(200)가 인에이블 신호에 의해 기동된다(S100). 다음에, BIST 제어부(200)는 메모리(120)의 초기 설정으로서 포밍 실행부(220)에 메모리(120)의 포밍을 실행시킨다(S110). BIST 제어부(200)는, 포밍 실행부(220)에 의해 포밍을 행한 후 재포밍 정보 설정부(230)의 플래그를 「1」로 세트한다(S120). 다음에, BIST 제어부(200)는 테스트 실행부(210)에 메모리(120) 및/또는 로직의 테스트를 실행시킨다(S130). BIST 회로(110)에 의한 테스트 결과가 외부 I/F(130)로부터 출력되고(S140), 합격으로 판정된 반도체 장치(100)가 출하된다(S150).
다음에, 출하된 반도체 장치는 회로 기판에 적외선 땜납 리플로우에 의해 실장된다(S160). 다음에, 회로 기판에 실장 후 반도체 장치(100)에 처음으로 전원이 투하되면(S170), BIST 제어부(200)는 파워업 시퀀스를 실행하고, 여기서는 재포밍 정보 설정부(230)에 플래그 「1」이 세트되어 있는지를 판정하여(S180), 플래그가 「1」로 세트되어 있는 경우에는, 포밍 실행부(220)에 메모리(120)의 재포밍을 실행시킨다(S190).
반도체 장치를 회로 기판에 표면 실장할 때, 반도체 장치의 외부 단자와 회로 기판의 랜드가 위치 결정되고, 외부 단자 및/또는 랜드에 공급된 땜납이 적외선 리플로우에 의해 용융된다. 이 공정은 땜납이 용융되는 온도까지 외부 단자를 가열하는데, 이 국소적인 온도가 박형화, 소형화된 패키지 내부의 가변 저항 소자에 전도되고, 이에 의해 전극 간에 포밍된 전류 통로의 단면적이 좁아지는 현상을 수반하는 경우가 있다. 본 실시예에서는, 반도체 장치를 회로 기판에 실장 후에 재포밍을 행함으로써, 가변 저항 소자의 전극 간의 전류 통로를 최적의 크기로 교정할 수 있다. 그 결과, 가변 저항 소자의 신뢰성 및 엔듀런스 특성을 개선시킬 수 있다.
또, 상기 실시예에서는 적외선 리플로우에 의한 표면 실장의 예를 나타내었지만, 적외선에 한정하지 않고, 다른 방법에 의해 외부 단자에 열을 인가하여 표면 실장하는 경우에도 본 발명을 적용할 수 있다.
다음에, 본 발명의 제2 실시예에 의한 포밍 방법을 도 6의 흐름에 나타낸다. 제2 실시예에서는, 테스트 실행부(210)의 테스트 실행 후의 베리파이에 따라 재포밍 정보 설정부(230)에의 플래그 설정을 하는 것이다. 우선, BIST 회로(110)가 기동되고(S200), 포밍 실행부(220)를 통해 저항 변화형 메모리의 포밍이 실행되며(S210), 다음에 테스트 실행부(210)를 통해 테스트가 실행된다(S220). 테스트 실행부(210)는, 포밍된 저항 변화형 메모리의 저항을 검출하고, 이러한 저항과 문턱값을 비교하여 포밍된 저항의 베리파이를 행한다(S230). 저항이 문턱값보다 높으면, 반도체 장치(100)를 표면 실장하였을 때의 IR 리플로우에 의한 가열에 의해 저항이 더욱 상승하고 엔듀런스 특성이 악화되는 것이 예상되기 때문에 실패 판정이 이루어진다. 이 경우, 재포밍 정보 설정부(230)에 플래그 「1」이 설정된다(S240). 한편, 저항이 문턱값보다 낮은 경우에는, IR 리플로우에 의한 가열에 의해 저항이 증가해도 엔듀런스 특성의 악화가 허용 범위라고 예상하고 패스 판정이 이루어진다. 이 경우, BIST 제어부(200)는 재포밍 정보 설정부(230)에 플래그 「1」을 설정하지 않는다. 이후, 단계 S140부터 단계 S190까지의 처리는 도 5의 처리와 동일하므로 설명을 생략한다.
이와 같이 본 실시예에 의하면, 저항 변화형 메모리의 포밍 결과에 따라 IR 리플로우에 의한 영향을 예측하고, 그 예측 결과에 기초하여 재포밍 정보 설정부(230)의 플래그를 설정하도록 하였으므로, 필요가 없으면 두 번째 포밍 실행을 스킵시키고 두 번째 포밍을 할지 여부를 적절히 판정할 수 있다.
도 7은, 본 발명의 제3 실시예에 의한 포밍 방법을 나타내는 흐름이다. 제3 실시예는, 제1 실시예와 달리, 반도체 장치(100)의 내부 회로의 테스트를 실행 후에 메모리(120)의 포밍 및 재포밍 정보 설정부(230)에의 정보 설정을 하는 것으로, 그 이외의 처리 순서는 제1 실시예와 동일하다. 이 경우, BIST 제어부(200)는 테스트 실행부(210)에 테스트를 실행시키고, 다음으로 포밍 실행부(220)에 포밍을 실행시키며, 다음으로 재포밍 정보 설정부(230)에 플래그 「1」을 설정하는 것과 같은 시퀀스 제어를 행한다.
다음에, 본 발명의 제4 실시예에 대해 설명한다. 도 8은, 제4 실시예에 의한 BIST 회로(110A)의 구성을 나타내는 도면이다. 제4 실시예에서는, 반도체 장치(100)의 메모리(120)는 NOR형 또는 NAND형 플래시 메모리를 포함하여 구성된다. 또한, 본 실시예의 BIST 회로(110A)는, BIST 제어부(200), 테스트 실행부(210), 베리파이 실행부(300) 및 전압 갱신 정보 설정부(310)를 포함한다.
NOR형 또는 NAND형 플래시 메모리는, 채널 상에 전하를 축적하는 전하 축적층을 구비한 MOS 구조의 메모리 소자를 가진다. 반도체 장치(100)가 IR 리플로우 등에 의해 회로 기판에 표면 실장되었을 때, 반도체 장치에 국소적인 열이 인가되면 출하시의 전하 축적층의 전하 상태가 변동될 수 있다. 전하 축적층의 전하 상태가 변동되면, 초기 설정된 프로그램 펄스 전압의 초기값이나 소거 펄스 전압의 초기값이 최적값으로부터 벗어날 우려가 있다. 그래서, BIST 제어부(200)는, 반도체 장치(100)의 테스트를 실행할 때에 전압 갱신 정보 설정부(310)의 플래그를 「1」로 설정하고, 반도체 장치(100)의 출하 후로서 회로 기판에 실장 후의 최초의 전원 투입시에 프로그램 펄스 전압이나 소거 펄스 전압의 초기값 갱신을 행하는 것을 가능하게 한다. BIST 제어부(200)는, 회로 기판에 실장 후의 최초의 전원 투입을 검출하면, 전압 갱신 정보 설정부(310)에 설정된 정보에 따라 예를 들어 플래그 「1」이 설정되어 있다면, 베리파이 실행부(300)를 실행시키고, 프로그램 펄스 및 소거 펄스의 초기값을 변경시킨다.
도 9는, 본 발명의 제4 실시예에 의한 반도체 장치의 전압 갱신 방법의 흐름을 나타내는 도면이다. BIST 회로(110A)가 예를 들어 인에이블 신호 등의 외부 신호에 의해 기동되고(S400), 테스트 실행부(410)에 의해 반도체 장치(100)의 메모리(120)나 내부 회로의 테스트가 실행된다(S410). BIST 제어부(200)는, 테스트 실행부(210)에 의한 테스트가 종료되면, 자동으로 전압 갱신 정보 설정부(310)의 플래그를 「1」로 설정한다(S420). 다음에, BIST 제어부(200)는 테스트 결과를 외부 I/F(130)를 통해 외부로 출력하고(S430), 합격으로 판정된 반도체 장치(100)가 출하된다(S440).
출하된 반도체 장치(100)는 IR 리플로우에 의해 회로 기판에 실장되고(S450), 실장 후 반도체 장치에 처음으로 전원이 투입되면, BIST 제어부(200)는 이 전원 투입을 검출하고(S460), 이러한 검출에 응답하여 전압 갱신 정보 설정부(310)에 설정된 정보를 참조하여(S470), 예를 들어 플래그가 「1」로 설정되어 있으면, 베리파이 실행부(300)에 베리파이를 실행시킨다(S480). 베리파이 실행부(300)는, 메모리(120)에 포함되는 행 선택 회로, 열 선택 회로, 전압 발생 회로 등을 제어하고, 예를 들어 모니터용 메모리 소자에 데이터 「0」의 프로그램을 행하고, 프로그램 베리파이에서 합격하기 위한 프로그램 펄스의 인가 횟수가 일정 횟수 이하에 있는지를 확인하여, 일정 횟수 이상이면 프로그램 펄스의 초기값이 증가하도록 설정값을 갱신한다(S490). 프로그램 펄스의 초기값을 크게 한 경우에는, 소거 펄스의 초기값도 마찬가지로 증가하도록 설정값을 갱신한다.
이와 같이 본 실시예에 의하면, 제품 출하 전에 BIST 회로를 동작시킬 때에 전압 갱신 정보를 설정하고, 제품 출하 후의 전원 투입시에 프로그램이나 소거 전압의 갱신을 행하도록 하였으므로, 제품 출하 후에 IR 리플로우 등의 열이 메모리 소자에 인가되어 소자의 특성이 변화된 경우이어도, 소자의 특성에 따라 최적의 프로그램 전압, 소거 전압으로 설정값을 갱신할 수 있다.
본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정 실시형태에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지 변형·변경이 가능하다.
100: 반도체 장치
110: BIST 회로
120: 메모리
130: 외부 인터페이스
200: BIST 제어부
210: 테스트 실행부
220: 포밍 실행부
230: 재포밍 정보 설정부
300: 베리파이 실행부
310: 전압 갱신 정보 설정부

Claims (10)

  1. BIST 회로를 포함하는 반도체 장치의 조정 방법으로서,
    상기 반도체 장치를 회로 기판에 표면 실장하기 전에, 상기 BIST 회로가 동작될 때, 상기 반도체 장치의 특성을 조정하고, 상기 반도체 장치의 특성을 재조정할지 여부의 재조정 정보를 설정하는 단계;
    상기 반도체 장치가 회로 기판에 표면 실장된 후에, 전원이 투입되었음을 검출하는 단계; 및
    상기 검출하는 단계에 응답하여 상기 설정하는 단계에서 설정된 상기 재조정 정보에 기초하여 반도체 장치의 특성을 조정하는 단계;를 포함하는 반도체 장치의 조정 방법.
  2. 청구항 1에 있어서,
    상기 BIST 회로에 의해 반도체 장치의 특성이 조정되었을 때, 상기 설정하는 단계는 반도체 장치의 특성을 재조정하기 위한 상기 재조정 정보를 자동으로 설정하고,
    상기 설정하는 단계는, 상기 BIST 회로의 테스트 결과에 기초하여 상기 재조정 정보를 설정하는 조정 방법.
  3. 청구항 1에 있어서,
    상기 검출하는 단계는, 회로 기판에 실장 후의 최초의 전원 투입을 검출하는 조정 방법.
  4. 청구항 1에 있어서,
    반도체 장치는 회로 기판에 표면 실장하기 위한 외부 단자를 포함하고,
    상기 외부 단자는, 회로 기판의 도전 영역에 땜납 리플로우되는 조정 방법.
  5. 청구항 1에 있어서,
    상기 조정하는 단계는, 가역성이고 비휘발성인 저항 변화형 메모리의 포밍을 하는 공정이며,
    상기 조정하는 단계는, 채널 상에 전하 축적층을 구비한 비휘발성 메모리의 프로그램 펄스 전압 또는 소거 펄스 전압의 초기값 조정인 조정 방법.
  6. BIST 회로를 포함하는 반도체 장치로서,
    상기 반도체 장치를 회로 기판에 표면 실장하기 전에, 상기 BIST 회로가 동작될 때, 상기 반도체 장치의 특성을 조정하고, 상기 반도체 장치의 특성을 재조정할지 여부의 재조정 정보를 설정하는 설정 수단;
    상기 반도체 장치가 회로 기판에 표면 실장된 후에, 전원이 투입되었음을 검출하는 검출 수단; 및
    상기 검출 수단에 의해 전원 투입이 검출되었을 때, 상기 설정 수단으로 설정된 상기 재조정 정보에 기초하여 반도체 장치의 특성을 조정하는 조정 수단;을 포함하는 반도체 장치.
  7. 청구항 6에 있어서,
    상기 설정 수단은, 반도체 장치의 특성이 조정되었을 때에 반도체 장치의 특성을 재조정하기 위한 상기 재조정 정보를 자동으로 설정하는 반도체 장치.
  8. 청구항 6에 있어서,
    상기 BIST 회로는, 상기 검출 수단 및 상기 조정 수단을 포함하는 반도체 장치.
  9. 청구항 6에 있어서,
    반도체 장치는 회로 기판에 표면 실장하기 위한 외부 단자를 포함하고,
    반도체 장치는, 가역성이고 비휘발성인 가변 저항 소자에 데이터를 기억하는 저항 변화형 메모리를 포함하며,
    상기 조정 수단은, 가변 저항 소자의 전극 간에 전류 경로를 형성하기 위한 포밍인 반도체 장치.
  10. 청구항 6에 있어서,
    반도체 장치는, 채널 상의 전하 축적 영역에 데이터를 기억하는 비휘발성 메모리를 포함하고,
    상기 조정 수단은, 상기 전하 축적 영역에 전하를 축적하기 위한 프로그램 펄스 전압의 초기값을 조정하며,
    상기 조정 수단은, 상기 전하 축적 영역으로부터 전하를 소거하기 위한 소거 펄스 전압의 초기값을 조정하는 반도체 장치.
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