KR100769258B1 - 문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치 - Google Patents

문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치 Download PDF

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Abstract

여기에는 행들과 열들로 배열된 메모리 셀들을 포함한 플래시 메모리 장치의 프로그램 방법이 제공되며, 이 프로그램 방법은 로드된 데이터 비트들에 따라 선택된 메모리 셀들을 프로그램하는 단계와; 상기 선택된 메모리 셀들로부터 데이터 비트들을 읽는 단계와; 그리고 상기 읽혀진 데이터 비트들이 모두 패스 데이터 비트로서 판별될 때까지 상기 프로그램 및 읽기 단계들을 반복하는 단계를 포함한다. 상기 선택된 메모리 셀들에 프로그램될 데이터 비트들 중 프로그램 금지 데이터 비트들은 상기 읽기 단계에서 읽혀진 대응하는 프로그램 데이터 비트들에 의해서 프로그램 데이터 비트들로 재설정된다.

Description

문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE CAPABLE OF REDUCING THRESHOLD VOLTAGE DISTRIBUTION}
도 1은 프로그램 동작에 따른 문턱 전압 변화를 설명하기 위한 도면이다.
도 2는 프로그램 루프의 반복에 따라 프로그램될 메모리 셀들의 수가 감소되는 것을 보여주는 도면이다.
도 3은 랜덤 텔레그래프 노이즈로 인해 프로그램 패스된 메모리 셀의 문턱 전압 변화를 보여주는 도면이다.
도 4는 랜덤 텔레그래프 노이즈에 따른 문턱 전압 변화를 설명하기 위한 도면이다.
도 5는 생산 기술 축소 및 랜덤 텔레그래프 노이즈에 따른 문턱 전압 변화를 설명하기 위한 도면이다.
도 6은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 7은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 8은 프로그램 루프의 반복시 RTN 셀 수의 변화를 보여주는 도면이다.
도 9는 본 발명에 따른 프로그램 방법이 적용될 때 문턱 전압 분포의 감소를 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 11은 도 10에 도시된 프로그램 방법이 적용될 때 검출되는 RTN 비트를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 200 : 쓰기 회로
300 : 읽기 회로 400 : 제어기
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단(예를 들면, 플로팅 게이트 또는 전하 트랩 게이트)을 둘러싸고 있는 절연막의 마멸로 인해 서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, NOR 플래시 메모리 장치와 NAND 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
노어 플래시 메모리 장치에 있어서, 각 셀은 2개의 게이트들을 갖는다는 점을 제외하면 표준 MOSFET 트랜지스터와 유사하다. 첫 번째 게이트는 다른 MOS 트랜지스터들에 있는 것과 같은 제어 게이트(control gate: CG)이지만, 두 번째 게이트는 절연막에 의해서 둘러싸여 절연된 플로팅 게이트(floating gate: FG)이다. 플로팅 게이트는 제어 게이트와 기판(또는 벌크) 사이에 있다. 플로팅 게이트가 절연막에 의해서 절연되어 있기 때문에, 플로팅 게이트에 놓인 전자들은 포획되며 따라서 정보를 저장한다. 전자들이 플로팅 게이트에 놓여있을 때, 제어 게이트로부터의 전 계가 전자들에 의해서 변화되며(부분적으로 상쇄되며), 이는 셀의 문턱 전압(Vt)이 변화되게 한다. 따라서, 제어 게이트에 특정 전압을 인가함으로써 셀이 읽혀질 때, 셀의 문턱 전압에 따라 전류가 흐르거나 흐르지 않을 것이다. 이는 플로팅 게이트의 전하량에 의해서 제어된다. 전류의 유무가 감지되어 1 또는 0으로 해석되며, 따라서 저장된 데이터가 재생된다. 셀 당 1-비트보다 많이 저장하는 멀티-레벨 셀 장치에 있어서, 플로팅 게이트에 저장된 전자량을 결정하기 위해서 전류의 유무보다는 오히려 흐르는 전류량이 감지될 것이다.
NOR 플래시 셀은 소오스가 접지된 상태에서 제어 게이트에 프로그램 전압을 그리고 드레인에 5∼6V의 고전압을 인가함으로써 프로그램될 것이다. 이러한 바이어스 조건에 따르면, 드레인에서 소오스로 많은 양의 셀 전류가 흐른다. 이러한 프로그램 방식은 핫-일렉트론 주입(hot-electron injection)이라 불린다. NOR 플래시 셀을 소거하기 위해서는 제어 게이트와 기판(또는 벌크) 사이에 큰 전압차가 가해지며, 이는 F-N 터널링(Fowler-Nordheim tunneling)을 통해 플로팅 게이트로부터 전자들이 빠져나가게 한다. NOR 플래시 메모리 장치의 구성 요소들은 일반적으로 블록들 또는 섹터들이라 불리는 소거 세그먼트들로 구분된다. 섹터 내의 메모리 셀들이 모두 동시에 소거된다. NOR 프로그래밍은, 그러나, 바이트 또는 워드 단위로 수행될 수 있다.
프로그램 동작이 수행된 후, 메모리 셀이 요구되는 데이터 값을 갖도록 프로그램되었는 지의 여부가 판별되어야 할 것이다. 그러한 동작은 검증 동작(또는, 검증 읽기 동작이라 불림)이라 불린다. 일반적으로, 프로그램 동작과 검증 동작은 하 나의 루프(사이클)를 구성하며, 그러한 루프는 정해진 횟수 내에서 반복될 것이다. 예를 들면, 메모리 셀이 프로그램된 후, 선택된 워드 라인으로 검증 읽기 전압이 인가된 상태에서, 프로그램된 메모리 셀의 문턱 전압이 검증 읽기 전압보다 높은 지의 여부가 판별될 것이다. 만약 프로그램된 메모리 셀의 문턱 전압이 검증 읽기 전압보다 높은 것으로 판별되면, 메모리 셀(도 1에서, "10"로 표기된 셀)의 프로그램 동작은 다음의 루프에서 수행되지 않는다. 이후, 그러한 메모리 셀은 프로그램 종료 셀이라 칭할 것이다. 이에 반해서, 만약 프로그램된 메모리 셀의 문턱 전압이 검증 읽기 전압보다 낮은 것으로 판별되면, 메모리 셀(도 1에서, "11"로 표기된 셀)의 프로그램 동작은 다음의 루프에서 수행될 것이다. 프로그램 루프의 반복에 따라 프로그램 종료 셀들의 수는 점차적으로 증가할 것이다. 다시 말해서, 도 2에 도시된 바와 같이, 프로그램 루프의 반복에 따라 프로그램될 메모리 셀들의 수(또는 프로그램될 비트들의 수)는 점차적으로 감소할 것이다.
이 분야에 잘 알려진 바와 같이, 메모리 셀을 통해 흐르는 전류 또는 드레인 전류는 읽기 동작이 반복적으로 수행됨에 따라 변화될 것이다. 드레인 전류의 변화는 문턱 전압의 변화를 의미한다. 일반적으로, 이러한 현상은 랜덤 텔레그래프 노이즈(Random Telegraph Noise: RTN)이라 불린다. RTN은 다양한 원인들로 인해서 야기될 수 있다. 대표적으로, 그러한 문제는 플로팅 게이트(또는 전하 축적 게이트)와 기판 사이에 위치한 절연막에 전하가 트랩되기 때문에 야기될 것이다. 메모리 셀의 문턱 전압(도 3에서, "20"으로 표기됨)이 검증 읽기 동작시 검증 읽기 전압보다 높은 것으로 판별되더라도, 도 3에 도시된 바와 같이, 메모리 셀(도 3에서, "21"으로 표기됨)의 문턱 전압이 검증 읽기 전압보다 낮은 것으로 판별될 수 있다. 이는 앞서 설명된 RTN으로 인해 메모리 셀의 문턱 전압이 변화되기 때문이다.
좀 더 구체적으로는, 도 4에 도시된 바와 같이, 문턱 전압 분포의 아래 부분(꼬리 부분)에 위치한 메모리 셀들의 문턱 전압들은 반복적인 읽기 동작으로 인해 많이 가변되는 반면에, 문턱 전압 분포의 중앙 부분에 위치한 메모리 셀들의 문턱 전압들은 반복적인 읽기 동작으로 인해 작게 가변된다. 문턱 전압 분포의 아래 부분에 위치한 메모리 셀들의 문턱 전압들이 크게 가변됨에 따라, 읽기 마진이 감소될 것이다. 이는 읽기 에러의 발생 및 문턱 전압 분포의 넓어짐을 의미한다. 또한, 생산 기술 축소(technology scaling)에 따른 문턱 전압 변화를 보여주는 도 5에 도시된 바와 같이, RTN으로 인한 문턱 전압의 변화는 생산 기술 축소(technology scaling)에 따라 증가될 것이다. 특히, RTN으로 인한 문턱 전압의 변화는 상태들 사이의 마진이 적은 멀티-비트 플래시 메모리 장치에 치명적인 에러의 원인이 될 것이다.
결론적으로, RTN에 민감한 메모리 셀들에 대한 신뢰성을 향상시킬 수 있는 새로운 기술이 절실히 요구되고 있다.
본 발명의 목적은 문턱 전압 분포를 줄일 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 다른 목적은 랜덤 텔레그래프 노이즈에 민감한 메모리 셀들의 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 포함한 플래시 메모리 장치의 프로그램 방법을 제공하며, 이 방법은 로드된 데이터 비트들에 따라 선택된 메모리 셀들을 프로그램하는 단계와; 상기 선택된 메모리 셀들로부터 데이터 비트들을 읽는 단계와; 그리고 상기 읽혀진 데이터 비트들이 모두 패스 데이터 비트로서 판별될 때까지 상기 프로그램 및 읽기 단계들을 반복하는 단계를 포함하며, 상기 선택된 메모리 셀들에 프로그램될 데이터 비트들 중 프로그램 금지 데이터 비트들은 상기 읽기 단계에서 읽혀진 대응하는 프로그램 데이터 비트들에 의해서 프로그램 데이터 비트들로 재설정된다.
예시적인 실시예에 있어서, 상기 프로그램 및 읽기 단계들은 소정의 루프 횟수 내에서 반복될 것이다.
예시적인 실시예에 있어서, 상기 선택된 메모리 셀들에 프로그램될 데이터 비트들 중 프로그램 데이터 비트들은 상기 읽기 단계에서 읽혀진 대응하는 프로그램 금지 데이터 비트들에 의해서 프로그램 금지 데이터 비트들로 변경된다.
예시적인 실시예에 있어서, 상기 메모리 셀들은 단일-비트 데이터와 멀티-비트 데이터 중 어느 하나를 저장한다.
본 발명의 다른 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 로드된 데이터에 따라 상기 메모리 셀 어레이의 선택된 메모리 셀들을 프로그램하는 쓰기 회로와; 그리고 상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽는 읽기 회로를 포함하며, 상기 쓰기 회로에 저장된 데이터 비트들 중 프로그램 금지 데이터 비트들은 검증 동작시 상기 읽기 회로에 의해서 읽혀진 대응하는 프로그램 데이터 비트들에 의해서 프로그램 데이터 비트들로 변경되는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 쓰기 회로에 저장된 데이터 비트들 중 프로그램 데이터 비트들은 상기 검증 동작시 상기 읽기 회로에 의해서 읽혀진 대응하는 프로그램 금지 데이터 비트들에 의해서 프로그램 금지 데이터 비트들로 변경된다.
예시적인 실시예에 있어서, 상기 메모리 셀들은 단일-비트 데이터와 멀티-비트 데이터 중 어느 하나를 저장한다.
예시적인 실시예에 있어서, 상기 메모리 셀들은 플로팅 게이트 구조와 전하 트랩 구조 중 어느 하나를 갖는 트랜지스터로 구성된다.
예시적인 실시예에 있어서, 상기 프로그램 금지 데이터 비트들로부터 상기 프로그램 데이터 비트들로의 변경은 랜덤 텔레그래프 노이즈(RTN)에 기인한다.
본 발명의 또 다른 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 포함한 플래시 메모리 장치의 프로그램 방법을 제공하며, 이 방법은 로드된 데이터 비트들에 따라 선택된 메모리 셀들을 프로그램하는 단계와; 상기 선택된 메모리 셀들로부터 데이터 비트들을 읽기 위한 검증 읽기 동작을 수행하는 단계와; 상기 읽혀진 데이터 비트들이 모두 패스 데이터 비트로서 판별된 후, 상기 선택된 메모리 셀들로부터 데이터 비트들을 읽기 위한 랜덤 텔레그래프 노이즈(RTN) 검출 읽기 동작을 수행하는 단계와; 상기 읽혀진 데이터 비트들 내에 RTN 비트가 존재하는 지의 여부를 판별하는 단계와; 그리고 상기 RTN 비트가 존재하지 않는 것으로 판별될 때 상기 RTN 읽기 및 판별 동작들을 반복하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 RTN 비트가 존재하는 것으로 판별될 때, 상기 RTN 비트를 포함한 섹터는 여분의 섹터로 리페어된다.
예시적인 실시예에 있어서, 상기 RTN 비트가 존재하는 것으로 판별될 때, 상기 RTN 비트를 포함한 섹터는 배드 섹터로 처리된다.
예시적인 실시예에 있어서, 상기 RTN 비트가 존재하는 것으로 판별될 때, 테스트시, 상기 플래시 메모리 장치는 배드 칩으로 처리된다.
본 발명의 또 다른 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 로드된 데이터에 따라 상기 메모리 셀 어레이의 선택된 메모리 셀들을 프로그램하는 쓰기 회로와; 상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽는 읽기 회로와; 그리고 상기 쓰기 회로 및 상기 읽기 회로를 제어하도록 구성된 제어기를 포함하며, 상기 선택된 메모리 셀들이 모두 프로그램된 후, 상기 제어기는 상기 선택된 메모리 셀들로부터 데이터가 읽혀지고 상기 읽혀진 데이터 내에 랜덤 텔레그래프 노이즈(RTN) 비트가 존재하는 지의 여부가 판별되는 RTN 검출 읽기 동작을 수행하도록 상기 쓰기 및 읽기 회로들을 제어하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 읽혀진 데이터 내에 RTN 비트가 존재하지 않는 것으로 판별될 때, 상기 RTN 검출 읽기 동작은 소정 횟수 내에서 반복된다.
예시적인 실시예에 있어서, 상기 RTN 비트가 존재하는 것으로 판별될 때, 상 기 RTN 비트를 포함한 섹터는 여분의 섹터로 리페어된다.
예시적인 실시예에 있어서, 상기 RTN 비트가 존재하는 것으로 판별될 때, 상기 RTN 비트를 포함한 섹터는 배드 섹터로 처리된다.
예시적인 실시예에 있어서, 상기 RTN 비트가 존재하는 것으로 판별될 때, 테스트시, 상기 플래시 메모리 장치는 배드 칩으로 처리된다.
예시적인 실시예에 있어서, 상기 메모리 셀들은 단일-비트 데이터와 멀티-비트 데이터 중 어느 하나를 저장한다.
예시적인 실시예에 있어서, 상기 메모리 셀들은 플로팅 게이트 구조와 전하 트랩 구조 중 어느 하나를 갖는 트랜지스터로 구성된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 반도체 메모리 장치로서 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 6은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 6을 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 메모리 셀 어레이(100), 쓰기 회로(200), 읽기 회로(300), 그리고 제어기(400)를 포함할 것이다. 메모리 셀 어레이(100)는 행들과 열들로 배열된 메모리 셀들을 포함하며, 각 메모리 셀은 N-비트 데이터(N은 1 또는 그 보다 큰 정수)를 저장할 것이다. 각 메모리 셀은 플로팅-게이트 구조, 전하 트랩 구조, 등과 같은 전하 저장 수단을 갖도록 구현될 것이다. 쓰기 회로(200)는 제어기(400)에 의해서 제어되며, 프로그램 동작 동안 메모리 셀 어레이(1000)에 프로그램될 데이터에 따라 선택된 열들을 구동할 것이다. 읽기 회로(300)는 제어기(400)에 의해서 제어되며, 정상 읽기 동작 및 검증 읽기 동작을 포함한 읽기 동작 동안 선택된 열들을 통해 메모리 셀 어레이(1000)로부터 데이터를 읽을 것이다. 제어기(400)는 본 발명에 따른 플래시 메모리 장치(1000)의 전반적인 동작을 제어하도록 구성될 것이다.
특히, 본 발명의 플래시 메모리 장치에 따르면, 쓰기 회로(200)에 저장된 데이터는 검증 동작시 읽기 회로(300)에 의해서 읽혀진 데이터에 의해서 변경될 것이다. 데이터는 프로그램 데이터와 프로그램 금지 데이터 중 어느 하나일 것이다. 쓰기 회로(200)에 저장된 프로그램 데이터는 대응하는 메모리 셀의 문턱 전압이 검증 읽기 전압보다 높을 때 프로그램 금지 데이터로 변경된다. 앞서 언급된 바와 같이, 프로그램 패스된 메모리 셀의 문턱 전압이 RTN으로 인해 검증 읽기 전압보다 낮아질 수 있다. 이하, 그러한 메모리 셀을 RTN 셀(또는 RTN 비트)이라 칭한다. 만약 프로그램 패스된 메모리 셀의 문턱 전압이 RTN으로 인해 검증 읽기 전압보다 낮아지면, 본 발명의 경우, 프로그램 패스된 메모리 셀에 대응하는 쓰기 회로(300)의 데이터(즉, 프로그램 금지 데이터)는 검증 동작시 읽기 회로(300)에 의해서 읽혀진 데이터에 의해서 다시 프로그램 데이터로 변경될 것이다. 이는 RTN으로 인해 변경된 문턱 전압(검증 읽기 전압보다 낮음)을 갖는 메모리 셀이 다음의 루프에서 다시 프로그램됨을 의미한다. 결과적으로, 검증 읽기 전압보다 높은 문턱 전압을 갖도록 RTN에 민감한(취약한) 메모리 셀들을 프로그램하는 것이 가능하다.
도 7은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이고, 도 8은 프로그램 루프의 반복시 RTN 셀/비트 수의 변화를 보여주는 도면이다. 이하, 본 발명에 따른 플래시 메모리 장치의 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
먼저, 프로그램될 데이터는 제어기(400)의 제어에 따라 쓰기 회로(300)에 로드될 것이다. 로드된 데이터는 제어기(400)의 제어에 따라 메모리 셀 어레이(100)에 프로그램될 것이다(S100). 그 다음에, 검증 읽기 동작이 읽기 회로(300)를 통해 수행될 것이다(S110). 이후, 프로그램된 메모리 셀들의 문턱 전압들이 검증 읽기 전압보다 높은 지의 여부가 판별될 것이다(S120). 프로그램된 메모리 셀의 문턱 전압이 검증 읽기 전압보다 높은 경우, 프로그램된 메모리 셀을 통해 흐르는 셀 전류(Icell)는 기준 전류(Iref)보다 적다. 프로그램된 메모리 셀의 문턱 전압이 검증 읽기 전압보다 낮은 경우, 프로그램된 메모리 셀을 통해 흐르는 셀 전류(Icell)는 기준 전류(Iref)보다 많다. 만약 프로그램된 메모리 셀들의 문턱 전압들이 검증 읽 기 전압보다 높은 것으로 판별되면, 절차는 종료될 것이다. 만약 프로그램된 메모리 셀들의 문턱 전압들이 검증 읽기 전압보다 낮은 것으로 판별되면, 프로그램 금지 데이터는 검증 읽기 동작시 읽혀진 데이터에 따라 프로그램 데이터로 변경된다(S130), 이후, 절차는 S100 단계로 진행할 것이다.
좀 더 구체적으로 설명하면, 프로그램된 메모리 셀들의 문턱 전압들이 검증 읽기 전압보다 높은 지의 여부는 읽기 회로(300)를 통해 읽혀진 데이터가 프로그램 금지 데이터인 지 또는 프로그램 데이터인 지의 여부에 의해서 판별될 것이다. 읽기 회로(300)를 통해 읽혀진 데이터가 프로그램 금지 데이터인 경우, 쓰기 회로(200)에 저장된 데이터(예를 들면, 프로그램 데이터)는 검증 동작시 읽기 회로(300)를 통해 읽혀진 데이터에 의해서 프로그램 금지 데이터로 변경될 것이다. 읽기 회로(300)를 통해 읽혀진 데이터가 프로그램 데이터인 경우, 쓰기 회로(200)에 저장된 데이터(즉, 프로그램 데이터)는 검증 동작시 읽기 회로(300)를 통해 읽혀진 데이터에 무관하게 그대로 유지될 것이다. 적어도 하나의 데이터 비트가 프로그램 데이터 비트인 경우, 앞서 설명된 것과 동일한 방식으로 프로그램 및 검증 동작들이 반복될 것이다.
프로그램 및 검증 동작들의 반복에 따라 RTN으로 인해 프로그램 패스된 메모리 셀들이 프로그램 페일된 메모리 셀들로 판별될 것이다. 이는 프로그램될 메모리 셀들의 수가 도 2에 도시된 것과 같이 점차적으로 감소하는 것이 아니라, 도 8에 도시된 바와 같이 증감함을 의미한다. 이러한 변화를 프로그램 동작에 반영하기 위해서, 본 발명의 프로그램 방법에 따르면, 검증 동작시 읽혀진 데이터가 프로그램 데이터인 경우, 쓰기 회로(200)에 저장된 프로그램 금지 데이터(이전 루프에서 프로그램 데이터에서 프로그램 금지 데이터로 변경됨)는 검증 동작시 읽혀진 데이터에 의해서 프로그램 데이터로 변경될 것이다. 따라서, 프로그램 패스된 메모리 셀이 RTN으로 인해 프로그램 페일된 메모리 셀(RTN 셀)로 판별되더라도, RTN 셀은 다음의 루프에서 다시 프로그램될 것이다. 이러한 프로그램 방식에 의하면, 도 9에 도시된 바와 같이, 검증 읽기 전압보다 높은 문턱 전압을 갖도록 RTN에 민감한 메모리 셀들을 프로그램하는 것이 가능하다. 따라서, 문턱 전압 분포를 줄이는 것이 가능하다.
도 10은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다. 이하, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 10에 있어서, S200∼S230 단계들은 쓰기 회로(200)에 저장된 데이터가 검증 동작시 읽혀진 데이터에 의해서 변경되지 않는다는 점을 제외하면 도 7의 S100∼S130 단계들과 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 검증 읽기 동작시 읽혀진 데이터가 RTN으로 인해 프로그램 페일된 데이터로 판별될 때, 도 7의 프로그램 방법의 경우, 쓰기 회로(200)에 저장된 데이터가 검증 동작시 읽혀진 데이터에 의해서 프로그램 데이터로 변경된다. 이에 반해서, 도 10의 프로그램 방법의 경우, 검증 읽기 동작시 읽혀진 데이터가 RTN으로 인해 프로그램 페일된 데이터로 판별될 때, 쓰기 회로(200)에 저장된 데이터가 검증 동작시 읽혀진 데이터에 의해서 프로그램 데이터로 변경되지 않을 것이다.
S230 단계에서 프로그램된 메모리 셀들의 문턱 전압들이 검증 읽기 전압보다 높은 것으로 판별되면, 읽기 동작(또는, RTN 스크린 읽기 동작)이 수행될 것이다(S240). S240 단계에서 선택된 워드 라인으로는 검증 읽기 전압이 인가될 것이다. 검증 읽기 전압이 선택된 워드 라인에 인가된 상태에서, 읽기 동작이 수행될 것이다. 읽혀진 데이터 비트들 중 RTN 비트가 존재하는 지의 여부가 제어기(400)에 의해서 판별될 것이다(S250). 여기서, RTN 비트는 검증 읽기 전압보다 낮은 문턱 전압을 갖는 메모리 셀을 나타낸다. 만약 RTN 비트가 존재하는 것으로 판별되면, RTN 비트를 포함한 섹터는 리페어되거나 배드 섹터로 처리될 것이다(S260). 이후, 절차는 종료될 것이다. 만약 RTN 비트가 존재하지 않는 것으로 판별되면, 읽기 횟수가 정해진 횟수에 도달하였는 지의 여부가 판별될 것이다(S270). 읽기 횟수가 정해진 횟수에 도달하지 않은 것으로 판별되면, 절차는 S240 단계로 진행할 것이다. 이에 반해서, 읽기 횟수가 정해진 횟수에 도달한 것으로 판별되면, 프로그램 동작은 프로그램 패스로 판별되거나 플래시 메모리 장치는 양품으로 판별될 것이다(S280). 이후, 절차는 종료될 것이다.
도 11에서 설명된 프로그램 방법에 의하면, 프로그램 동작이 완료된 후, RTN 비트가 존재하는 지의 여부를 판별하기 위한 동작(이하, RTN 비트 검출 동작이라 칭함)이 추가로 수행될 것이다. 이러한 RTN 비트 검출 동작에 의하면, 도 11에 도시된 바와 같이, RTN에 민감한 메모리 셀의 문턱 전압이 크게 변화될 수 있다. 따라서, 반복적인 읽기 동작을 통해 RTN 비트가 검출될 수 있다. 그러한 RTN 비트가 읽기 에러의 원인이 될 수 있기 때문에, RTN 비트를 포함한 섹터는 리페어되거나 배드 칩으로 처리될수 있다. 도 11에 도시된 프로그램 방법은 다양하게 적용될 수 있다. 예를 들면, 테스트 과정에서, 도 11에 도시된 프로그램 방법은 RTN 비트를 갖는 칩을 검출하고 검출된 칩을 배드 칩으로 처리하는 데 사용될 수 있다. 또는, 도 11에 도시된 프로그램 방법은 출하된 칩의 신뢰성을 보장하기 위해서 특정 PE 사이클링 후에 사용될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, RTN에 민감한 메모리 셀들로 인해 문턱 전압 분포가 넓어지는 것을 방지할 수 있다. 다시 말해서, 문턱 전압 분포를 줄이는 것이 가능하다. 또한, 테스트 과정에서 RTN에 민감한 메모리 셀들을 포함한 칩을 검출하는 것이 가능하다.

Claims (20)

  1. 행들과 열들로 배열된 메모리 셀들을 포함한 플래시 메모리 장치의 프로그램 방법에 있어서:
    로드된 데이터 비트들에 따라 선택된 메모리 셀들을 프로그램하는 단계와;
    상기 선택된 메모리 셀들로부터 데이터 비트들을 읽는 단계와; 그리고
    상기 읽혀진 데이터 비트들이 모두 패스 데이터 비트로서 판별될 때까지 상기 프로그램 및 읽기 단계들을 반복하는 단계를 포함하며,
    상기 선택된 메모리 셀들에 프로그램될 데이터 비트들 중 프로그램 금지 데이터 비트들은 상기 읽기 단계에서 읽혀진 대응하는 프로그램 데이터 비트들에 의해서 프로그램 데이터 비트들로 재설정되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 프로그램 및 읽기 단계들은 소정의 루프 횟수 내에서 반복되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 선택된 메모리 셀들에 프로그램될 데이터 비트들 중 프로그램 데이터 비트들은 상기 읽기 단계에서 읽혀진 대응하는 프로그램 금지 데이터 비트들에 의 해서 프로그램 금지 데이터 비트들로 변경되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 메모리 셀들은 단일-비트 데이터와 멀티-비트 데이터 중 어느 하나를 저장하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  5. 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;
    로드된 데이터에 따라 상기 메모리 셀 어레이의 선택된 메모리 셀들을 프로그램하는 쓰기 회로와; 그리고
    상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽는 읽기 회로를 포함하며,
    상기 쓰기 회로에 저장된 데이터 비트들 중 프로그램 금지 데이터 비트들은 검증 동작시 상기 읽기 회로에 의해서 읽혀진 대응하는 프로그램 데이터 비트들에 의해서 프로그램 데이터 비트들로 변경되는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 쓰기 회로에 저장된 데이터 비트들 중 프로그램 데이터 비트들은 상기 검증 동작시 상기 읽기 회로에 의해서 읽혀진 대응하는 프로그램 금지 데이터 비트들에 의해서 프로그램 금지 데이터 비트들로 변경되는 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 메모리 셀들은 단일-비트 데이터와 멀티-비트 데이터 중 어느 하나를 저장하는 플래시 메모리 장치.
  8. 제 5 항에 있어서,
    상기 메모리 셀들은 플로팅 게이트 구조와 전하 트랩 구조 중 어느 하나를 갖는 트랜지스터로 구성되는 플래시 메모리 장치.
  9. 제 5 항에 있어서,
    상기 프로그램 금지 데이터 비트들로부터 상기 프로그램 데이터 비트들로의 변경은 랜덤 텔레그래프 노이즈(RTN)에 기인하는 플래시 메모리 장치.
  10. 행들과 열들로 배열된 메모리 셀들을 포함한 플래시 메모리 장치의 프로그램 방법에 있어서:
    로드된 데이터 비트들에 따라 선택된 메모리 셀들을 프로그램하는 단계와;
    상기 선택된 메모리 셀들로부터 데이터 비트들을 읽기 위한 검증 읽기 동작을 수행하는 단계와;
    상기 읽혀진 데이터 비트들이 모두 패스 데이터 비트로서 판별된 후, 상기 선택된 메모리 셀들로부터 데이터 비트들을 읽기 위한 랜덤 텔레그래프 노이 즈(RTN) 검출 읽기 동작을 수행하는 단계와;
    상기 읽혀진 데이터 비트들 내에 RTN 비트가 존재하는 지의 여부를 판별하는 단계와; 그리고
    상기 RTN 비트가 존재하지 않는 것으로 판별될 때 상기 RTN 읽기 및 판별 동작들을 반복하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 RTN 비트가 존재하는 것으로 판별될 때, 상기 RTN 비트를 포함한 섹터는 여분의 섹터로 리페어되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  12. 제 10 항에 있어서,
    상기 RTN 비트가 존재하는 것으로 판별될 때, 상기 RTN 비트를 포함한 섹터는 배드 섹터로 처리되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  13. 제 10 항에 있어서,
    상기 RTN 비트가 존재하는 것으로 판별될 때, 테스트시, 상기 플래시 메모리 장치는 배드 칩으로 처리되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  14. 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;
    로드된 데이터에 따라 상기 메모리 셀 어레이의 선택된 메모리 셀들을 프로그램하는 쓰기 회로와;
    상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽는 읽기 회로와; 그리고
    상기 쓰기 회로 및 상기 읽기 회로를 제어하도록 구성된 제어기를 포함하며,
    상기 선택된 메모리 셀들이 모두 프로그램된 후, 상기 제어기는 상기 선택된 메모리 셀들로부터 데이터가 읽혀지고 상기 읽혀진 데이터 내에 랜덤 텔레그래프 노이즈(RTN) 비트가 존재하는 지의 여부가 판별되는 RTN 검출 읽기 동작을 수행하도록 상기 쓰기 및 읽기 회로들을 제어하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 읽혀진 데이터 내에 RTN 비트가 존재하지 않는 것으로 판별될 때, 상기 RTN 검출 읽기 동작은 소정 횟수 내에서 반복되는 플래시 메모리 장치.
  16. 제 14 항에 있어서,
    상기 RTN 비트가 존재하는 것으로 판별될 때, 상기 RTN 비트를 포함한 섹터는 여분의 섹터로 리페어되는 플래시 메모리 장치.
  17. 제 14 항에 있어서,
    상기 RTN 비트가 존재하는 것으로 판별될 때, 상기 RTN 비트를 포함한 섹터는 배드 섹터로 처리되는 플래시 메모리 장치.
  18. 제 14 항에 있어서,
    상기 RTN 비트가 존재하는 것으로 판별될 때, 테스트시, 상기 플래시 메모리 장치는 배드 칩으로 처리되는 플래시 메모리 장치.
  19. 제 14 항에 있어서,
    상기 메모리 셀들은 단일-비트 데이터와 멀티-비트 데이터 중 어느 하나를 저장하는 플래시 메모리 장치.
  20. 제 14 항에 있어서,
    상기 메모리 셀들은 플로팅 게이트 구조와 전하 트랩 구조 중 어느 하나를 갖는 트랜지스터로 구성되는 플래시 메모리 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101506655B1 (ko) * 2008-05-15 2015-03-30 삼성전자주식회사 메모리 장치 및 메모리 데이터 오류 관리 방법
US8155905B2 (en) * 2009-07-21 2012-04-10 Hitachi, Ltd. Method of extracting a time constant from complex random telegraph signals
US8098522B2 (en) * 2009-10-06 2012-01-17 Macronix International Co., Ltd. Non-volatile memory and operation method thereof
CN102314942B (zh) * 2010-06-29 2014-08-13 旺宏电子股份有限公司 非挥发性记忆体及其操作方法
WO2013173729A1 (en) * 2012-05-18 2013-11-21 Cornell University Methods and systems for providing hardware security functions using flash memories
US9142311B2 (en) 2013-06-13 2015-09-22 Cypress Semiconductor Corporation Screening for reference cells in a memory
TWI663600B (zh) * 2017-09-08 2019-06-21 旺宏電子股份有限公司 編程非揮發性記憶體的方法及記憶體系統
US10460797B2 (en) 2017-09-08 2019-10-29 Macronix International Co., Ltd. Method for programming non-volatile memory and memory system
JP2019117679A (ja) * 2017-12-27 2019-07-18 東芝メモリ株式会社 半導体記憶装置
US11309042B2 (en) 2020-06-29 2022-04-19 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory by program adjustment for memory cells exhibiting random telegraph noise

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11185491A (ja) 1997-12-24 1999-07-09 Sony Corp 半導体不揮発性記憶装置
KR20000028302A (ko) * 1998-10-30 2000-05-25 윤종용 플래시 메모리 장치
KR100673023B1 (ko) 2005-12-28 2007-01-24 삼성전자주식회사 파이프라인-버퍼 방식으로 프로그램되는 반도체 메모리장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100293635B1 (ko) 1998-03-26 2001-07-12 박종섭 플래쉬 메모리 장치의 포스트 프로그램 방법
US6167891B1 (en) 1999-05-25 2001-01-02 Infineon Technologies North America Corp. Temperature controlled degassification of deionized water for megasonic cleaning of semiconductor wafers
KR100335769B1 (ko) 1999-12-29 2002-05-09 박종섭 플래쉬 메모리 소자의 프로그램 방법
JP4170682B2 (ja) 2002-06-18 2008-10-22 株式会社東芝 不揮発性半導体メモリ装置
KR20040057536A (ko) 2002-12-26 2004-07-02 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램
JP4220319B2 (ja) 2003-07-04 2009-02-04 株式会社東芝 不揮発性半導体記憶装置およびそのサブブロック消去方法
JP2005353242A (ja) 2004-06-14 2005-12-22 Toshiba Corp 不揮発性半導体記憶装置及びそのデータ書き込み方法
EP1772873B1 (en) * 2005-10-10 2008-12-10 STMicroelectronics S.r.l. A method of programming and verifying cells of a nonvolatile memory and relative nand flash memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11185491A (ja) 1997-12-24 1999-07-09 Sony Corp 半導体不揮発性記憶装置
KR20000028302A (ko) * 1998-10-30 2000-05-25 윤종용 플래시 메모리 장치
KR100673023B1 (ko) 2005-12-28 2007-01-24 삼성전자주식회사 파이프라인-버퍼 방식으로 프로그램되는 반도체 메모리장치

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