JPH11339489A - 多状態eepromの読み書き回路および技術 - Google Patents
多状態eepromの読み書き回路および技術Info
- Publication number
- JPH11339489A JPH11339489A JP11077013A JP7701399A JPH11339489A JP H11339489 A JPH11339489 A JP H11339489A JP 11077013 A JP11077013 A JP 11077013A JP 7701399 A JP7701399 A JP 7701399A JP H11339489 A JPH11339489 A JP H11339489A
- Authority
- JP
- Japan
- Prior art keywords
- current
- cell
- memory
- circuit
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title abstract description 9
- 230000015654 memory Effects 0.000 claims abstract description 167
- 238000007667 floating Methods 0.000 claims description 32
- 238000012360 testing method Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000005192 partition Methods 0.000 claims description 4
- 230000008672 reprogramming Effects 0.000 claims description 2
- 230000001419 dependent effect Effects 0.000 claims 1
- 230000003362 replicative effect Effects 0.000 claims 1
- 230000004044 response Effects 0.000 claims 1
- 230000006870 function Effects 0.000 abstract description 13
- 238000003860 storage Methods 0.000 abstract description 6
- 210000004027 cell Anatomy 0.000 description 371
- 238000010586 diagram Methods 0.000 description 13
- 210000004460 N cell Anatomy 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 7
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 7
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 7
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 7
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 7
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 7
- 238000001514 detection method Methods 0.000 description 7
- 230000035882 stress Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000012795 verification Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000000638 solvent extraction Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000001351 cycling effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 235000021438 curry Nutrition 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5645—Multilevel memory with current-mirror arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
回路および技術を改良し、長期にわたって優れた性能で
動作可能な不揮発性多状態メモリを提供する。 【解決手段】一連のしきい値レベルに対しメモリセルに
より生じる変化を密接にトラッキングし調整する対応の
一連の参照セルにより、読出しを行う。メモリセルの各
フラッシュセクタは、セクタのセル読出し用の参照セル
をもち、マスタ参照として作用する全メモリチップ用に
存在する。また一連のしきい値レベルに対し、1対多の
カレントミラー回路により同時に読出しを行う。改良形
の書込みもしくは消去回路において、一度にメモリセル
のグループで並列に書込みもしくは消去データのベリフ
ァイを行い、回路は、正しくベリファイされたセルへの
書込みもしくは消去を選択的に禁止する。消去後にアー
ス状態をプログラミングし、EEpromメモリセルの
コントロールゲート用の独立した可変の電力供給を含
む。
Description
3日に出願された米国出願番号第337,579号の継
続出願である。この発明は一般的に、半導体の電気的に
消去およびプログラム可能なリードオンリメモリ(EE
prom)に関し、さらに詳しく言えば、それらの状態
を読み出しまたはプログラムするための回路技術に関す
る。
能な読出しメモリ(Eprom)は通常、不揮発性記憶
データの蓄積またはプログラム用のディジタル回路に使
用されている。それらは消去可能なものであり、メモリ
セル中に書き込みまたは「プログラム」される新しいデ
ータをもつものである。
つのEpromは、フローティング(接続されていな
い)導伝ゲートを利用するもので、この導伝ゲートはソ
ースとドレイン間の半導体基板のチャンネル領域上に設
けられているが、絶縁されている。コントロールゲート
は、フローティングゲート上に設けられているが、それ
から絶縁されている。前記トランジスタのしきい値電圧
特性は、フローティングゲート上に保持される電荷量に
制御される。すなわち、トランジスタが「オン」に切り
換えられソースとドレイン領域間が導通する前に、コン
トロールゲートに印加するべき最小の電圧(しきい値)
は、フローティングゲート上の電荷レベルによって制御
される。
電荷を保持することができ、それによって1つのEpr
omメモリセルは任意のしきい値ウィンド内のしきい値
レベルにプログラムされる。しきい値ウィンドの大きさ
は、その装置の最小および最大しきい値レベルにより決
定され、装置の特性,動作条件や履歴に左右される。ウ
ィンド内の各々の明確なしきい値レベルは、原則的に
は、そのセルの有限な記憶状態を指定するために用いら
れている。
働くトランジスタは、基板のチャンネル領域から電子を
薄いゲートの誘電体を介してフローティングゲートに加
速することによって、2つの状態のうちの1つにプログ
ラムされる。このメモリ状態は、紫外線の照射によって
フローティングゲート上の電荷を除去することによって
消去可能である。
ドオンリメモリ(EEprom)は同様な構造をもって
いるが、適当な電圧をフローティング上に印加すること
によって、電荷を除去する機構をさらに備えるものであ
る。そのようなEEpromセルのアレイは、その全体
のセルのアレイ,またはアレイの中のかなりの領域のセ
ルが同時に消去されるとき(すなわち、フラッシュ状
態)、「フラッシュ」EEpromアレイと呼ばれる。
一度消去されると、セルは再度プログラムすることがで
きる。
レイ中の特定の1つのセルが、アドレスされるべきセル
を含む列(コラム)のソースとドレインラインにソース
−ドレイン電圧を印加し、そしてアドレスされるべきセ
ルを含む行(ロー)中のコントロールゲートに接続され
ているワードラインにコントロールゲート電圧を印加す
ることによって読出し用にアドレスされる。
の状態は、動作電圧をそのソースとドレインとそのコン
トロールゲートに印加し、その後ソースとドレイン間を
流れる電流のレベルを検出することにより読み出され
る。電流のレベルは、トランジスタのしきい値レベルに
比例するものであり、そのフローティングゲート上の電
荷の量によって決定される。
レイクポイントしきい値レベルは、しきい値ウィンドを
2つの領域に分けるように確立される。ソース/ドレイ
ン電流は、セルがプログラムされたときに用いられたブ
レイクポイントしきい値レベルと比較される。読み出さ
れた電流がしきい値よりも大きい場合には、セルは
「0」の状態にあると決定され、電流が前記しきい値よ
り小さい場合には、セルは他の状態にあると決定され
る。かくして、このような2状態セルは1ビットのディ
ジタル情報を蓄積する。外部でプログラムされるであろ
う電流源は、メモリシステムの一部としてブレイクポイ
ントしきい値電流を発生させるためにしばしば用いられ
る。
では、各セルは2ビット以上のデータを蓄積する。この
ように、任意のEEpromアレイが蓄積できる情報
は、各セルが蓄積できる状態の倍数分増加することにな
る。
主たる目的は、セルが1ビットのデータよりも多くのデ
ータを蓄積することができるEEpromメモリセルの
システムを提供することである。本発明のさらなる他の
目的は、EpromもしくはEEpromの集積回路メ
モリチップの一部としての改良された読出し回路を提供
することである。本発明のさらなる他の目的は、製造が
単純かつ容易であり、長期間の使用に優れた精度と信頼
性をもつ読み出し回路を提供することである。本発明の
さらなる他の目的は、EpromまたはEEpromの
集積回路チップの部分として改良されたプログラム回路
を提供することである。本発明の目的の1つは、製造が
単純かつ容易であり、長期間の使用に優れた精度と信頼
性をもつプログラム回路を提供することである。本発明
の他の目的は、自動的に温度,電圧,工程における変動
および電荷の保有による影響を自動的に補償するメモリ
読出しおよびプログラム技術を提供することである。本
発明のさらなる他の1つの目的は、コンピュータシステ
ムで用いられる磁気ディスク記憶装置を置き換えること
ができるフラッシュEEprom半導体チップを提供す
ることである。さらなる本発明の目的は、メモリが耐久
可能なプログラム/読出しサイクル数によって測定され
る寿命の増加を図ることができるフラッシュEEpro
m構造を提供することである。
は、メモリセルの長い寿命期間に各メモリセル内の2つ
よりも多い明確な状態を正確に読み出しかつ書き込み可
能にする多段のしきい値レベルを提供することで、1ビ
ットよりも多いビットが各セルに確実に蓄積されるよう
に、EEpromアレイの読み書き回路を改良すること
で達成される。
い値ブレイクポイントレベルは、マスタ参照セルとして
使用される一連のメモリセルによって提供される。前記
マスタ参照セルは、メモリ製造者または使用者のいずれ
かによって、独立かつ外部からプログラム可能である。
この特徴により最大の融通性が得られ、ブレイクポイン
トしきい値は、いつでも装置のしきい値ウィンド内にお
いて設定可能となる。また、メモリセルと同じ装置であ
るため、参照セルは製造工程,動作条件や装置の寿命に
よる同じ変動を精密に追跡する。各ブレイクポイントし
きい値レベルが個々にプログラム可能であることによ
り、多状態の実行に非常に重要なしきい値ウィンドの区
分けを最適化できかつ微細な調整が可能となる。さら
に、それによって製造後に、その時のユーザーの要求も
しくは装置の特性に応じて、同じ装置から2状態もしく
は多状態メモリのいずれかの形状にすることが可能であ
る。
タ(ここでセクタとはフラッシュEEpromにおいて
同時に消去可能なメモリセルのグループである)内の一
連のメモリセルは、ローカル参照セルとして除外され
る。参照セルの各セットは、同じセクタにあるフラッシ
ュセルを非常に密接に追跡し、その時はどちらも同じプ
ログラム/消去サイクル数でサイクルしている。かくし
て、消去/再プログラムサイクルをかなりの回数行った
後セクタのメモリセルで生じるエイジングも、ローカル
参照セルに反映される。フラッシュセルのセクタが消去
され再プログラムされる度に、一連の個々のブレイクポ
イントしきい値レベルは、関連するローカル参照セルに
再プログラムされる。ローカル参照セルから読み出され
たしきい値レベルは、自動的に同じセクタのセルメモリ
の変化条件に自動的に調整される。しきい値ウィンドの
区分けは、かくして最適に維持される。この技術は、2
状態(1ビット)メモリセルを読み出すのに用いられる
1つの参照セルのみを持つメモリにも有益である。
ローカル参照セルに書き換えられるしきい値レベルは、
メモリセルと共にサイクルせずに外部からプログラム
(または再プログラム)された電荷を保持する一連のマ
スタセルから得られる。全体のメモリ集積回路には1セ
ットのマスタメモリセルで足りる。
スタ参照セルから予めコピーされたローカル参照セルの
しきい値レベルを直接的に用いる。別の実施例におい
て、読み出しがマスタ参照セルに対してなされるが、読
出し動作はローカル参照セルのしきい値レベルを間接的
に用いる。それは最初にマスタ参照セルに対してローカ
ル参照セルを読み出すことによってなされる。検出され
た差は、マスタ参照セルに対する通常のメモリセルの読
出しをオフセットするために用いられ、これによって、
バイアスされた読出しは、ローカル参照セルに対して有
効に行われる。
セルの読出し動作は、メモリ状態がどこにあるかをそこ
に流れる電流を多段のしきい値ブレイクポイントレベル
と対応する参照電流のセットと比較することによって決
定される。
ルを流れる電流は、1つずつ参照セルの各しきい値電流
と比較される。
流れる電流は、一連の参照セルの電流と同時に比較され
る。特殊なカレントミラー形式は、読み出されるべき電
流をその信号を劣化させずに多段のブランチ(枝)に再
現し、それは各しきい値電流を比較するためのものであ
る。
よびベリファイ(検証)操作は、一度にアドレスされた
セルのチャンク(すなわち複数バイト)に実行される。
さらに、ベリファイ操作は、EEpromチップの回路
により実行される。これにより、各プログラミングステ
ップ間でベリファイ用に直列にチップからデータを送る
際の遅れを避けることができる。
れた状態が「消去された」状態からプログラムおよびベ
リファイするステップを繰り返すことによって得られる
場合、回路はプログラムされた状態を各プログラミング
ステップ後に意図された状態を以て検証し、そして正し
くプログラムされるように検証されたチャンクのセルの
さらなるプログラミングを選択的に禁止する。これによ
り、多状態の実行でのデータのチャンクを効果的に並列
プログラムすることが可能になる。
romセルのチャンクが並列消去されるようにアドレス
される場合、消去された状態は現存する状態から消去さ
れた状態への消去と検証の繰り返しステップによって得
られ、回路は消去状態を各消去ステップ後に「消去され
た」状態を以て検証し、そして正しく消去されるように
検証されたチャンクのセルのさらなる消去を選択的に禁
止する。これにより、装置にストレスとなる過剰消去を
防ぎ、セルのグループの並列消去を効果的に行うことが
可能になる。
プが「消去された」状態に消去された後に、前記セルは
「消去された」状態に隣接する状態に再プログラミング
される。これによって確実に、各消去されたセルは、よ
りよく規定された状態から開始し、そして各セルは同様
のプログラム/消去のストレスを受けることができるよ
うになる。
セルのコントロールゲートに供給される電圧は、広い範
囲内において可変であり、かつ読出し回路に供給される
電圧に対して独立である。これにより、正確なプログラ
ム/消去マージングおよびテストや診断での使用が可能
となる。
願されたエリヤホウ ハラリ博士により出願された同時
係属特許出願の米国特許出願第204,175号に記載
されているEEpromアレイの読出し技術を発展させ
たものであり、その中でも特に図11eに関する記載に
関連するものである。出願番号第204,175号はこ
こにおいて、参照として合体されており、その実施例に
関する開示は図11,12,13および図15は最も関
連するものである。
好適な実施例の以下の記載により理解されたい。またそ
の記載は添付の図面とともになされるべきものである。
されるメモリアレイを作る際に利用可能な特殊なEpr
om,EEprom半導体集積回路の構造が多く存在す
る。
図である図1および図2に示されている。この好適な構
造を簡単に説明すると、2つのメモリセル11と13は
軽くpドープされた基板15上に形成されている。濃く
nドープされた埋込み領域17はセル11と13の間に
あり、セル11のドレインとセル13のソースとして働
く。同様にして、別のnドープ埋込み領域19はセル1
1のソースおよび隣接するセルのドレインであり、そし
て別のnドープ領域21においても同様である。
性のフローティングゲート23と25を含んでおり、そ
れは一般的にはポリシリコン材料からなる。これらのフ
ローティングゲートの各々は、誘電体材料により囲まれ
ることで、互いにそして別の構造の導伝性の要素から絶
縁されている。コントロールゲート27は、セル11と
セル13の両方にフローティングゲートと基板自体から
絶縁されるように伸びている。図2に示されているよう
に、導伝性の帯29と31は、互いにそして他の構造の
導伝性の要素から絶縁されるように付加的に設けられて
おり、消去ゲートとして働く。そのような一対の消去ゲ
ートは、各メモリセルのフローティングゲートを囲み、
そしてそれらは消去用の誘電体層により分離されてい
る。セルは、厚いフィールド酸化領域,例えば領域3
3,35,37として図1の断面図、および領域39や
41として図2に示されているように分離されている。
グゲートに、例えばメモリセル13のフローティングゲ
ート25へ、電子を移動させることによってプログラム
されている。フローティングゲート25上の電荷は、濃
くPドープされた領域43から誘電体を横切って、フロ
ーティングゲートへ電子を移動させることによって増加
させられる。電荷は、フローティングゲートからそれと
消去ゲート29と31間の誘電体を介して、フローティ
ングゲートから除去される。この好適なEEpromの
構造とその製造プロセスは、同時係属出願中の特許出願
番号第323,779号、ジャック エイチ.ユアンと
エリヤホウ ハラリの出願であって、1989年3月1
5日に出願されたものに詳細に記載されており、それは
ここにおいて参照として合体されている。
は、「分離チャンネル」形である。各セルは、2つのト
ランジスタT1とT2が図3に示すように直列に接続さ
れている独立したトランジスタとして見ることができ
る。T1トランジスタ11aは、図1のセル11のチャ
ンネルの長さL1に沿って形成されている。それは可変
しきい値電圧VT1を持つ。T1トランジスタ11aに直
列にT2トランジスタ11bがあり、それはチャンネル
L2の部分に形成されている。これは約1Vの固定しき
い値電圧VT2を持つ。図3の等価回路の要素は、図1お
よび図2の対応する参照番号にプライム(′)を付加し
て用いてある。
うに、EEpromセルのT1のフローティングゲート
23′の電荷レベルは、コントロールゲート27′で動
作するとき、T1トランジスタ11aのしきい値電圧V
T1に影響する。かくして、1つのセルの中にいくつかの
メモリ状態がフローティングゲート上の適量の電荷によ
り、セルの中にプログラムされた良く規定されたしきい
値電圧に対応して規定される。プログラミングは、ある
一定の時間、セルのコントロールゲート27′と同様に
ドレイン17′とソース19′に適切な電圧を印加する
ことによって実行される。
レイ 本発明の種々の態様は、集積回路チップ中のフラッシュ
EEpromセルのアレイに通常応用される。図4は、
個々のアドレス可能なEEpromセル60のアレイを
略図的に示したものである。各セルは図3に示されたも
のと同等のものであって、1つのコントロールゲート,
ソースとドレインおよび消去ゲートを持つものである。
複数の個々のメモリセルは、行および列で作られてい
る。各セルは選択的にその行と列を同時に付勢すること
でアドレスされる。列62は、例えば、第1のメモリセ
ル63,隣接する第2のメモリセル65を含み、以下同
様である。第2の列72は、メモリセル73,75を含
み、以下同様である。セル63と73は行76に位置し
ており、セル65と71は別の隣接する行に位置し、以
下同様である。
すべてのセルのコントロールゲートに接続されている。
例えば、行76はワードライン77を持ち、次の行はワ
ードライン79を持つ。行デコーダ81は、入力ライン
83上のコントロールゲート電圧VCGを行の選択したワ
ードラインに沿ってすべてコントロールゲートに接続す
る。
イン,例えば91等によって接続されたソースと、ドレ
インライン,例えば93等によって接続されたドレイン
をもつ。行に沿ったセルは、それらのソースとドレイン
によって直列に接続されているので、1つのセルのドレ
インは隣接するラインのソースでもある。かくして、ラ
イン93は列62のドレインラインと同様に列72のソ
ースラインである。列デコーダ101は、入力ライン1
03上のソース電圧VS をすべてのソースに接続し、入
力ライン105のドレイン電圧VD を選択した列に沿っ
たすべてのドレインに接続する。
ドレスされる。例えば、セル75がプログラミングまた
は読出し用にアドレスされる場合、適当なプログラミン
グまたは読出し電圧が、セルのコントロールゲート,ソ
ースおよびドレインに供給されなければならない。内部
アドレスバス111上の1つのアドレスが、セル75の
コントロールゲートに接続されているワードライン79
にVCGを接続するための行レコーダ81をデコードする
ために用いられる。同じアドレスは、VS をソースライ
ン93に、VD をドレインライン95に接続するための
列デコーダ101をデコードするために用いられ、それ
らはそれぞれセル75のソースとドレインに接続され
る。
は、複数のメモリセルの並列プログラムミングおよび読
出しの実行である。複数の列を同時に選別するために
は、列デコーダは、ソースマルチプレクサ107とドレ
インマルチプレクサ109の切換えを制御する。このよ
うに、選択された複数の列は、それらのソースラインと
ドレインラインをVS とVD にそれぞれ接続されること
になる。
トロールゲートのそれと類似している。1つの実施形態
において、例えば、113,115または117等の消
去ラインは、行の各セルの消去ゲートに接続される。消
去デコーダ119は、内部アドレスバス111上のアド
レスをデコードし、入力ライン121上の消去電圧VEG
を選択的に消去ラインに接続する。これにより各セルの
行を個々にアドレスすることが可能になり、例えば、適
切な電圧を消去ライン113を介して消去ゲートに印加
することにより、行76を同時に(フラッシュ)消去す
ることができる。この場合、フラッシュセルはメモリセ
ルの1つの行からなる。しかしながら、他のフラッシュ
セルの実施形態が可能であって、多くの応用において
は、一度に多くのセルの行の同時消去がなされる。
は、図5に示す本発明の大形の多状態フラッシュEEp
romシステムの部分を形成している。この大形のシス
テムにおいて、EEprom集積回路チップ130は、
インターフェース150を介してコントローラ140に
よって制御される。コントローラ140それ自身は、中
央マイクロプロセッサ装置160と通信状態である。
能なEEpromアレイ60,シリアルプロトコルロジ
ック170,ローカルパワー制御回路180と種々のプ
ログラミングおよび読出し回路190,200,21
0,220,230および240からなる。
トロール信号およびタイミングを供給することによっ
て、EEpromチップ130の機能を制御する。表1
および2は、EEpromセルの種々の動作モードの電
圧条件の典型的な例を示している。アドレス可能なEE
promアレイ60は、コントローラ140により直接
的電力供給されるか、図5に示されているように、ロー
カルパワー制御180によってチップ上にさらに調整さ
れている。コントローラ140とチップ130間のコン
トロールとデータのリンクは、シリアルインライン25
1とシリアルアウトライン253を介して行われる。ク
ロックタイミングは、ライン255を介してコントロー
ラから供給される。
は、コントローラ140はチップ130にシリアルイン
ライン251を介して直列の信号の流れを供給する。前
記信号は制御,データ,アドレスとタイミング情報を含
んでおり、シリアルプロトコールロジック170によっ
てソートされる。適当なタイムシーケンスに、ロジック
170は、種々の制御信号257をチップ130上の種
々の回路を制御するために出力する。それは内部アドレ
スバス111を介して、アドレスされたセルをコントロ
ーラからの電圧に接続するためにアドレスを送る。その
間に、動作がプログラミングであれば、データはアドレ
スされたセルをプログラムするために、シリアルデータ
ライン259を介して一連の読出し/プログラムラッチ
とシフトレジスタ190に送られ、用いられる。
かつ高い信頼性で決定することは極めて重要である。そ
の理由は、すべての基本的な機能,例えば、読出し,消
去ベリファイおよびプログラムベリファイはそれに左右
されるからである。本発明のEEpromチップ130
の改良された新規の読出し回路220と技術により、柔
軟性をもつ多状態EEpromが可能となる。
ィングゲート23′上のプログラムされた電荷は、その
セルのプログラムされたしきい値電圧VT1を決定する。
一般的に、VT1は、フローティングゲート23′上の負
の電荷量にしたがって増減する。前記電荷は、VT1がV
T2より減少しさらに負になる場合、正の値(デプレッシ
ョンモード)まで減少させることも可能である。VT1の
最大および最小の値は、その装置材料の誘電体の強度に
よるものである。VT1の広がりは、メモリ状態が形成さ
れるであろうしきい値電圧ウィンドを規定する。
75号には、しきい値電圧VT1の最大ウィンド内に規定
されるメモリ状態を持つEEpromセルが開示されて
いる。全しきい値電圧ウィンドは、しきい値電圧の負の
領域を含むものであり、さらに通常の正の領域を含む。
増大されたウィンドにより、EEpromセルの多状態
を形成するメモリスペースがさらに大きくなる。
が2状態のメモリおよび4状態のメモリセルに区分けさ
れるように示している。(もちろん、前記ウィンドを3
状態メモリに区分けしたり、またはディジタルメモリで
はなくアナログの連続モードにのウィンドに区分けする
ことも可能である。)
3はプログラミング時間の関数としてのVT1を示してい
る。しきい値電圧ウィンドは、VT1の最小と最大値によ
って決められるものであり、その最大と最小は消去状態
レベル345と完全にプログラムされたレベル347の
各々によって規定される。2状態メモリは、ウィンドを
ブレイクポイントしきい値レベル349を用いる2つ3
46と348を区分けすることによって設けられる。か
くして、セルは、領域346(もしくは領域348)内
のそれぞれにVT1でプログラムされる場合、メモリ状態
は0(もしくは状態1)になると考えられる。
のしきい値電圧をその消去状態レベル345に下げる消
去から開始する。引き続く繰り返しプログラミングは、
しきい値電圧VT1を望ましいレベルに増加させるように
用いられる。そのセルがプログラムされようとする状態
に対応する一定の時間アドレスされたセルに連続的にプ
ログラミング電圧を印加するよりも、各パルス後に生じ
る読出し動作で繰り返しの短いパルスのプログラミング
電圧を印加し、それが望ましいしきい値電圧レベルにプ
ログラムされた時を決定し、その時間にプログラミング
が終了することが好ましい。プログラミング電圧とパル
スの接続時間は、前記パルスが種々の領域を敏速にVT1
の電圧に進ませるが、各パルスはどの領域でも行き過ぎ
ないように充分に精巧なものである。これにより電圧や
電界に関連するセルに加えられるストレスが最小にな
り、したがって、その信頼性を向上させることになる。
ここにおいてしきい値電圧ウィンドは、ブレイクポイン
トレベル352,354,356により4つの領域35
1,353,355,357に各々区分けされている。
セルは、そのVT1がそれぞれ対応する領域351,35
3,355もしくは357内にあるようにプログラムさ
れれば、状態「3」,「2」,「1」もしくは「0」に
なるとされる。4状態のセルは、2ビットデータを蓄積
することができる。かくして、4つの状態はそれぞれ、
(1,1),(1,0),(0,1)および(0,0)
にコード化することができる。
を蓄積すれば、しきい値ウィンドは少なくともK−1の
しきい値レベルをもつK領域に区分けされる。かくし
て、1つのみのブレクポイントレベルには2状態のメモ
リが必要であり、3つのブレイクポイントレベルには4
状態のセルが必要である。
のメモリ状態に分割される。例えば、最大16Vのしき
い値ウィンドを持つEEpromには、ほぼ1/2V間
隔で32に分割することができるであろう。実際、従来
のEEprom装置は、2つの状態または各セルあたり
1ビットを蓄積するのみであって、信頼性も低く寿命も
短いものである。より小さいしきい値ウィンドで動作す
るものとは別にしても、従来の装置は、EEprom装
置特有の他の2つの問題を解決できないでいる。どちら
の問題とも、フローティングゲートの電荷量に不確実性
に関するものであり、よってセルにプログラムされるし
きい値電圧VT1の不確実性になる。
イクルを行う度に装置が受ける耐久性に関連するストレ
スに関するものである。フラッシュEEprom装置の
耐久性は、所定の回数のプログラム/消去サイクルに対
する抵抗力である。従来のフラッシュEEprom装置
の耐久性を制限する物理的現象は、装置の活性化誘電体
フィルムの電子の捕獲である。プログラミング中に、電
子は基板からフローティングゲートに誘電体のインター
フェースを介して注入される。同様に、消去中、電子は
誘電体のインターフェースを介してフローティングゲー
トから消去ゲートに引き出される。どちらの場合も、い
くつかの電子は誘電体インターフェースにより捕獲され
る。捕獲された電子は引き続くプログラム/消去サイク
ルにおいて印加された電界に反対することにより、プロ
グラムされたVT1を低い値にまたは消去されたVT1を高
い値にシフトさせる。これは、図8Aに示されているよ
うに、従来の装置の状態「0」と「1」間の電圧「ウィ
ンド」をしだいに閉じていくことが理解できる。約1×
104 のプログラム/消去サイクルを越えると、ウィン
ドが狭くなることは、読み出し回路が誤動作を招くよう
になる。このようなサイクルが続けば、最終的に装置は
次第に誘電体の損傷に起因する突然の損傷を受けること
になる。これは通常、1×106 および1×107 サイ
クツの間に発生し、装置の本来備わるブレイクダウンと
して知られている。従来のEEprom装置において
は、ウィンドが狭くなることは、約1×104 のプログ
ラム/消去サイクルに実際の耐久性を制限することにな
る。この問題は、多状態メモリが実行される場合、VT1
をより正確に設定することが必要とされるため、より重
要な問題となる。
ける電荷の維持に関するものである。フローティングゲ
ート上の電荷は、一定期間にわたる漏洩によってある程
度減少する傾向にある。これによりしきい値電圧VT1は
時間経過にしたがってより低い値にもシフトされること
になる。図8Bは、VT1の減少を時間の関数として図示
している。装置の寿命期間に、VT1は1V程度シフトす
る。多状態装置において、これはメモリを1または2状
態シフトさせることになる。
実施形態においても種々の状態を確実にプログラムおよ
び読み出しする回路および技術を提供する。
ムされているしきい値電圧VT1を測定することによって
決定されるであろう。それと代替的に、同時係属出願中
の米国特許出願第204,175号に述べられているよ
うに、メモリ状態は、それぞれ異なった状態におけるソ
ース−ドレイン電流IDSの異なった導通を計測すること
によっても決定することができることであろう。4状態
の例として、図7Aはしきい値電圧ウィンドの区分けを
示している。これに対して、図7Bは、コントロールゲ
ート電圧VCGの関数として4つの状態の通用の値I
DS(実線)を示している。5VのVCGでは、各4つの導
通状態の値IDSは、4つの対応する電流検知ぞふく機で
並列に検知することで区別できる。各増幅回路に関連す
るものは、対応する参照導通状態IREF レベル(図7B
に破線で示す)である。ブレイクポイントしきい値レベ
ル(図6と図7Aを参照)がしきい値電圧ウィンドの中
の異なる領域を区別するのに用いられるように、IREF
レベルは対応するソース−ドレイン電流ウィンドで同じ
ことをするために用いられる。IREF で比較することに
よって、メモリセルの導通状態が決定される。同時係属
出願中の米国特許出願第204,175号で、プログラ
ミングと読出しの両方に同じ検知増幅回路とIREFを用
いることを提案している。これにより参照レベル(図7
Bの破線)およびプログラミングレベル(図7Bの実
線)間でのトラッキングが優れたものとなる。
REF は同じチップ上に存在する一連のEEpromセル
のソース−ドレイン電流によって提供されるものであ
り、それらはこの目的のためのみにとっておかれる。か
くして、それらは、同じチップ上の他のすべてのEEp
romセルの読出しおよびプログラミングの参照レベル
として用いられるIREF をもつマスタ参照セルとして作
用する。EEpromセルと同じ装置を参照セルとして
働かせることによって、温度と電圧と製造過程における
変動に関する優れたトラッキングが達成される。さら
に、多状態の実施形態において重要な電荷保存の問題も
緩和される。
照セル400が、そのプログラムおよび読出しの経路と
ともに示されている。参照セルの消去およびプログラム
モジュール410は、そのような各参照セル400をプ
ログラムもしくは再プログラムするように作用する。モ
ジュール410は、プログラム経路413がマスタ参照
セル400のドレインに接続されているプログラムおよ
び消去回路411を含む。回路411は、プログラムデ
コーダ415と消去デコーダ417の各々によって、内
部バス111からデコードされたアドレスによって起動
される。したがって、プログラム電圧または消去電圧
は、各々の参照セル,例えばセル400に選択的に供給
される。このようにして、各々の参照セルの参照レベル
は、独立して設定もしくは再プログラムされる。通常、
各参照セルのしきい値レベルは、チップが製造された各
バッチに適した最適なレベルに工場内でプログラムされ
る。これは外部の標準的な参照レベルと比較することに
よってなされる。ソフトウェア制御により、ユーザーも
参照しきい値レベルをリセットするオプションが与えら
れている。
ン−ソース電流IREF が各参照セル400にプログラム
されると、セル420等のアドレスされたメモリセルの
読出し用の参照として作用する。参照セル400は、ク
ロックが供給されているスイッチ413経由で電流検知
増幅回路410の第1の脚403に接続されている。増
幅回路の第2の脚415は、アドレスされたメモリセル
420に実質的に接続されており、そのセルのプログラ
ムされた導通状態が確立される。セル420が読み出さ
れるとき、制御信号READは、スイッチ421をセル
のドレインが第2の脚415に接続されるようにする。
検知増幅回路410は、マスタ参照セル400とアドレ
スされたセル420の両方のドレインにVCC経由で電圧
を供給する。好適な実施形態において、増幅回路はカレ
ントミラー回路をもち、その結果、2本の脚403と4
15に存在する電流の差が第2の脚415の電圧がVCC
の方向に上がるかもしくはVs の方向に下がることにな
る。かくして、第2の脚のノード415は、アドレスさ
れたセル420のソース−ドレイン電流IDSがマスタ参
照セル400を通るIREF よりも小(または大)のとき
に、それぞれHIGH(またはLOW)となる。クロッ
クが接続されているスイッチ423によって制御されて
いる適当な時間で、第2の脚415で検知された結果は
ラッチ425により保持されて、出力ライン427で利
用可能にされる。IDSがIREF よりも少ないときには、
出力ライン427でHIGHが生じ、アドレスされたセ
ル420は、マスタ参照セル400と同じ導通状態にあ
るものと見なされる。
高速プルアップ回路430は、前記第2の脚415とア
ドレスされたセルのドレイン431の間に挿入される。
回路430は、それがより低いIDSの場合に充電される
ときには、ドレイン電圧VD を1.5Vから2.0Vの
最大値に保持するように働く。またそれによって、より
高いIDSの場合にVD が低くなりすぎないようにしてい
る。
記憶するとするならば、少なくともK−1,または好ま
しくはKの参照レベルが必要となる。1つの実施例にお
いて、アドレスされたセルは、k個の検知増幅回路を並
列に設けてKの参照セルと比較される。これは速度の点
からは2状態の場合に好ましいものであるが、多状態の
場合には少なすぎる場合においても有効電流を拡大でき
る。かくして、多状態の場合においては、アドレスされ
たセルをKの参照セルと1つずつ逐次比較されることが
好ましい。
に示したものである。Kの参照セル,例えば431,4
33,435が検知増幅回路440に増幅回路の第1の
脚441を介して接続されている。この接続は、クロッ
クが接続されているスイッチ,例えば451,453,
455の各々によって時分割的に接続されるものであ
る。検知増幅回路の第2の脚457は、図9Aに示され
るアドレスされたセルに接続されている。第2の脚45
7における検知信号は、クロックが接続されているスイ
ッチ,例えば461,463,465により、ラッチ4
71,473,475に時間選択的にラッチさせられ
る。
読出しのタイミングを示している。信号READがHI
GHのとき、スイッチ421はイネーブルになり、アド
レスされたメモリセルは検知増幅回路440(図9C
(1))の第2の脚457に接続される。クロックタイ
ミングは、図9C(2)乃至図9C(4)に示されてい
る。したがって、各クロック信号において検知増幅回路
は、逐次的にアドレスされたセルを各参照セルと比較し
て、各々の結果をラッチする。検知増幅回路のラッチさ
れた出力は、図9C(5)から図9C(7)に示されて
いる。検知増幅回路440のK個の出力状態のすべてが
ラッチされた後、それらはK−Lデコーダ480(2L
≧K)(図9C(8))によりL個の2進ビットにコー
ド化される。
スタ参照セルとして働く一連のメモリセルにによって提
供される。マスタ参照セルは、独立して外部から消去お
よびプログラムが可能であり、それは製造者またはユー
ザーのいずれにおいて可能である。この特徴により最大
の柔軟性が得られ、いつでも装置のしきい値ウィンド内
にブレイクポイントしきい値を個々に設定できる。装置
がメモリセルのものと同じ装置であることにより、参照
セルは、製造工程,動作状況,および電荷保留の問題か
らの同じような変動をほぼたどる。随意に各しきい値レ
ベルを独立してプログラムできることによって、しきい
値ウィンドの区分けを最適化および微調整することで多
状態メモリを可変にすることができる。さらに、それに
よって製造後においても同じ装置について2状態かまた
は多状態のメモリの形態にするかを、ユーザーの必要性
やそのときの特性にしたがって形成できる。
リセルの改良された多状態検知方法を提供することであ
る。多状態メモリの検知に関して上述してきたが、セル
の導通電流をすべての参照導通電流レベル(しきい値レ
ベル)と同時的にまたは並列に比較することが好まし
い。例えば、4状態のメモリセルは、少なくとも4つの
状態を区別するために3つの参照電流レベルを持ってい
る。セルの状態の並列検知は、セルの導伝電流ICELLを
各3つの参照電流レベルに対して比較することを意味す
る。これは各3つの参照導通レベルを逐次的に比較する
よりも速いことになる。しかしながら前述したより簡単
な実施例においては、アドレスされたセルの導通電流を
各参照レベルの比較用に3つのブランチに分けると、導
通電流が弱まることになる。したがって、特に多状態が
含まれる場合においては、検知システムの信号対雑音比
の必要性の見地から禁止されるものである。
電流を低下させる欠点をもたずに、同時に多状態検知を
行ういくつかの実施例を示している。各実施例におい
て、1対多数のカレントミラーが、電流を多数のコピー
に再生するために用いられ、各コピーは参照電流レベル
と同時に比較するように使用される。
施例を示している。1対多数のカレントミラーは、第1
の脚920上の第1のトランジスタ910および第2の
脚の各ブランチ921,922,・・・,925にそれ
ぞれある第2のトランジスタ911,912,・・・,
915からなる。第1の脚920に第1の電流が流れる
と、第2の脚の各ブランチにある第2のトランジスタは
電流源として作用し、再生された電流をそのブランチに
流す。第1の電流に対する再生された電流の比は、第1
のトランジスタ910に対する第2のトランジスタ91
1,912,・・・,915の相対的な大きさによって
割合が決められる。
ジスタは、図9Dに示されている記号「X」が示すよう
に、同じサイズのものである。これにより、第1の脚9
20の第1の電流が第2のすべてのブランチ921,9
22,・・・,925に同一に再生される1対多数のカ
レントミラーになる。かくして、アドレスされたメモリ
セル420の導通電流ICELLが第1の脚920の読出し
イネーブルスイッチ421を介して流れると、同じ電流
ICELLは、第2の脚のブランチ921,922,・・
・,925に再生される。これにより、ICELLを弱める
ことなく実現できる。
は関連する参照電流レベルと比較される。これは、第1
の電流源911,912,・・・,915とそれぞれイ
ンラインの第2の電流源931,932,・・・,93
5をもつ各ブランチをドライブすることによってなされ
る。各第2の電流源または各IREF 回路931,93
2,・・・,935は、それぞれ予め決められた参照電
流レベル,例えば、第1のブランチのライン941にあ
るIREF1,第2のブランチのライン942にある
I REF2,・・・,k番目のブランチのライン953にあ
るIREFKを供給する。その後、メモリ状態は、前記I
REF に対するICELLレベルの位置を検知することによっ
て決定される。図9DにSA1,SA2,・・・,SA
kとして示された各状態の検知された出力はそれぞれ、
第1のブランチのノード951,第2のブランチのノー
ド952,・・・およびk番目のブランチのノード95
3からのものである。各ブランチのノードは、第1と第
2の電流源の間に設けられる。一般的に、前記2つの電
流源はそれぞれ反対の極性を持つものである。第2の電
流源931,932,・・・,935が、一端ではVS
に接続されたnチャンネルのトランジスタであれば、第
1の電流源は、他端ではVCCに接続されたpチャンネル
のトランジスタ911,912,・・・,915であ
る。2つの電流源のICELLとIREF の相対レベルに応じ
て、各ノードは、VCC(通常、5V)より上に引き上げ
られるか、もしくはVs (通常、0V)に引き下げられ
る。例えば、第1のブランチにおいて、電流ICELLがラ
イン921に再生されて、電流IREF1がライン941に
供給されたとする。ノード951はそれぞれ、ICELLが
IREF よりも大きい(または小さい)とき、HIGH
(またはLOW)となる。かくして、IRE F1とIREF2の
間にあるICELLをもつメモリ状態は、ノード951をH
IGHのみに保つことによって、多状態出力(SA1,
SA2,・・・,SAK)=(0,1,・・・,1)に
なる。
・・・,935は、種々の参照電流レベルIREF1とI
REF2,・・・,IREF3を供給するように事前に調整され
た電流源回路の場合がある。
つの実施例を示しており、各IREF 回路931,93
2,・・・,935は、各参照セル431,432,・
・・,435によってそれぞれ設けられており、各参照
セルはそれ自体が図9Aと図9Bに関連して説明したも
のと同様のEEpromセルである。かくして、参照セ
ルは、マスタ参照セルまたはローカル参照セルとして適
用可能であって、ここでの参照導通電流レベルはプログ
ラムされるものである。
て、ここにおいてIREF 回路は、参照セルによって直接
提供されるものではなく、その再生により提供されるも
のである。これにより、メモリセルのチャンク(例え
ば、64)が、同時検知用に同じ参照セルを共有するこ
とができる。IREF 回路931,932,・・・,93
5にそれぞれあるトランジスタ961,962,・・
・,965は、各参照セル431,432,・・・,4
35からの再生された参照電流の電流源として作用す
る。各トランジスタは、そのゲートで参照電圧REF
1,REF2,・・・,REFkによって制御され、必
要な参照電流レベルIREF1, IREF2, ・・・,IRE F3を
発生させる。各参照電圧は、REF回路971,・・
・,・・・,975によって供給される。1つの代替と
して、各トランジスタ961,962,・・・,965
およびそれと関連するREF回路971,・・・,・・
・,975は、二重カレントミラー回路を形成し、それ
によって各参照セル431,432,・・・,435の
参照電流は、トランジスタ961,962,・・・,9
65の導通電流として再生される。IREF1回路931を
例として考慮すると、それは、I REF1の電流源としてト
ランジスタ961からなる。IREF1レベルは、参照セル
431の導通電流の再生として得られる。参照セル43
1は、参照電流IREF1を第1のカレントミラーの第1の
脚チェック976に供給するのであるが、その電流はそ
の第2の脚977で再生されるものである。第1のカレ
ントミラーの第2の脚977は、第2のカレントミラー
の第1の脚に相互接続されている。かくして、再生され
た参照電流は、トランジスタ961により第2のミラー
の第2の脚941の中に再生される。一般的に、2つの
カレントミラーは反対の極性のものである。例えば、R
EF1セル431がnチャンネルのトランジスタであっ
たとすると、前記第1のカレントミラーは、同じ大きさ
「X」の2つのpチャンネルのトランジスタ981と9
82であり、そして第2のカレントミラーは、同じ大き
さ「W」の2つのnチャンネルトランジスタ983と9
61からなる。
あって、ここで各ブランチの第2の電流源によって供給
される異なったIREF レベルはすべて、1つの参照回路
976により発生させられるものである。参照回路97
6は、各ブランチのトランジスタ961,962,・・
・,965のすべてのゲートにそれぞれ印加される参照
電圧を供給する。図9Fに示されている実施例にあるよ
うに、参照電圧はトランジスタをオンにするように作用
する。しかしながら、ブランチでのIREF の異なったレ
ベルは、トランジスタ961,962,・・・,965
の大きさを調整することによって得られる。例えば、図
9Gに図示されているように、トランジスタ961,9
62,965はそれぞれ、I*W,J*W,・・・,K
*Wの大きさを持つものであり、ここにおいてI:J:
・・・:Kはそれぞれ、IREF1:I REF2:・・・IREFk
との比が同じである。1つの参照回路976は、一定の
電圧源または回路であって、図9FのREF回路971
に類似した参照セルを含んでいる。これは通常のカレン
トミラー条において当てはまり、ここでM81や961
等の各ブランチにあるトランジスタは飽和領域にバイア
スされる。
て、ここですべての第2の電流源は、ブランチでは共通
しているが、ICELLは、第1の電流源により参照レベル
の傾きに対応する率のレベルで各ブランチに再生され
る。この割合は、各第2のトランジスタ911,91
2,・・・,915の大きさを調整することによって決
定される。例えば、図9Hに示されているように、第2
のトランジスタ911,912,・・・,915はそれ
ぞれ、I*X,J*X・・・,K*Xの大きさを持つも
のであって、ここでXは第1の脚920にある第1のト
ランジスタ910の大きさであって、I:J:・・・:
Kはそれぞれ、IREF1:IREF2:・・・:IREEkと同じ
比である。したがって、1つのみのREF回路976が
全ブランチで用いられており、さらにすべてのトランジ
スタ961,962,・・・,965の大きさは同じも
のである。1つの参照回路976は、一定の電圧源であ
るか,または図9FのREF回路971と同様の参照セ
ルを含む回路とすることもできる。1つの実施形態にお
いて、参照回路976は、各々の第2の電流源961,
962,・・・,965が最も高い参照電流レベルI
REFkと等しい電流を供給するようになされている。ノー
ドからの出力の順序は、図9Dから図9Gに示された実
施例に対して反対になっている。
時多状態検知方法の他の実施例を示しているが、図9G
と異なる点は、アドレスメモリセルとIREF回路の特
性が入れ替わっていることである。言い換えれば、各ブ
ランチにおいて、第2の電流源,例えば931,93
2,・・・,935が今度は再生されたICELLを供給し
ている。これは、各ブランチのトランジスタ961,9
62,・・・,965のすべてのゲートへ参照電圧MC
をそれぞれ供給するアドレスされたメモリセル回路97
7により達成される。回路977は、図9FのREF1
回路971に類似しているが、異なる点は、REF1セ
ル431が今度はアドレスされたメモリセル420によ
り置き換えられていることである。同様に、第1の電流
源,例えば、911,912,・・・,915が今度は
IREF1, IREF2, ・・・, IREFkをそれぞれ供給する。
種々のIREF は、IREF0回路978の電流の段階的
な再生により得られる。この割合は、1対多カレントミ
ラーの各第2のトランジスタ911,912,・・・,
915の大きさを調整することによって決定される。例
えば、図9Iに図示されているように、第2のトランジ
スタ911,912,・・・,915はそれぞれ、I*
X,J*X,・・・,K*Xの大きさをもち、ここにお
いてXは第1の脚920の第1のトランジスタ910の
大きさであって、そして1対I:J:・・・:Kはそれ
ぞれ、IREF0:IREF1:IREF2:・・・:IREFKの比と
同じである。一般的に、IREF0回路978は、I
REF0の電流レベルを供給する電流源であればよい。1つ
の実施例において、IREF0回路は、参照電流レベル
によってプログラム可能なEEpromセルであって、
それは図9Aと図9Bに関連して記載されるものと同様
のものである。
るストレスの問題を克服することに役立つことである。
すでに説明したように、各メモリセルの消去,プログラ
ムおよび読出し特性は、セルが受けたプログラム/消去
サイクルの数に耐える蓄積されたストレスに左右される
ものである。一般的に、メモリセルは、マスタ参照セル
よりもより多くのプログラム/消去のサイクルに曝され
る。当初の理想的な参照レベルは、次第にずれて読出し
エラーの原因となる。本発明に存在する概念は、参照レ
ベルにもメモリセルが受けるものと同じサイクルを反映
させることである。これは、マスタ参照セルに加えてロ
ーカル参照セルを構成することによって達成される。ロ
ーカル参照セルは、メモリセルと同じプログラム/消去
のサイクルに曝される。消去動作が終わる度に、マスタ
参照セルの参照レベルは対応するローカル参照セルのセ
ットに再コピーされる。その後、メモリセルは、密接に
トラッキングするローカル参照セルの参照レベルに対し
て読出される。このように、各プログラム/消去サイク
ル後のセルの特性における誤差は、自動的に補償され
る。したがって、メモリ状態を多数回のサイクル後でも
正確に読み出しができるように、変形するしきい値ウィ
ンドの区分けは適切に維持される。
のローカルセルの参照実施形態を示している。フラッシ
ュEEpromアレイ60(図4)において、各メモリ
セルのグループは集合的に消去されるかもしくはプログ
ラムされ、セクタと呼ばれる。用語「フラッシュセク
タ」は、磁気ディスク記憶装置で用いられる用語「セク
タ」に類似するものであって、それらはここにおいては
同様に用いられるものである。EEpromアレイは、
フラッシュセクタ,例えば501,503および505
のようにグループ化される。フラッシュセクタのすべて
のメモリセルは同じサイクルを受けるが、異なるフラッ
シュセクタは異なるサイクルを受ける。各フラッシュセ
クタを適切にトラッキングするために、各フラッシュセ
クタの1セットのメモリセルは、ローカル参照セルとし
て使用するためにとっておかれる。例えば、フラッシュ
セクタ503が消去された後、マスタ参照セル507の
参照レベルは、フラッシュセクタ503に関連するロー
カル参照セルに再プログラムされる。次の消去サイクル
に至るまで、読出し回路513は、再プログラムされた
参照レベルに対してフラッシュセクタ503内のメモリ
セルを持続的に読み出す。
の参照セルを再プログラムするアルゴリズムを図示して
いる。特に、図11(1)から図11(3)は、セクタ
のローカル参照セルをそれらの「消去された状態」に消
去することに関するものである。かくして、図11
(1)において、消去電圧のパルスは、ローカル参照セ
ルを含むすべてのセクタのメモリセルに印加される。そ
の後、図11(2)において、すべてのローカル参照セ
ルは、マスタ参照セルに対して読み出され、それらが
「消去された状態」のすべて消去されているかをベリフ
ァイする。1つのセルがそうでないと見なされた場合に
は、消去電圧パルスがさらにすべてのセルに印加され
る。このプロセスは、セクタ中のすべてのローカル参照
セルが「消去された」状態になったことがベリファイさ
れるまで続けられる(図11(3))。
のローカル参照セルをプログラムすることに関する。セ
クタのすべてのローカル参照セルが「消去された」状態
にあることがベリファイされた後、プログラム電圧のパ
ルスは、図11(4)において、すべてのローカル参照
セルに印加される。これに引き続き図11(5)におい
て、マスタ参照セルに対してローカル参照セルが読み出
され、そのローカル参照セルのそれぞれが対応するマス
タ参照セルと同じ状態にプログラムされているかどうか
をベリファイする。ローカル参照セルがそのようにベリ
ファイされなければ、さらにプログラム電圧がそれらの
みに選択的に印加される(図11(6))。このプロセ
スは、すべてのローカル参照セルがしきい値ウィンドの
種々のブレイクポイントしきい値レベルにプログラムさ
れたことがベリファイされるまで繰り返される(図11
(7))。
されると、それらは直接的または間接的に、セクタのア
ドレスされたメモリセルを消去ベリファイ,プログラム
ベリファイまたは読み出すために用いられる。
メモリセルを読み出しもしくはプログラム/消去ベリフ
ァイするために直接用いられる実施例を示している。か
くして、この動作において、並列の対のスイッチ525
はREAD信号によってイネーブルにされ、検知増幅回
路440は各セクタのローカル参照セル525に対して
セクタのアドレスされたメモリセル523を読み出す。
ローカル参照セルのプログラム/消去ベリファイの間
(図11に示されているように)、別の並列の対のスイ
ッチ527は、マスタ参照セル529に対するローカル
参照セル525の読出しを可能にする。
リセルを読み出しもしくはプログラム/消去ベリファイ
するのにローカル参照セルを直接用いる場合のアルゴリ
ズムを示している。
されたメモリセルを読み出すために間接的に用いられる
実施例を示している。まず、マスタ参照セルは、しきい
値ウィンドの望ましい多数のブレイクポイントしきい値
の1つにそれぞれ消去およびプログラムされる。これら
のマスタ参照しきい値を用いて、消去されたセルのセク
タ内のローカル参照セルは、同じ望ましい多数のブレイ
クポイントのうちの1にそれぞれプログラムされる。次
に、セクタのアドレスされたセルは、望ましいデータで
プログラムされ(書き込まれ)る。その後、セクタのア
ドレスされたセルの読出しシーケンスは、図13Aに示
されているステップを含む。
は、対応するマスタ参照セル531に対して読み出され
る。これは、検知増幅回路440の第2の脚457にロ
ーカル参照セル525を接続するREAD1信号をイネ
ーブルにするスイッチ533と、検知増幅回路の第1の
脚441に接続されるマスタ参照セル531によって行
われる。ここで各マスタ参照セルに関する補助電流源回
路が用いられて、検知増幅回路の第1の脚441を流れ
る電流を最適にバイアスし、第2の脚457の電流と合
わせる。すべてのブレイクポイントしきい値レベルに対
してバイアス調整動作が完了すると、セクタのアドレス
されたセルは、バイアス調整されたマスタ参照セルに対
して読み出される。これは、READ1信号をディスエ
ーブルにするスイッチ533およびREAD信号をイネ
ーブルにするスイッチ535により行われる。このよう
なアプローチの利点は、長時間たつとマスタ参照セルと
アドレスされたセルの間にしきい値偏差をもたらす
VCC,温度,サイクル疲労または他の影響による変化
が、読出し前に削除され、それはローカル参照セル(ア
ドレスされたセルのしきい値偏差をトラックするもの)
がマスタ参照セルのブレイクポイントしきい値を効果的
に再調整するのに用いられるためである。例えば、この
スキームにより、マスタ参照セルがVCC=5.5Vで動
作されるときアドレスされたセルのプログラムが可能と
なり、続いてマスタ参照セルがVCC=4.5Vで動作さ
れるときアドレスされたセルの読出しが可能となる。通
常ブレイクポイントしきい値の値に変化をもたらすVCC
での1ボルトの違いは、ローカル参照セルを用いること
でなくなり、読出し時にこの変化をなくすようにマスタ
参照セルをバイアス調整する。
51,553,555に対する電流バイアス回路、例え
ば,541,543,545の実施例をより詳細に示す
ものである。各バイアス回路は、マスタ参照セルの電流
シャントとして働く。例えば、回路541は、ライン5
61を介してマスタ参照セル551のドレインに電力供
給されている。それは検知増幅回路(第1の脚)へのラ
イン562の電流を修正するものであって、VCCからの
ソース電流またはVSSへのドレイン電流によって行われ
る。前者の場合、ライン562の電流は減少させられ、
また後者の場合はその逆である。マスタ参照セル551
にバイアスが確立されているので、検知増幅回路の2つ
の脚の電流の不均衡はチップ外に伝達される。これはコ
ントローラ(図5を参照)により検出され、そのコント
ローラはバイアス回路541を内部アドレスバス111
を介してプログラムし、ローカル参照セルを均衡化する
ためにライン562の電流を減算もしくは加算する。
の実施例を示している。並列トランジスタ,例えば、5
71,573,575のバンクは、それらのドレインV
CCおよびスイッチ,例えば、581,583,585を
介してライン561へのそれらのソースすべてに接続さ
れている。スイッチを選択的にイネーブルすることによ
り、異なる数のトランジスタが、ライン562からの種
々の電流の量を減算するために用いられる。同様にし
て、他の並列トランジスタ,例えば、591,593,
595のバンクは、それらのソースVSSおよびスイッ
チ,例えば、601,603,605を介してライン5
61へのそれらのドレインすべてに接続されている。ス
イッチを選択的にイネーブルすることにより、異なる数
のトランジスタが、ライン562からの種々の電流の量
を加算するために用いられる。デコーダ609は、内部
アドレスバス111からのアドレスをデコードして、選
択的にスイッチをイネーブルさせる。イネーブル信号
は、ラッチ611,613に蓄積される。このようにし
て、1つのセクタが読み出されるたびに、マスタ参照セ
ルはローカル参照セルに対して再度バイアスされて、セ
クタのメモリセルを読み出すために使用される。
替実施例の読出しのアルゴリズムを図示している。セク
タは予め、マスタ参照セルに対してローカル参照セルを
プログラムおよびベリファイする必要がある(図13D
(1))。したがって、各マスタ参照セルは、ローカル
参照セルに対して読み出される(図13D(2))。マ
スタ参照セルは、対応するローカル参照セルに対して電
流を均等化するためにバイアスされる(図13D
(3))。引き続き、セクタのメモリセルは、バイアス
されたマスタ参照セルに対して読み出される(図13D
(4))。
セルのプログラムおよび消去においても利用でき、特
に、その動作のベリファイ部分において利用できる。前
述したように、プログラミングは、望ましい状態が達成
されたことをベリファイする間にプログラムされた状態
を読みだす小さなステップで実行される。プログラム状
態が正確にベリファイされると、プログラムは終了す
る。同様にして、消去は、「消去された」状態が達成さ
れたことをベリファイする間に消去の状態を読み出す小
さなステップで実行される。「消去された」状態が正確
にベリファイされると、消去は終了する。
領域に区分けするには、K−1のブレイクポイントしき
い値レベルのみが必要であり、これによってメモリセル
はK状態を記憶できる。しかしながら、本発明の1つの
態様によれば、しきい値ウィンドがより細かく区分けさ
れている多状態の場合では、Kの状態にKのしきい値レ
ベルを設けることが好ましい。余分なしきい値レベル
は、「消去された」状態を最も低いしきい値レベルをも
つ状態と区別するために用いられる。これにより過度の
消去がなくなり、したがって、「消去された」状態が達
成されると消去が終了することからセルに過度のストレ
スを与えることもなくなる。選択的に個々のセルの消去
を禁止するということは、少なくともセクタが毎回消去
されなければならないフラッシュEEpromの場合に
は適しない。メモリセルが個々に消去用にアドレスされ
る場合それらのEEromアレイに適している。
リセルが「消去された」状態に消去された後、セルを
「消去された」状態に近接する最も低いしきい値レベル
の状態(アース状態)にするように僅かなプログラムが
なされる。これには2つの利点がある。まず第1に、す
べてのメモリセルのアース状態のしきい値レベルは、同
じ2つのブレイクポイントしきい値レベルの間に限定さ
れているもので、明確に限定され広範囲に広がっていな
い。これにより、セルを引き続きプログラムするさいの
開始点が一定になる。第2に、すべてのセルはあるプロ
グラミングをえることで、それらにアース状態を記憶さ
せる傾向にあるセルが、例えば、プログラム/消去サイ
クルや耐久履歴に関する残りのトラックを失わないよう
にする。
グラミングは、「消去された」状態から開始する小さい
ステップで実行されることが好ましい。各プログラミン
グステップ後、プログラム中のセルは、望ましい状態が
達成されたかをベリファイするために読み出される。達
成されていなければ、そのようにベリファイされるまで
さらにプログラムとベリファイが繰り返される。
と、EEpromチップ130はコントローラ140の
制御下にある。それらは、シリアルインライン251と
シリアルアウトライン253により直列接続される。従
来のEEprom装置において、各プログラムステップ
後、プログラム中のセルに形成された状態が読み出さ
れ、コントローラ140またはCPU160に送り戻さ
れて、それが望ましい状態にあるかをベリファイする。
このスキームでは、特にシリアルリンクの場合におい
て、速度に関してかなりの不利益が生じる。
イは、セルのチャンク(通常、数バイト)を並列的にプ
ログラムして、並列およびチップ上でベリファイして利
用される。並列プログラムは、すでに正確にベリファイ
された状態をもつチャンクのセルのプログラミングをデ
ィスエーブルにする選択プログラム回路により実行され
る。この特徴は、多状態実施形態において必須のもので
あり、なぜならば、セルの中には他のものよりも早く望
ましい状態に達するものもあり、停止しなければ望まし
い状態を越えてしまうことになるからである。すべての
セルのチャンクが正確にベリファイされた後、チップ上
のロジックがこの事実をコントローラに伝達し、それに
よって、次のセルのチャンクのプログラミングが開始さ
れる。このようにして各プログラミングステップ間にお
いて、データはEEpromチップとコントローラの間
を往復する必要はなく、プログラムのベリファイ速度も
格段に速くなる。
プログラムおよびベリファイする経路を図示している。
図5のシステム図では、対応するモジュールには同じ参
照番号を用いている。EEpromアレイ60は、一時
にNセルずつアドレスされる。例えば、Nは66セル幅
である。1024セル4列からなる512バイトのフラ
ッシュセクタでは、64セルの64チャンクが存在する
ことになる。ソースマルチプレクサ107は、1つのア
ドレスされたセルのNソースをライン103のソース電
圧VS に選択的に接続する。同様にして、ドレインマル
チプレクサ109は、選択的に、チャンクのNドレイン
をNチャンネルデータ経路105を介してアクセス可能
にする。データ経路105は、プログラム中禁止機能を
有するプログラム回路210によって、そして読出し,
プログラムベリファイもしくは消去ベリファイ中読出し
回路220によってアクセスされる。
グラムはコントローラ140の制御下にある。セクタに
プログラムされるべきデータは、チャンクごとに送られ
る。コントローラはまず初めに、N*Lシリアルデータ
ビットの第1のチャンクをアドレス,制御およびタイミ
ング情報とともにEEpromチップ130に送る。L
は、メモリセルごとにコード化された2進ビットの数で
ある。例えば、L=1は2状態のセルで、L=2は4状
態のセルである。かくして、N=64でL=2であれ
ば、データビットのチャンクは128ビット幅になると
になる。シリアルビットがN*Lパラレルビットに変換
される場合、N*Lデータビットはラッチに蓄積され、
そしてレジスタ190にシフトされる。これらのデータ
は、読出し回路220,ビットデコーダ230,比較回
路220および禁止機能を有するプログラム回路210
とともにプログラムベリファイに必要なものである。
リズムは、図5のシステム図とアルゴリズム自体を示す
図15(1)乃至図15(7)の両方を参照することで
最適に記載される。既に説明したように、セクタをプロ
グラムする前に、すべてのセクタは消去され、その中の
すべてのセクタは「消去された」状態であるかをベリフ
ァイされなければならない(図15(1))。これに引
き続いて図15(2)に示されているように、セクタの
ローカル参照セルのプログラミングが行われる(図11
(1)乃至図11(3))。図15(3)において、N
*Lビットのパラレルデータは、ラッチ190でラッチ
される。図15(4)において、読出し回路220は、
セルのNチャンクの状態を読み出すために、Nチャンネ
ルのデータ経路105にアクセスする。読出しアルゴリ
ズムはすでに、第12B図または図13Dに関連して記
載されている。Nセルの読出しは、N*K(K=セル毎
の状態の数)の出力状態を発生する。これらは、ビット
デコーダ230によってN*Lの2進ビットにデコード
される。図15(5)において、N*Lの読出しビット
はビットごとに比較回路200によって、ラッチ190
からのN*Lプログラムデータビットと比較される。図
15(6)において、任意の読出しビットがプログラム
データビットと比較できなかった場合には、プログラム
電圧パルスがさらにプログラム回路210から同時にセ
ルのチャンクに印加される。しかしながら、プログラム
回路内の禁止回路210は、プログラムされたデータビ
ットで正確にベリファイされたビットをもつセルにプロ
グラムすることを選択的にブロックする。かくして、ベ
リファイされなかったセルのみが毎回プログラムされる
ことになる。図15(7)では、すべてのセルが正しく
ベリファイされるまで、プログラムとベリファイが繰り
返される。
をより詳細に示したものである。回路200は、Nセル
比較モジュール,例えば、701,703からなり、各
モジュールはチャンクにあるNセルからなる。各セル比
較モジュールにおいて、L読出しビット(L=各セルの
コード化された2進ビットの数)はビット毎に対応する
プログラムデータビットと比較される。これは、LのX
ORゲート,例えば、711,713,715によって
行われる。これらのXORゲートの出力は、NORゲー
ト717を通過して、すべてのLビットがベリファイさ
れれば「1」がNORゲートの出力に生じ、そして逆で
あれば「0」が生じる。制御信号VERIFYが真であ
る場合には、この結果はラッチ721にラッチされ、N
ORゲート717の出力と同じ結果がセル比較モジュー
ルの出力725で得られる。比較回路200はLビット
の比較を並列に行う。N比較モジュールの出力,例え
ば、725,727は、図5の禁止機能を有するプログ
ラム回路210に供給されるべきNチャンネル出力ライ
ン731で利用される。
7は、ANDゲート733を通過することで、その信号
出力735はすべてのNセルがベリファイされたとき
「1」になり、そうでなければ「0」になる。再度図5
を参照すると、1つの出力735は、データのチャンク
にあるすべてのNセルが正しくベリファイされたことを
コントローラ140に知らせるために用いられる。出力
735の信号は、VERIFY動作中、ANDゲート2
40を介してシリアルアウトライン253を取って送信
される。
ログラム/ベリファイの終了時に、すべてのセル比較モ
ジュールの出力,例えば、725,727は、「0」の
「ベリファイされていない」状態にリセットされる。こ
れは、トランジスタへのラインのRESET信号727
により、ノード726をVSS(0V)に引き下げること
で達成される。
ラム回路210をより詳細に示した図である。プログラ
ム回路210は、801,803のような禁止モジュー
ルを持つNプログラムからなる。表1と2に示されてい
るように、Nセルをプログラムするためには、VPDの電
圧が各Nセルのドレインに印加され、電圧VPGがコント
ロールゲートに印加されなければならない。各プログラ
ムモジュール801等は、ライン805上のVPDをNチ
ャンネルのデータ経路105のうちの1つを通ってドレ
インの1つに選択的に供給するように作用する。VPDは
通常、VCCよりも高い約8Vから9Vのため、後者はト
ランジスタスイッチ807をオンにするために用いるこ
とができない。むしろより高い電圧VCG(約12V)が
スイッチ807をイネーブルするために用いられる。ラ
イン801上のVCG自体は、ライン813のプログラム
制御信号PGMが真であり、かつライン731の信号が
「0」であるとき、ANDゲートによりイネーブルされ
る。ライン731上の信号が図16に示されているセル
比較モジュール701の出力からのものであるから、V
PDは未だベリファイされていないセルに選択的に供給す
ることになる。このようにして、プログラムパルスが印
加されるたびに、まだ希望する状態に達していないセル
にのみ供給されることになる。この選択的なプログラム
の特徴は、特に多状態の場合の並列プログラムの実施形
態とオンチップのベリファイに必要なことである。
mの基本的な機能を実行するためのEEpromアレイ
60への種々の電圧の印加方法を示している。従来のE
Epromの装置では、コントロールゲートVCGに供給
される電圧は、2つの電圧のうちの1つであるとするこ
とができ、すなわち、VCCまたはより高い約12Vのプ
ログラミング電圧とすることができる。
ゲートに供給される電圧VCGは、広範囲の電圧で個々に
かつ持続的に可変のものである。これは、コントロール
140からのVPGによって提供される。特に、ライン8
3上のVCGは、ライン901からコントローラによって
供給されるVPGから供給される。表2は、EEprom
の異なる機能での種々の電圧を想定したVPGを示してい
る。
ジンのスキームにおいて有利である。プログラムマージ
ンでは、プログラムベリファイ中の読出しは、標準電圧
VCCよりもわずかに高いVCGによってなされる。これに
より、プログラムによて僅かにマージンをもってブレイ
クポイントしきい値レベルを越えた状態にプログラムさ
れたしきい値を置くのに適している。消去のベリファイ
において、セルはわずかに減少したVCGによってベリフ
ァイされ、セルを「消去された」状態の中に置く。さら
に、上述した電荷保留の問題(図8)を補うためにマー
ジンが利用できる。
通常、プログラムまたは消去ベリファイ中にVCCをVCG
に供給するために用いる。マージンを設けるために、V
CC自体を引き上げたりまたは引き下げたりする必要があ
る。これを行うと、それらがV CCによりドライブされる
ため、読出し回路の結果が不正確になる。
電圧とは独立した種々のVCGは、より正確で信頼性の高
い結果が得られる。
テストや診断中に有益である。プログラムされたセルの
しきい値の全領域をVCGを連続的に増加(装置の接合の
故障により制限される最大の値まで)させることで用意
に測定できる。
形態であるが、当業者にはその変形もまた可能であるこ
とを理解されたい。したがって、本発明は添付の請求の
全範囲内で保護をされるべきものである。
られるEEprom装置の集積回路構造を示す断面図で
ある;
図である。
promセルの等価回路図である。
している。
omシステムのブロック図である。
のしきい値ウィンドの区分けを示している。
ルのしきい値ウィンドの区分けを示している。
ン電流のしきい値ウィンドの区分けを示している。
の変化および特性を示す曲線である。
の変化および特性を示す曲線である。
たメモリセルの読出しおよびプログラム回路を示してい
る。
回路を示している。
グを示している。
照電流レベルに対して同時に検出される多状態読出し回
路の1つの実施例を示している。
ルとして図9Dに示したIREF回路の1つの実施例を
示している。
ラムされる参照電流を再生する電流源によって供給され
る図9Dの好適な実施例を示している。
の導通によって各ブランチに供給される図9Dに示した
IREF回路の別の実施例を示している。
照電流レベルに対して同時に検出される多状態読出し回
路の別の実施例を示している。
レベルに対して同時に検出される多状態読み出し回路の
別の実施例を示している。
る。
グラミング用のアルゴリズムを示している。
の1つの実施例を示している。
を示している。
回路の代替実施例を示している。
ス読出し用のプログラム可能な回路図である。
用の詳細な回路図である。
を示している。
出し/プログラムデータの経路を示している。
ファイアルゴリズムを示している。
る。
路の回路図である;
作電圧の例を示している。
ログラムおよび読出し回路
Claims (35)
- 【請求項1】 ソース、ドレイン、コントロールゲー
ト、メモリの使用時にプログラムされた電荷レベルを保
つことができるフローティングゲートおよび前記フロー
ティングゲートから電荷を消去状態に対応して変更でき
る消去電極をもつ形式の複数のアドレス可能な半導体の
電気的に消去およびプログラムが可能なメモリ(EEP
ROM)セルのアレイにおいて、一つ以上の予め定めら
れたしきい値レベルの対応するセットにより区分される
複数の領域に関連してアドレスされたセルの蓄積された
電荷を読み出すシステムであって:EEPROMセルの
アレイから構成された参照メモリセルのセット、および
一つ以上の予め定められたしきい値レベルのセットでの
予め定められたしきい値と実質的に対応する電荷でプロ
グラムすることができるそれぞれの参照メモリと;およ
びアドレスされたセルの電荷のレベルを参照メモリセル
の前記セットの電荷と比較し、アドレスされたセルの蓄
積された電荷が複数の領域のどこに置かれているかを決
定することによりメモリの状態を読み出す手段とを含む
アドレスされたセルの蓄積された電荷の読出しシステ
ム。 - 【請求項2】 請求項1記載のシステムにおいて、前記
読出しシステムが前記メモリセルをプログラムするため
のシステムの部分であり、望まれた状態に達するまでプ
ログラムされた状態を検証するように、プログラムと読
出しを反復的に繰替すことにより、それぞれのアドレス
されたセルが望まれる状態にしきい値を徐々に変化させ
ることによってプログラムされるアドレスされたセルの
蓄積された電荷の読出しシステム。 - 【請求項3】 請求項1記載のシステムにおいて、前記
読出しシステムは消去システムの部分であり、消去され
た状態に達するまで消去された状態を検証するように、
消去と読出しを反復的に繰替すことにより、それぞれの
アドレスされたセルが望まれる状態にしきい値を徐々に
変化させることによって消去されるアドレスされたセル
の蓄積された電荷の読出しシステム。 - 【請求項4】 請求項1記載のシステムにおいて:それ
ぞれのメモリセルは2つの可能なメモリの状態の1つを
蓄え、そして前記メモリセルは予め定められたしきい値
レベルによって区分された少なくとも2つの領域に分割
されているアドレスされたセルの蓄積された電荷の読出
しシステム。 - 【請求項5】 請求項1記載のシステムにおいて:各メ
モリセルは2以上の可能性のあるメモリ状態の1つを記
憶し、各メモリセルは接近した領域と予め定められたし
きい値レベルによって区分された少なくとも2以上の領
域に分割されているアドレスされたセルの蓄積された電
荷の読出しシステム。 - 【請求項6】 請求項1記載のシステムにおいて:セル
の消去可能な複数のグループがEEPROMセルの前記
アレイ中に、各消去可能なグループのセルが一緒に消去
することができるように組織化されているセルの消去可
能な複数のグループと;消去可能なグループの参照メモ
リセルのセットは、前記複数の消去可能なセルのグルー
プの各消去可能なグループに関連してそれらから構成さ
れており、そして各消去可能なグループの各消去可能な
グループの参照メモリセルは、1またはそれ以上の予め
定められたしきい値レベルのセットにある定められたし
きい値に実質的に対応する電荷でプログラム可能である
消去可能なグループ参照メモリセルのセットと; および
与えられた消去可能なグループからのあるアドレスされ
たセルの前記電荷のレベルを、前記与えられた消去グル
ープに関連する参照メモリセルの前記セットのそれと比
較するための手段であって、前記アドレスされたセルの
前記蓄積された電荷が前記複数の領域のどこに存在する
かを決定することにより、前記メモリの状態を読み出す
ことにより、比較するための手段とを含むシステム。 - 【請求項7】 請求項6記載のシステムにおいて:関連
するセルの消去可能なグループと一緒に消去されたあと
で、前記予め定められたしきい値レベルのセットを前記
消去可能なグループの参照メモリセルのセットに複製す
るための再プログラミング手段をさらに含むシステム。 - 【請求項8】 請求項7記載のシステムにおいて:前記
アレイ中のEEPROMセルから構成される1またはそ
れ以上のマスタ参照メモリセルのセットで、予め定めら
れた参照しきい値のセットを蓄積するためのものであ
り、それから前記予め定められたしきい値レベルのセッ
トが誘導することができるものである1またはそれ以上
のマスタ参照メモリセルのセットを含むシステム。 - 【請求項9】 請求項8記載のシステムにおいて、前記
予め定められたしきい値レベルのセットは、前記予め定
められた参照しきい値レベルのセットを基準化すること
により誘導することができるものであるシステム。 - 【請求項10】 請求項8記載のメモリシステムにおい
て、前記読出し手段は、アドレスされたセルを含む与え
られた消去可能なグループと関連する消去可能なグルー
プの参照EEPROMセルの前記セットからのそれに対
応するように前記予め定められた参照しきい値のセット
を調節する手段、および前記アドレスされたセルの電荷
レベルを予め定められた参照しきい値レベルの前記のよ
うに調節されたセットと比較するための手段とを含むシ
ステム。 - 【請求項11】 集積回路メモリシステムで、複数のア
ドレス可能な半導体のアレイをもち、電気的に消去可能
でプログラム可能なメモリ(EEPROM)セルで、ソ
ース,ドレイン,コントロールゲート,前記メモリシス
テムの使用中にプログラムされた電荷レベルを保持する
ことができるフローティングゲートをもち、メモリの状
態を区分するために用いられる一つ以上の予め定められ
たしきい値の電流レベルに対する導通電流の対応するし
きい値をもつある決まったメモリ状態となり、そして、
前記フローティングゲートの電荷を消去状態に対応して
変更することができる消去電極をもち、そして、前記メ
モリシステムはアドレスされたセルのプログラムされた
状態を決定する読出しシステムを含む前記のメモリシス
テムを含み、前記読出しシステムは:EEPROMセル
のアレイから構成された一つ以上の参照メモリセルで、
前記セルは前記の一つ以上の予め定められたしきい値の
各々と対応する電荷でそれぞれプログラムされている一
つ以上の参照メモリセルと;アドレスされたセルのしき
い値電流レベルを前記一つ以上の参照メモリセルのもの
と比較するため前記の一つ以上の参照メモリセルに応答
する手段であり、それによりアドレスされたセルが一つ
以上の予め定められたしきい値のどれに関連するかを決
定し、それによりアドレスされたセルで蓄積されたデー
タの一つ以上のビットが読み出し可能であり; そしてそ
こにおいて、前記しきい値の電流レベルを比較する手段
はさらに:アドレスされたセルの前記しきい値電流レベ
ルを一つ以上の再現された電流に再現するための一対多
のカレントミラー手段であり、前記カレントミラーはア
ドレスされたセルの前記しきい値電流レベルを流す第1
の脚と複数のブランチを含む第2の脚をもち、その結果
それぞれのブランチは前記の一つ以上の予め定められた
しきい値レベルの1つと関連させられるものである一対
多のカレントミラー手段と;そこで再現された電流を再
現するために各ブランチに設けられた第1の電流源であ
り、前記再現された電流は、前記第1の脚におけるしき
い値電流と実質的に等しいものである第1の電流源と;
予め定められたしきい値レベルの一つをもつ参照電流を
供給するための各ブランチの第2の電流源と;そして第
1および第2の電流源間の接点において、相対的に高い
かまたは低い電圧を各ブランチで同時に検出するための
手段であり、前記相対的に高いかまたは低い電圧は、前
記第1の電流源により供給される前記しきい値電流レベ
ルと同一の前記再現された電流が、前記第2の電流源に
より供給される予め定められたしきい値レベルの一つの
電流よりも大きい振幅かまたは小さい振幅をもつかどう
かに対応する各ブランチで同時に検出するための手段と
を含む集積回路メモリシステム。 - 【請求項12】 複数の予め定められた電流レベルに関
連するテスト電流を感知する回路であって:テスト電流
を一つ以上の再現された電流に再現するための1対多の
カレントミラー手段であり、前記カレントミラーは前記
テスト電流を流す第1の脚および複数のブランチを含む
第2の脚をもち、各ブランチが参照電流レベルに関連す
るものである1対多のカレントミラー手段と;各々のブ
ランチで再現された電流を再現するためのものであり、
前記再現された電流は前記第1の脚のテスト電流と実質
的に同一である第1の電流源と;各ブランチで前記予め
定められた参照電流レベルの一つをもつ参照電流を供給
するための第2の電流源と;および前記第1および第2
の電流源間の接点で前記各ブランチにおいて相対的に高
いかまたは低い電圧を同時に検出するための手段であっ
て、前記相対的に高いかまたは低い電圧は、前記第1の
電流源により供給される前記テスト電流と同一の前記再
現された電流が、前記第2の電流源により供給される前
記参照電流のものよりも大きい振幅かまたは小さい振幅
をもつかどうかに対応する各ブランチで同時に検出する
ための手段とを含むテスト電流を感知するための回路。 - 【請求項13】 請求項11記載の回路において、テス
ト電流がメモリセルの導通電流によって供給され、前記
導通電流はメモリ状態を規定するものである回路。 - 【請求項14】 請求項12記載の回路において、前記
メモリセルはEEPROMまたはフラッシュEEPRO
Mである回路。 - 【請求項15】 請求項11記載の回路において、各ブ
ランチにおける前記第2の電流源はプログラム可能な参
照電流源である回路。 - 【請求項16】 請求項14記載の回路において、前記
テスト電流がメモリセルの導通電流によって供給され、
前記導通電流はメモリの状態を規定するものである回
路。 - 【請求項17】 請求項15記載の回路において、前記
メモリセルはEEPROMかフラッシュEEPROMで
ある回路。 - 【請求項18】 請求項15記載の回路において、前記
プログラム可能な参照電流源はメモリセルの導通電流に
よって供給され、前記導通電流はメモリ状態を規定する
導通電流をもつものである回路。 - 【請求項19】 請求項18記載の回路において、前記
メモリセルはEEPROMかフラッシュEEPROMで
ある回路。 - 【請求項20】 プログラム可能な参照電流源は最初の
プログラム可能な参照電流源から回路により複写される
ものである請求項15記載の回路において:第1および
第2の1対1のカレントミラー手段のそれぞれは二つの
脚のそれぞれにただ一つのブランチをもち、前記第1お
よび第2の1対1の電流手段はそれら二つの脚の一つに
より相互接続されており、そして前記第2の電流源は第
2の1対1のカレントミラー手段の他方の脚に接続され
ることにより提供される第1および第2のカレントミラ
ー手段と;および、参照電流を供給するための最初のプ
ログラム可能な参照電流源であり、前記最初のプログラ
ム可能な参照電流源は、前記第1の1対1のカレントミ
ラー手段の他の脚に接続されており,それにより前記相
互接続された脚に実質に同様の参照電流を写し、そし
て、次に前記第2の1対1の電流手段の他の脚に同じも
のを写し、これにより、前記第2の電流源に最初のプロ
グラム可能な参照電流源の電流と実質的に同様の電流を
与えるものである最初のプログラム可能な参照電流源を
含む回路。 - 【請求項21】 請求項20記載の回路において、前記
テスト電流はメモリの状態を規定するメモリセルの導通
電流により供給されるものである回路。 - 【請求項22】 請求項21記載の回路において、前記
メモリセルはEEPROMかフラッシュEEPROMで
ある回路。 - 【請求項23】 請求項20記載の回路において、前記
プログラム可能な参照電流源はメモリの状態を規定する
導通電流をもつメモリセルにより提供される回路。 - 【請求項24】 請求項23記載の回路において、前記
メモリセルはEEPROMかフラッシュEEPROMで
ある回路。 - 【請求項25】 請求項20記載の回路において、前記
1対多のカレントミラー手段と前記第1の1対1のカレ
ントミラー手段は同一の極性をもつトランジスタから構
成されており、そして前記第2の1対1のカレントミラ
ー手段は異なる極性のトランジスタから構成されている
回路。 - 【請求項26】 請求項11記載の回路において、それ
ぞれのブランチに予め定められた参照電流を供給するた
めの前記第2の電流源は:ソース、ドレインおよびゲー
トをもつ予め定められたサイズのトランジスタと;およ
び前記ゲートに予め定められた参照電圧を印加するため
の手段であり, 前記予め定められたサイズのトランジス
タのソースおよびドレインを流れる前記予め定められた
参照電流の一つを発生する予め定められた参照電圧を印
加するための手段と;前記予め定められた参照電圧は前
記ブランチと前記ブランチを横切る予め定められたサイ
ズの差にかかわらず一定で, 前記ブランチに予め定めら
れた複数の参照電流を発生させる回路。 - 【請求項27】 請求項26記載の回路において、前記
テスト電流はメモリセルの導通電流によって供給され、
前記導通電流はメモリの状態を規定するものである回
路。 - 【請求項28】 請求項27記載の回路において、前記
メモリセルはEEPROMかフラッシュEEPROMで
ある回路。 - 【請求項29】 請求項26記載の回路において、前記
一定の参照電流はメモリセルの導通電流によって供給さ
れ、前記導通電流はメモリの状態を規定するものである
回路。 - 【請求項30】 請求項29記載の回路において、前記
メモリセルはEEPROMかフラッシュEEPROMで
ある回路。 - 【請求項31】 請求項11記載の回路において、複数
の予め定められた参照電流レベルに関連してテスト電流
を検出するための回路は:それぞれの複数の参照電流レ
ベルはその最も低い参照電流レベルのそれから倍率要素
によって計ることができ、それぞれのブランチは参照電
流レベルおよび倍率要素に関連させられており;各ブラ
ンチでの前記再現電流は前記第1の脚のテスト電流から
関連する倍率要素により計ることができ; そして 各ブ
ランチの前記第2の電流源は前記複数の参照電流レベル
から最も高い参照電流レベルを供給するものであるテス
ト電流を感知するための回路。 - 【請求項32】 請求項31記載の回路において、前記
テスト電流はメモリセルの導通電流によって供給され、
前記導通電流はメモリの状態を規定するものである回
路。 - 【請求項33】 請求項32記載の回路において、前記
メモリセルはEEPROMかフラッシュEEPROMで
ある回路。 - 【請求項34】 請求項31記載の回路において、前記
最も高い参照電流はメモリセルの導通電流により供給さ
れ、前記導通電流はメモリの状態を規定するものである
回路。 - 【請求項35】 請求項34記載の回路において、前記
メモリセルはEEPROMかフラッシュEEPROMで
ある回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07701399A JP3843191B2 (ja) | 1999-03-23 | 1999-03-23 | 多状態eepromの読み書き回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07701399A JP3843191B2 (ja) | 1999-03-23 | 1999-03-23 | 多状態eepromの読み書き回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2506478A Division JPH04507320A (ja) | 1989-04-13 | 1990-04-12 | 多状態eepromの読み書き回路および技術 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004137179A Division JP3828900B2 (ja) | 2004-05-06 | 2004-05-06 | 多状態eepromの電荷読み書きシステムおよび読み出し方法 |
JP2006165486A Division JP4004527B2 (ja) | 2006-06-15 | 2006-06-15 | 多状態eepromの読み書き回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11339489A true JPH11339489A (ja) | 1999-12-10 |
JP3843191B2 JP3843191B2 (ja) | 2006-11-08 |
Family
ID=13621885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07701399A Expired - Lifetime JP3843191B2 (ja) | 1999-03-23 | 1999-03-23 | 多状態eepromの読み書き回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3843191B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004503974A (ja) * | 2000-06-09 | 2004-02-05 | サンディスク コーポレイション | 精度が改善された多出力電流ミラー |
JP2006294141A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2007512639A (ja) * | 2003-10-29 | 2007-05-17 | サイファン・セミコンダクターズ・リミテッド | 基準電圧を決定する方法、回路、及びシステム |
JP2009129470A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
JP2010123192A (ja) * | 2008-11-19 | 2010-06-03 | Fujitsu Ltd | 半導体記憶装置 |
US20100211724A1 (en) * | 2007-09-20 | 2010-08-19 | Hanan Weingarten | Systems and methods for determining logical values of coupled flash memory cells |
JP2010267341A (ja) * | 2009-05-15 | 2010-11-25 | Renesas Electronics Corp | 半導体装置 |
-
1999
- 1999-03-23 JP JP07701399A patent/JP3843191B2/ja not_active Expired - Lifetime
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004503974A (ja) * | 2000-06-09 | 2004-02-05 | サンディスク コーポレイション | 精度が改善された多出力電流ミラー |
JP2007512639A (ja) * | 2003-10-29 | 2007-05-17 | サイファン・セミコンダクターズ・リミテッド | 基準電圧を決定する方法、回路、及びシステム |
JP2006294141A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
US20100211724A1 (en) * | 2007-09-20 | 2010-08-19 | Hanan Weingarten | Systems and methods for determining logical values of coupled flash memory cells |
US8650352B2 (en) * | 2007-09-20 | 2014-02-11 | Densbits Technologies Ltd. | Systems and methods for determining logical values of coupled flash memory cells |
JP2009129470A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
JP2010123192A (ja) * | 2008-11-19 | 2010-06-03 | Fujitsu Ltd | 半導体記憶装置 |
JP2010267341A (ja) * | 2009-05-15 | 2010-11-25 | Renesas Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3843191B2 (ja) | 2006-11-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5163021A (en) | Multi-state EEprom read and write circuits and techniques | |
US5172338A (en) | Multi-state EEprom read and write circuits and techniques | |
US6650570B2 (en) | Non-volatile semiconductor memory | |
KR100828196B1 (ko) | 플래시 메모리 어레이의 코어 셀들의 소프트 프로그램 및소프트 프로그램 검증 | |
US6490201B2 (en) | Non-volatile memory and method of non-volatile memory programming | |
US7259993B2 (en) | Reference scheme for a non-volatile semiconductor memory device | |
JP4638544B2 (ja) | 不揮発性メモリにおける改善されたプログラムベリファイ操作のための方法および装置 | |
US20020196661A1 (en) | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell | |
US6621745B1 (en) | Row decoder circuit for use in programming a memory device | |
JP2008535141A (ja) | ソース線バイアス誤差に対してコントロールゲート補償を用いる不揮発性メモリおよび方法 | |
JP2008535140A (ja) | ソース線バイアス誤差に対する補償を用いる不揮発性メモリおよび方法 | |
KR20100028019A (ko) | 비휘발성 메모리 및 예측 프로그래밍 방법 | |
KR100501962B1 (ko) | 전기적으로프로그램가능한메모리및프로그래밍방법 | |
KR100769258B1 (ko) | 문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치 | |
US7190621B2 (en) | Sensing scheme for a non-volatile semiconductor memory cell | |
JP3843191B2 (ja) | 多状態eepromの読み書き回路 | |
JP2006031821A (ja) | 不揮発性半導体記憶装置 | |
JP3828900B2 (ja) | 多状態eepromの電荷読み書きシステムおよび読み出し方法 | |
JP4004527B2 (ja) | 多状態eepromの読み書き回路 | |
US6934185B2 (en) | Programming method for non volatile multilevel memory cells and corresponding programming circuit | |
JPH11250678A (ja) | 半導体不揮発性記憶装置 | |
JPH11283388A (ja) | 半導体不揮発性記憶装置およびその情報消去方法 | |
JPH11250677A (ja) | 半導体不揮発性記憶装置およびその情報消去方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040506 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040601 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041112 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050628 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050701 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050728 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060615 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060814 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |