JP2006294141A

JP2006294141A - 不揮発性半導体記憶装置

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Inventors: Yasuhiko Honda; 泰彦本多
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Abstract

【課題】基準メモリセルの閾値電圧の調整時間を短縮でき、且つ十分な電流マージンを確保することが困難であった。
【解決手段】基準電流生成回路２２は、ミラー比が異なる複数のカレントミラー回路ＣＭＣ１−ＣＭＣ３を有し、前記基準メモリセルＲＭＣに流れる電流に基づき複数の基準電流を生成する。複数のセンスアンプＳＡ１−ＳＡ３は、選択されたメモリセルＭＣに流れる電流を基準電流生成回路２２により生成された基準電流に基づき検出する。電圧生成回路は、ベリファイ時、メモリセルのワード線に供給される電位を変化させる。
【選択図】図１

Description

本発明は、例えば多値データを記憶するＮＯＲ型不揮発性半導体記憶装置に係わり、特に、そのセンスアンプに適用される基準電流生成回路に関する。

例えばＥＥＰＲＯＭセルにより構成され、電気的に一括消去可能な不揮発性半導体記憶装置（以下、フラッシュメモリと称す）が種々開発されている。例えばＮＯＲ型のフラッシュメモリの読み出し及びベリファイ動作は、選択されたメモリセルと基準メモリセルに流れる電流をセンスアンプにより比較することにより実行される（例えば特許文献１、非特許文献１）。この方式は、電流比較型センス方式と呼ばれている。

電流比較型センス方式としては、基準電流Ｉｒｅｆをセンスアンプの入力端に直接供給するＩｒｅｆ直結方式と、基準電流Ｉｒｅｆをカレントミラー回路を介してセンスアンプの入力端に供給するＩｒｅｆミラー方式の２種類が知られている。

Ｉｒｅｆ直結方式は、複数の基準メモリセルを使用する。各基準メモリセルの閾値電圧は一定ではなくばらつきを有している。このため、基準メモリセルの閾値電圧のばらつきを縮小するために、長時間を必要とする。これに対して、Ｉｒｅｆミラー方式は、基準メモリセルが１つであるため、調整時間が短くて済むというメリットを有している。

一方、メモリセルからデータを読み出す際の電流マージンは、２値状態を記憶するメモリからデータ“０”を読み出す場合と、データ“１”を読み出す場合との両方において、Ｉｒｅｆミラー方式の方がＩｒｅｆ直結方式に比べて優れている。すなわち、Ｉｒｅｆ直結方式におけるメモリセルの電圧／電流特性と、基準メモリセルの電圧／電流特性の傾きはほぼ平行である。このため、温度によるメモリセルの閾値変動、及びワード線電位の変動等によるデータ“０”を記憶した電流を流さないメモリセルと、データ“１”を記憶した電流を流すメモリセル各々に対するセンス電流マージンへの影響において、データ“０”を記憶したメモリセル側のセンス電流マージンが小さくなる。これに対して、Ｉｒｅｆミラー方式の場合、基準メモリセルの電圧／電流特性は、カレントミラー回路のミラー比により規定され、メモリセルの電圧／電流特性の傾きに対して異なる傾きを設定することができる。すなわち、上記変動に対するセンス電流マージンへの影響をデータ“０”、データ“１”を記憶したメモリセル各々に分配することが可能となるからである。

ところで、近時、１つのメモリセルに２ビット以上の多値状態を記憶する多値メモリが開発されている。多値メモリの場合、２値メモリに比べて多くの基準電流を必要とし、しかも、複数の基準電流を高精度に生成する必要がある。例えば４値のデータを記憶する場合、３つの基準電流を生成する必要がある。このように多くの基準電流を生成する場合、かえって、従来のＩｒｅｆミラー方式は、前記ばらつきに対する電流マージンの確保が難しくなる。このため、Ｉｒｅｆ直結方式を用いることが考えられている。しかし、Ｉｒｅｆ直結方式の場合、基準電流の数と同数の基準メモリセルを必要とする。このため、基準メモリセルの調整に長時間を要するという問題を有している。
特開２００４−１０３２１１号公報 B. Pathank et al., A 1.8V 64Mb 100MHz Flexible Read While Write Flash Memory, 2001, IEEE international Solid-State Circuits Conference

本発明は、基準メモリセルの閾値電圧の調整時間を短縮でき、且つ十分な電流マージンを確保することが可能な基準電流生成回路を有する不揮発性半導体記憶装置を提供しようとするものである。

本発明の不揮発性半導体記憶装置の第１の態様は、少なくとも１つの基準メモリセルと、ミラー比が異なる複数のカレントミラー回路を有し、前記基準メモリセルに流れる電流に基づき複数の基準電流を生成する基準電流生成回路と、選択されたメモリセルに流れる電流を前記基準電流生成回路により生成された基準電流に基づき検出する複数のセンスアンプとを具備している。

本発明の不揮発性半導体記憶装置の第２の態様は、少なくとも１つの基準メモリセルと、ミラー比が異なる複数のカレントミラー回路を有し、前記基準メモリセルに流れる電流に基づき複数の読み出し用基準電流を生成する第１の基準電流生成回路と、ミラー比が異なる複数のカレントミラー回路を有し、前記基準メモリセルに流れる電流に基づき複数のベリファイ用基準電流を生成する第２の基準電流生成回路とを具備している。

本発明の不揮発性半導体記憶装置の第３の態様は、異なる閾値電圧が設定された複数の基準メモリセルと、同一のミラー比を有し、前記複数の基準メモリセルが一方の入力端にそれぞれ接続され、出力端から対応する基準メモリセルに流れる電流と等しい基準電流をそれぞれ出力する複数のカレントミラー回路と、前記複数のカレントミラー回路からそれぞれ出力される前記基準電流がそれぞれ供給され、選択されたメモリセルに流れる電流と前記基準電流を比較する複数のセンスアンプとを具備している。

本発明の不揮発性半導体記憶装置の第４の態様は、異なる閾値電圧が設定された複数の基準メモリセルと、前記複数の基準メモリセルから１つの基準メモリセルを選択する選択回路と、前記選択回路により選択された前記１つの基準メモリセルに流れる基準電流と、選択されたメモリセルに流れる電流とを比較するセンスアンプとを具備している。

本発明の不揮発性半導体記憶装置の第５の態様は、異なる閾値電圧が設定された読み出し用の複数の第１の基準メモリセルと、異なる閾値電圧が設定されたベリファイ用の複数の第２の基準メモリセルと、前記複数の第１、第２の基準メモリセルから１つの基準メモリセルを選択する選択回路と、前記選択回路により選択された前記１つの基準メモリセルに流れる基準電流と、選択されたメモリセルに流れる電流とを比較するセンスアンプとを具備している。

本発明の不揮発性半導体記憶装置の第６の態様は、一方入力端に選択されたメモリセルに流れる電流が供給され、他方入力端に基準メモリセルに流れる電流が供給されるセンスアンプと、前記センスアンプと前記基準メモリセルの相互間に接続された第１のトランジスタと、一端が前記センスアンプの他方入力端に接続された第２のトランジスタと、前記第２の選択トランジスタの他端に接続された定電流源と、一端が前記センスアンプの一方入力端に接続され、他端が前記第１のトランジスタの他端に接続された第３のトランジスタとを具備し、前記基準メモリセルの調整時、前記第１のトランジスタをオフとし、前記第２、第３のトランジスタをオンとすることを特徴とする。

本発明によれば、基準メモリセルの閾値電圧の調整時間を短縮でき、且つ十分な電流マージンを確保することが可能な基準電流生成回路を有する不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

先ず、図２、図３、図４を参照して、第１の実施形態に適用される多値データを記憶するフラッシュメモリの概略構成について説明する。図２に示すように、メモリセルアレイ（ＭＣＡ）１は、ｎ個のブロックＢ０〜Ｂｎ−１を有している。各ブロックＢ０〜Ｂｎ−１は、データ消去の最小単位である。メモリセルアレイ１は、メモリセルを選択するデコード回路２、ベリファイ用センスアンプ（Ｓ／Ａ）３Ａ、読み出し用センスアンプ（Ｓ／Ａ）３Ｂ、データデコーダ４を有している。また、メモリセルアレイ１の各ブロックＢ０〜Ｂｎ−１に対して共通にデータ線５が配置されている。

デコード回路２はアドレスバス線６に接続され、コントローラ１０から供給されるアドレス信号に応じてワード線（行線）、ビット線（列線）を選択してメモリセルを選択する。

ベリファイ用センスアンプ３Ａ、及び読み出し用センスアンプ３Ｂの入力端は、データ線５に接続される。ベリファイ用センスアンプ３Ａ、及び読み出し用センスアンプ３Ｂは、メモリセルに例えば４値、２ビットのデータを記憶する場合、後述するように、例えば３つの基準電流を生成するため、少なくとも１つのリファレンスセルを用いた基準電流生成回路を有している。これらセンスアンプ３Ａ、３Ｂは、基準電流生成回路から供給される基準電流と選択されたメモリセルに流れる電流を比較する。

ベリファイ用センスアンプ３Ａの出力端はデータバス線７に接続され、データの書き込み時、又は消去時にメモリセルから読み出された信号を検出し、コントローラ１０に供給する。読み出し用センスアンプ３Ｂの出力端は、データデコーダ４に接続されている。データデコーダ４は、読み出し用センスアンプ３Ｂから供給された信号をデコードし、出力信号を生成する。データデコーダ４の出力端は、入出力部（Ｉ／Ｏ）１１に接続され、データの読み出し時にデータデコーダ４から出力された信号は、入出力部１１を介して外部に出力される。

アドレスバス線６、データバス線７は、コントローラ１０に接続されている。コントローラ１０には、入出力部１１、ＣＵＩ（Command User Interface）１２、ＲＯＭ１３、前記第１、第２の電圧生成回路８、９が接続されている。入出力部１１は、外部から供給されるコマンドＣＭＤをＣＵＩ１２に供給し、メモリセルの書き込みデータをコントローラ１０に供給する。さらに、入出力部１１は、読み出し用センスアンプ４から供給される読み出しデータを外部に出力する。

また、ＣＵＩ１２は、外部から入力されるチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥなどの信号、及びアドレス信号Ａｄｄを受け取り、これらを処理してコントローラ１０に供給する。ＲＯＭ１３には、コントローラ１０の動作を制御するための各種プログラムが格納されている。コントローラ１０は、前記コマンドＣＭＤ及びプログラムに応じてフラッシュメモリ全体の動作を制御する。すなわち、アドレス信号をアドレスバス線６に供給し、書き込みデータをデータバス線７に供給する。さらに、コントローラ１０は、データの書き込み時、ベリファイ時、読み出し時、及び消去時に第１、第２の電圧生成回路８、９を制御し、所定の電圧を生成させる。第１の電圧生成回路８は、データの書き込み時、ベリファイ時、及び読み出し時に、メモリセルの制御ゲートに供給される電圧、すなわち、ワード線電圧を生成する。このワード線電圧はデコード回路２内の行メインデコーダ、行プリデコーダを介してワード線に供給される。また、第２の電圧生成回路９は、データの書き込み時にメモリセルのドレインに供給されるドレイン電圧を生成する。このドレイン電圧はデコード回路２の列プリデコーダ、カラムゲートを介してメモリセルのドレインに供給される。

図３は、メモリセルアレイ１の構成を示している。ブロックＢ０〜Ｂｎ−１の配列の端部にワード線ＷＬを選択する行メインデコーダ７０１が配置され、各ブロックの間にブロックを選択する行サブデコーダ７０２が配置される。列デコーダは、各ブロックＢ０〜Ｂｎ−１のビット線ＢＬの端部に配置され、ビット線ＢＬを選択するカラムゲート７０４と列プリデコーダ７０３とから構成されている。カラムゲート７０５は、データ線５に接続されている。行メインデコーダ７０１及び列プリデコーダ７０３は、図２に示すデコード回路２に配置されている。

図４は、各ブロックＢ０〜Ｂｎ−１の構成を示している。図４に示すように、このフラッシュメモリは、例えばＮＯＲ型のフラッシュメモリであり、複数本ずつのビット線ＢＬとワード線ＷＬが交差して配設され、ビット線ＢＬとワード線ＷＬの交差部にメモリセルＭＣが配置される。メモリセルＭＣは、例えばＥＥＰＲＯＭセルにより構成されている。各列に配置されたメモリセルＭＣのドレインは対応するビット線ＢＬに接続され、各行に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬに接続され、ソースはそれぞれ共通ソース線に接続されている。

（第１の実施形態）
図１は、第１の実施形態に係るＩｒｅｆミラー方式のセンスアンプを示している。このセンスアンプは、図２に示すベリファイ用センスアンプ３Ａと、読み出し用センスアンプ３Ａのいずれにも適用可能である。

図１に示す多値データを検出するセンスアンプ回路２１は、基準電流生成回路２２により生成された基準電流とメモリセルＭＣに流れる電流を検出する。基準電流生成回路２２は、１つの基準メモリセルＲＭＣと３つのカレントミラー回路ＣＭＣ１、ＣＭＣ２、ＣＭＣ３を有している。カレントミラー回路ＣＭＣ１、ＣＭＣ２、ＣＭＣ３は、それぞれ異なるミラー比を有しており、基準メモリセルＲＭＣに流れる電流から３つの基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３を生成する。センスアンプ回路２１は、これら基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３とメモリセルＭＣの電流を比較する。

センスアンプ回路２１は、例えば３つのセンスアンプＳＡ１、ＳＡ２、ＳＡ３を有している。センスアンプＳＡ１、ＳＡ２、ＳＡ３の一方入力端は、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）Ｎ１を介して選択されたメモリセルＭＣに接続され、さらに、負荷としてのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）を介して電源電圧Ｖｄｄが供給されるノードに接続される。

また、センスアンプＳＡ１、ＳＡ２、ＳＡ３の他方入力端は、それぞれＮＭＯＳＮ２、Ｎ３、Ｎ４と、ＮＭＯＳＮ５、Ｎ６、Ｎ７を介して接地されている。さらに、センスアンプＳＡ１、ＳＡ２、ＳＡ３の他方入力端は、それぞれ負荷としてのＰＭＯＳＰ２、Ｐ３、Ｐ４を介して電源電圧Ｖｄｄが供給されるノードに接続されている。

ＮＭＯＳＮ１、Ｎ２、Ｎ３、Ｎ４は、閾値電圧が例えば０Ｖに設定されたトランジスタであり、ＮＭＯＳＮ１、Ｎ２、Ｎ３、Ｎ４のゲートには例えばＮＭＯＳＮ１、Ｎ２、Ｎ３、Ｎ４をオンさせる一定電圧が供給される。また、ＮＭＯＳＮ５、Ｎ６、Ｎ７のゲートには、基準電流生成回路２２により生成された基準電流ＩＲＥＦ３、ＩＲＥＦ２、ＩＲＥＦ１がそれぞれ供給されている。

基準電流生成回路２２において、差動増幅器ＤＦＡ１、ＤＦＡ２、ＤＦＡ３の一方入力端は、基準メモリセルＲＭＣに接続され、さらに、負荷としてのＰＭＯＳＰ５を介して電源電圧Ｖｄｄが供給されるノードに接続される。

また、差動増幅器ＤＦＡ１、ＤＦＡ２、ＤＦＡ３の他方入力端は、それぞれＮＭＯＳＮ８、Ｎ９、Ｎ１０を介して接地されている。さらに、差動増幅器ＤＦＡ１、ＤＦＡ２、ＤＦＡ３の他方入力端は、それぞれ負荷としてのＰＭＯＳＰ６、Ｐ７、Ｐ８を介して電源電圧Ｖｄｄが供給されるノードに接続されている。差動増幅器ＤＦＡ１、ＤＦＡ２、ＤＦＡ３の出力端は、対応するＮＭＯＳＮ８、Ｎ９、Ｎ１０のゲート、及び前記ＮＭＯＳＮ７、Ｎ６、Ｎ５にそれぞれ接続されている。差動増幅器ＤＦＡ１、ＤＦＡ２、ＤＦＡ３の出力端より、基準電流ＩＲＥＦ３、ＩＲＥＦ２、ＩＲＥＦ１がそれぞれ出力される。

上記構成において、基準メモリセルＲＭＣの閾値電圧は例えばメモリセルＭＣに記憶されるデータ“１０”と“０１”の間の電位に設定されている。カレントミラー回路ＣＭＣ１、ＣＭＣ２、ＣＭＣ３は、例えばミラー比がそれぞれ４０％、１００％、１２０％に設定されている。ミラー比は、例えばＰＭＯＳＰ５のチャネル幅と、ＰＭＯＳＰ６、Ｐ７、Ｐ８のチャネル幅の比により設定される。このような構成とすることにより、３種類の基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３を生成することができる。

上記センスアンプ回路２１をデータの読み出し用センスアンプ３Ｂとして動作させる場合において、センスアンプ回路２１を構成する各センスアンプＳＡ１、ＳＡ２、ＳＡ３は、メモリセルＭＣに流れる電流と基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３とをそれぞれ比較する。各センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力信号は、基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３とメモリセルＭＣに流れる電流とに応じてハイレベル、又はローレベルとなっている。センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力信号は、データデコーダ４に供給され、４値、２ビットのデータに変換される。

一方、上記センスアンプ回路２１をベリファイ用センスアンプ３Ａとして動作させる場合において、第１の電圧発生回路８は、コントローラ１０の制御の下、選択されたメモリセルに接続されるワード線の電位を変化させる。すなわち、図５に示すように、データ“１１”“１０”をベリファイするとき、ワード線の電位が例えばデータ“０１”をベリファイするときより低下される。このため、１つの基準メモリセルＲＭＣと３つのカレントミラー回路ＣＭＣ１、ＣＭＣ２、ＭＣＭ３とにより構成された基準電流生成回路２２を用いて、データ“１１”“１０”を読み出すときにおける電流マージンを確保することが可能となる。

上記第１の実施形態によれば、Ｉｒｅｆミラー方式のセンスアンプにおいて、１つの基準メモリセルＲＭＣと、３つのカレントミラー回路ＣＭＣ１、ＣＭＣ２、ＣＭＣ３により構成された基準電流生成回路２２において、カレントミラー回路ＣＭＣ１、ＣＭＣ２、ＣＭＣ３のミラー比を変えることにより、基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３を生成している。このため、１つの基準メモリセルＲＭＣにより３つの基準電流を生成することができるため、基準メモリセルＲＭＣの閾値電圧の調整に要する時間を短縮することができる。

しかも、第１の実施形態のセンスアンプ回路２１をベリファイ用センスアンプ３Ａとして使用した場合において、データ“１１”“１０”“０１”を記憶させる場合、メモリセルＭＣのワード線の電位を読み出し時のワード線の電位より低く設定し、データ“００”を記憶させる場合は高く設定する。このため、Ｉｒｅｆミラー方式のセンスアンプにより、読み出し時の電流マージンを保証する。

（第２の実施形態）
図６は、第２の実施形態に係り、基準電流生成回路のみを示している。図６において図１と同一部分には同一符号を付している。

第１の実施形態に係るセンスアンプ回路２１は、基準電流生成回路２２を有し、読み出し時及びベリファイ時共、基準電流生成回路２２により生成された電流を用い、ベリファイ時は、選択されたメモリセルのワード線の電位を変化させていた。

これに対して、第２の実施形態の基準電流生成回路２２は、読み出し用基準電流生成回路２２Ａとベリファイ用基準電流生成回路２２Ｂを有し、読み出し用の基準電流生成回路２２Ａにより生成した読み出し用基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３は、読み出し用のセンスアンプ３Ｂに供給し、ベリファイ用基準電流生成回路２２Ｂにより生成したベリファイ用基準電流ＩＲＥＦ４、ＩＲＥＦ５、ＩＲＥＦ６は、ベリファイ用センスアンプ３Ａに供給する。

読み出し用基準電流生成回路２２Ａの構成は第１の実施形態と同様である。ベリファイ用基準電流生成回路２２Ｂは、読み出し用基準電流生成回路２２Ａと同様の構成であり、基準メモリセルＲＭＣに流れる電流と比例した電流を流すカレントミラー回路ＣＭＣ４、ＣＭＣ５、ＣＭＣ６により構成されている。カレントミラー回路ＣＭＣ４、ＣＭＣ５、ＣＭＣ６は、それぞれ差動増幅器ＤＦＡ４、ＤＦＡ５、ＤＦＡ６、ＮＭＯＳＮ８、Ｎ９、Ｎ１０、ＰＭＯＳＰ９、Ｐ１０、Ｐ１１により構成されている。カレントミラー回路ＣＭＣ４、ＣＭＣ５、ＣＭＣ６のミラー比は、それぞれ例えば５０％、１１０％、１３０％に設定されている。

第２の実施形態によれば、Ｉｒｅｆミラー方式のセンスアンプにおいて、メモリ内に１つの基準メモリセルＲＭＣを設け、この基準メモリセルＲＭＣに流れる電流を、カレントミラー回路ＣＭＣ１、ＣＭＣ２、ＣＭＣ３を用いて読み出し用基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３を生成し、カレントミラー回路ＣＭＣ４、ＣＭＣ５、ＣＭＣ６を用いてベリファイ用基準電流ＩＲＥＦ４、ＩＲＥＦ５、ＩＲＥＦ６を生成している。したがって、１つの基準メモリセルＲＭＣから読み出し用基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３と、ベリファイ用基準電流ＩＲＥＦ４、ＩＲＥＦ５、ＩＲＥＦ６を生成できるため、基準メモリセルの調整に要する時間を短縮できる。

また、各カレントミラー回路ＣＭＣ１〜ＣＭＣ６により、最適な基準電流ＩＲＥＦ１〜ＩＲＥＦ６が設定されている。このため、Ｉｒｅｆミラー方式のセンスアンプにより、各データの読み出しにおいて、十分な電流マージンを確保することができる。

（第３の実施形態）
上記第１、第２の実施形態は、Ｉｒｅｆミラー方式のセンスアンプにおいて、１つの基準メモリセルと、ミラー比の異なる複数のカレントミラー回路とにより複数の基準電流を生成した。

これに対して、第３の実施形態は、図７に示すように、複数の基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３と、これと同数で、ミラー比が等しい複数のカレントミラー回路ＣＭＣ１、ＣＭＣ２、ＣＭＣ３とにより複数の基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３を生成している。すなわち、各差動増幅器ＤＦＡ１、ＤＦＡ２、ＤＦＡ３の一方の入力端は、基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３に接続され、さらに、ＰＭＯＳＰ５ａ、Ｐ５ｂ、Ｐ５ｃを介して電源電圧Ｖｄｄが供給されるノードに接続されている。他の構成は第１、第２の実施形態と同様である。

カレントミラー回路ＣＭＣ１、ＣＭＣ２、ＣＭＣ３のミラー比は、例えば全て１００％に設定され、基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３の閾値電圧Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３は、例えば各データに対応した閾値電圧分布の相互間に設定されている。

上記第３の実施形態によっても、複数の基準電流ＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３を生成することができる。この場合、基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３に所定の閾値電圧を設定するための作業時間が第１、第２の実施形態に比べて長くなるが、温度によるメモリセルの閾値変動、ワード線電位の変動等に対するセンス電流マージンをより確保することができる。

上記第３の実施形態の構成は、図６に示すベリファイ用基準電流生成回路２２ｂに適用することも可能である。

（第４の実施形態）
図８は、第４の実施形態を示すものであり、Ｉｒｅｆ直結方式のセンスアンプを示している。

図８において、センスアンプＳＡ１０の一方入力端は、ＮＭＯＳＮ１０を介して選択されたメモリセルＭＣに接続され、さらに、負荷としてのＰＭＯＳＰ１０を介して電源電圧Ｖｄｄが供給されるノードに接続されている。また、センスアンプＳＡ１０の他方入力端はＮＭＯＳＮ１１の一端が接続されている。このＮＭＯＳＮ１１の他端は、ＮＭＯＳＮ１２、Ｎ１３、Ｎ１４の一端に接続されている。これらＮＭＯＳＮ１２、Ｎ１３、Ｎ１４の他端は基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３にそれぞれ接続されている。これら基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３は、それぞれ例えば読み出し用の閾値電圧Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３が設定されている。さらに、センスアンプＳＡ１０の他方入力端は、ＰＭＯＳＰ１１を介して電源電圧Ｖｄｄが供給されるノードに接続されている。

図９は、基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３に設定された閾値電圧Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３とデータに対応した閾値電圧との関係を示している。

上記構成において、データ読み出し時、選択されたメモリセルＭＣと基準メモリセルＲＭＣ１−ＲＭＣ３の制御ゲートにワード線ＷＬを介して同一の電圧が供給される。この状態において、先ず、例えばＮＭＯＳＮ１３が信号φ２に応じて導通される。この状態において、基準メモリセルＲＭＣ２に流れる電流とメモリセルＭＣに流れる電流がセンスアンプＳＡ１０により検出される。この後、センスアンプＳＡ１０から出力される信号が“０”である場合、信号φ１に応じてＮＭＯＳＮ１２が導通され、“１”である場合、信号φ３に応じてＮＭＯＳＮ１４が導通される。このようにして、基準メモリセルＲＭＣ１又はＲＭＣ３に流れる電流とメモリセルＭＣに流れる電流がセンスアンプＳＡ１０により検出される。信号φ２に応じてセンスアンプＳＡ１０から出力される信号と、信号φ１又はφ３に応じてセンスアンプＳＡ１０から出力される信号とにより２ビットのデータが生成される。

ベリファイ時は、第１の実施形態と同様に、選択されたメモリセルＭＣのワード線の電位を変化させてメモリセルの閾値電圧がベリファイされる。このようにして、各書き込みデータに対応してメモリセルに流れる電流と、読み出し用基準電流とを比較してマージンが確保される。

上記第４の実施形態によれば、センスアンプＳＡ１０の他方の入力端に、ＮＭＯＳＮ１２、Ｎ１３、Ｎ１４を介して基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３を順次接続し、基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３に流れる電流と、メモリセルＭＣに流れる電流とをセンスアンプＳＡ１０により比較している。このため、Ｉｒｅｆ直結方式において、センスアンプの数を増加することなく、多値データを検出することができる。

しかも、Ｉｒｅｆ直結方式は、Ｉｒｅｆミラー方式のセンスアンプに比べて、多値データのそれぞれについて、電流マージンを揃えることができる利点を有している。すなわち、Ｉｒｅｆミラー方式の場合、３つの基準電圧は、前述したように１つの基準メモリセルと３つのカレントミラー回路を用いて生成される。すなわち、カレントミラー回路のミラー比を変えることにより、４つのデータに対して異なる傾きを有する３つの電圧／電流特性を設定している。これら電圧／電流特性の傾きは、メモリセルの電圧／電流特性の傾きと異なっている。このため、温度によるメモリセルの閾値変動、ワード線電位の変動等に対する電流マージンを揃えることが困難となる。

これに対して、図１０に示すように、Ｉｒｅｆ直結方式のセンスアンプの場合、３つの基準メモリセルの電圧／電流特性の傾きは、メモリセルの電圧／電流特性の傾きとほぼ等しくなっている。このため、温度によるメモリセルの閾値変動、ワード線電位の変動等に対する電流マージンを揃えることができる。

（第５の実施形態）
図１１は、第４の実施形態を変形した第５の実施形態を示している。図１１において、図８と同一部分には同一符号を付している。

図１１に示すように、読み出し用基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３に加えて、例えば３つのベリファイ用基準メモリセルＲＭＣ４、ＲＭＣ５、ＲＭＣ６を設けている。これらベリファイ用基準メモリセルＲＭＣ４、ＲＭＣ５、ＲＭＣ６は、ＮＭＯＳＮ１５、Ｎ１６、Ｎ１７に接続され、これらＮＭＯＳＮ１５、Ｎ１６、Ｎ１７を信号φ４、φ５、φ６により選択的にオンとすることにより、センスアンプＳＡ１０に接続される。ベリファイ用基準メモリセルＲＭＣ４、ＲＭＣ５、ＲＭＣ６には、それぞれベリファイ用の閾値電圧Ｖｔｈ４、Ｖｔｈ５、Ｖｔｈ６が設定されており、これらベリファイ用基準メモリセルＲＭＣ４、ＲＭＣ５、ＲＭＣ６によりベリファイ用基準電流が生成される。

上記第５の実施形態によれば、読み出し用基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３に加えて、ベリファイ用基準メモリセルＲＭＣ４、ＲＭＣ５、ＲＭＣ６を設け、これら基準メモリセルにより読み出し用基準電流とベリファイ用基準電流を生成している。これにより、メモリセル側のワード線電位を変化させることなくベリファイが可能となる。

尚、この場合、センスアンプＳＡ１０の出力信号は、データ読み出し時において、データデコーダに供給され、ベリファイ時は、例えばＣＰＵに供給される。

（第６の実施形態）
図１２は、第６の実施形態を示している。第６の実施形態は、図８、図１１に示すＩｒｅｆ直結方式のセンスアンプにおいて、基準メモリセルの閾値電圧の調整をも可能としている。

上記第５の実施形態に示すように、Ｉｒｅｆ直結方式を選択した場合、１つのセンスアンプに接続される基準メモリセルの数が増加する。このため、基準メモリセルの調整時間を短縮し、且つ閾値電圧のばらつきを圧縮する必要がある。

ところで、フラッシュメモリは、データの書き込み、消去において、メモリセルに対して印加電圧を複雑に制御する必要がある。このため、フラッシュメモリは内部にコントローラを有し、このコントローラにより複雑な電圧制御を行なっている。このため、外部からフラッシュメモリにコマンドとデータのみを供給することにより、所要の書き込み又は消去動作が実行される。一般にこのような動作をオート実行と称している。

オート実行の際、コントローラは、データの書き込み、消去において、上述したようにセンスアンプを用いて選択されたメモリセルに流れる電流を基準メモリセルに流れる電流と比較して、メモリセルの閾値電圧をベリファイしている。オート実行の場合、外部から制御する必要がないため、高速動作が可能となる。

そこで、第６の実施形態は、オート実行を基準メモリセルの調整に適用することで調整時間の大幅な短縮を可能とする。

図１２に示すように、ＮＭＯＳＮ１０とメモリセルＭＣの間にＮＭＯＳＮ２１が接続され、ＮＭＯＳＮ１１と基準メモリセルＲＭＣとの間にＮＭＯＳ２２が接続されている。さらに、ＮＭＯＳＮ１０とＮ２１の接続ノードとＮＭＯＳＮ２２と基準メモリセルＲＭＣの接続ノード間にはＮＭＯＳＮ２３が接続されている。また、ＮＭＯＳＮ１１とＮ２２の接続ノードにはＮＭＯＳＮ２４の一端が接続され、このＮＭＯＳＮ２４の他端には定電流源２５が接続されている。ＮＭＯＳＮ２１、Ｎ２２のゲートには信号φが供給され、ＮＭＯＳＮ２３、Ｎ２４のゲートには、反転された信号／φが供給されている。信号φは通常動作時にハイレベルとされ、調整時にローレベルとされる。また、基準メモリセルＲＭＣの調整時、センスアンプＳＡ１０の出力信号は、図２に示すコントローラ１０に供給される。尚、説明を簡単化するため、基準メモリセルは１つのみ示している。

上記構成において、外部より基準メモリセルＲＭＣを調整するためのコマンド及び閾値電圧を設定するためのデータがＩ／Ｏ１１を介してコントローラ１０に供給されると、コントローラ１０は、調整モードに設定される。すると、コントローラ１０は信号φをローレベルに反転させる。このため、ＮＭＯＳＮ２１、Ｎ２２はオフとされ、ＮＭＯＳＮ２３、Ｎ２４がオンとされる。この状態において、基準メモリセルＲＭＣが前記データに応じて書き込まれる。この書き込み動作は、メモリセルＭＣに対する書き込み動作と同様である。次いで、センスアンプＳＡ１０により、基準メモリセルＲＭＣに流れる電流と定電流源２５に流れる電流が比較される。センスアンプＳＡ１０の出力信号はコントローラ１０に供給され、基準メモリセルＲＭＣの閾値電圧がベリファイされる。この結果、所要の閾値電圧に達していない場合、追加書き込みが実行される。このような動作が、所定の閾値電圧に達するまで繰り返される。

上記動作をセンスアンプＳＡ１０に接続された基準メモリセルの全てについて実行する。

図１３は、図１２に示す定電流源２５の一例を示している。この定電流源２５は、異なる抵抗値を有する抵抗Ｒ１、Ｒ２、Ｒ３と、これら抵抗Ｒ１、Ｒ２、Ｒ３を選択するＮＭＯＳＮ２５、Ｎ２６、Ｎ２７により構成されている。これらＮＭＯＳＮ２５、Ｎ２６、Ｎ２７のゲートには、信号φ１、φ２、φ３が供給されている。抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値は、基準メモリセルＲＭＣに設定する閾値電圧、換言すると、基準メモリセルＲＭＣに流す電流値に応じて設定される。このような構成において、基準メモリセルＲＭＣに設定する閾値電圧に応じて信号φ１、φ２、φ３のいずれか１つがハイレベルとされ、対応するＮＭＯＳＮ２５、Ｎ２６、Ｎ２７の１つがオンとされる。この状態において、基準メモリセルＲＭＣに流れる電流と選択された抵抗に流れる電流がセンスアンプＳＡ１０により検出される。この検出出力信号に応じて追加書き込みが制御され、基準メモリセルＲＭＣに所定の閾値電圧が設定される。

上記第６の実施形態によれば、フラッシュメモリのオート実行を基準メモリセルの調整に適用している。このため、基準メモリセルの閾値電圧を調整に要する時間を大幅に短縮することが可能である。したがって、Ｉｒｅｆ直結方式のセンスアンプを多値のフラッシュメモリに適用する場合において、基準メモリセルの数が増加した場合においても、基準メモリセルの調整時間を大幅に短縮できる。

また、基準メモリセルの閾値電圧を調整する際に、センスアンプＳＡ１０と、その負荷としてのＰＭＯＳＰ１０、Ｐ１１を使用している。したがって、センスアンプＳＡ１０の実使用状態と同様の条件で、基準メモリセルの閾値電圧を調整できるため、基準メモリセルの閾値電圧を高精度に調整できる。

さらに、上記第６の実施形態によれば、メモリセルのデータを検出するセンスアンプＳＡ１０により、基準メモリセルの閾値電圧の調整に利用することができる。このため、基準メモリセルの閾値電圧を調整するための専用のセンスアンプを設ける必要がない。したがって、エリアペナルティを抑制できる。

（第７の実施形態）
図１４は、第７の実施形態を示すものであり、図１３と同一部分には同一符号を付す。

フラッシュメモリは複数のセンスアンプを有している。このため、図１３に示すように、センスアンプ毎に複数の抵抗を設けるとエリアペナルティが非常に大きくなる。そこで、第７の実施形態は、フラッシュメモリ内の１箇所に基準電流生成回路２２を設け、この基準電流生成回路２２から各センスアンプに基準電流を供給する。

図１４に示すように、基準電流生成回路２２は、複数の抵抗Ｒ１、Ｒ２、Ｒ３と、これら抵抗Ｒ１、Ｒ２、Ｒ３を選択するＮＭＯＳＮ２５、Ｎ２６、Ｎ２７、及びＰＭＯＳＰ３１、Ｐ３２により構成されたカレントミラー回路、及びＮＭＯＳＮ３１により構成されている。基準電流生成回路２２により生成された各基準メモリセルに流れる基準電流に相当する電流は、ＮＭＯＳＮ３１とＰＭＯＳＰ３０の接続ノードから出力される。この電流は、ＮＭＯＳＮ３２のゲートに供給される。このＮＭＯＳＮ３２はＮＭＯＳＮ３３を介してセンスアンプＳＡ１０に接続される。

上記構成において、テストコマンドに応じて、基準メモリセルＲＭＣの閾値電圧調整モードとなると、信号φがローレベルとなり、信号／φがハイレベルとなる。このため、基準メモリセルＲＭＣがＮＭＯＳＮ２３、Ｎ１０を介してセンスアンプＳＡ１０の一方入力端に接続され、ＮＭＯＳＮ３２がＮＭＯＳＮ３３、Ｎ１１を介してセンスアンプＳＡ１０の他方入力端に接続される。

また、基準メモリセルＲＭＣに設定する閾値電圧に応じてＮＭＯＳＮ２５、Ｎ２６、Ｎ２７のいずれか１つがオンとされ、抵抗Ｒ１、Ｒ２、Ｒ３のいずれか１つが選択される。この状態において、基準メモリセルＲＭＣに書き込みが行なわれ、基準メモリセルＲＭＣに流れる電流と選択された抵抗に流れる電流とがセンスアンプＳＡ１０により検出される。この動作が、基準メモリセルＲＭＣに流れる電流と選択された抵抗に流れる電流とが等しくなるまで繰り返される。

上記第７の実施形態によれば、フラッシュメモリに対して１つの基準電流生成回路２２を設け、この基準電流生成回路２２により生成された電流を各センスアンプに供給している。このため、センスアンプ毎に複数の抵抗を接続する場合に比べて、格段にエリアペナルティを抑制することができる。

尚、カレントミラー方式を用いた上記基準電流生成回路２２は、温度や電圧のばらつきにより、電流マージンが変化することがある。しかし、基準メモリセルＲＭＣの調整はテスト工程において実行するため、温度や電圧のばらつきを管理することが可能であり、電流マージンを確保することが可能である。

（第８の実施形態）
上記第７の実施形態において、十分高精度に設定された抵抗を使用したとしても、各抵抗値にばらつきがある。このため、抵抗により必ずしも所望の電流値が発生するとは限らない。

図１５は、図１４に示すセンスアンプＳＡ１０に供給する電圧と、基準電流の関係を示している。

図１３に示す回路において、電源電圧Ｖｄｄが供給されるノードと抵抗Ｒ１、Ｒ２、Ｒ３の間には、ゲートにバイアス電圧Ｖｂｉａｓが供給されたＮＭＯＳＮ１０が接続されている。このため、電源電圧Ｖｄｄを制御しても、抵抗Ｒ１、Ｒ２、Ｒ３に印加される電圧ＶＤは、バイアス電圧Ｖｂｉａｓがゲートに供給されたＮＭＯＳＮにより決まってしまう。したがって、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値がずれている場合においても、外部から基準電流を調整することが困難である。

そこで、第８の実施形態は、図１６に示すように、基準電流発生回路２２の電源電圧を、センスアンプＳＡ１０を含む周辺回路で使用する電源電圧Ｖｄｄと分離されたＶｄｄｅｘとする。

上記構成において、基準電流発生回路２２に流れている電流を測定し、仮に抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値のばらつきに起因して基準電流値がずれている場合、電源電圧Ｖｄｄｅｘを外部から制御する。このような構成とすることにより、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値のばらつきが生じている場合においても、基準電流値を所望の電流値に設定することができる。

図１７は、第８の実施形態の変形例を示すものであり、図１６と同一部分には同一符号を付している。

この変形例は、上記電源電圧Ｖｄｄｅｘをテスト信号供給用のテストパッド４１、４２から供給する場合を示している。また、ＮＭＯＳＮ３２とＮ３３の接続ノードはテストパッド４３に接続されている。

この構成によれば、基準メモリセルＲＭＣの調整時に、テストパッド４３に接続された制御回路４４により、選択された抵抗に電源電圧Ｖｄｄｅｘに応じて、どの程度の電流が流れているかを外部からモニタすることができる。制御回路４４は、モニタした電流値に応じて電源電圧Ｖｄｄｅｘを制御する。したがって、抵抗値にばらつきが有る場合においても、高精度に基準メモリセルＲＭＣの閾値電圧を制御することができる。

また、電源電圧Ｖｄｄｅｘをテストパッド４１、４２から供給することにより、パッドの数を削減することができる。

尚、本発明は、上記第１乃至第８の実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

第１の実施形態に係るＩｒｅｆミラー方式のセンスアンプを示す回路図。第１の実施形態に適用される多値データを記憶するフラッシュメモリを示す概略構成図。図２に示すメモリセルアレイを示す構成図。図２に示す各ブロックの構成を示す回路図。Ｉｒｅｆミラー方式のセンスアンプの特性を示す図。第２の実施形態に係り、基準電流生成回路を示す回路図。第３の実施形態に係り、基準電流生成回路を示す回路図。第４の実施形態に係るＩｒｅｆ直結方式のセンスアンプを示す回路図。基準メモリセルに設定された閾値電圧とデータに対応した閾値電圧との関係を示す図。Ｉｒｅｆ直結方式のセンスアンプの特性を示す図。第５の実施形態に係るＩｒｅｆ直結方式のセンスアンプを示す回路図。第６の実施形態に係り、基準メモリセルの調整回路を含むＩｒｅｆ直結方式のセンスアンプを示す回路図。図１２の変形例を示す回路図。第７の実施形態に係り、基準メモリセルの調整回路を含むＩｒｅｆ直結方式のセンスアンプを示す回路図。図１４に示すセンスアンプに供給する電圧と基準電流の関係を示す図。第８の実施形態に係り、基準メモリセルの調整回路を含むＩｒｅｆ直結方式のセンスアンプを示す回路図。第８の実施形態の変形例を示す回路図。

符号の説明

１…メモリセルアレイ、８…第１の電圧生成回路、１０…コントローラ、ＳＡ１−ＳＡ３，ＳＡ１０…センスアンプ、ＭＣ…メモリセル、ＲＭＣ…基準メモリセル、ＣＭＣ１−ＣＭＣ３…カレントミラー回路、ＤＦＡ１−ＤＦＡ３…差動増幅器、２２、２２Ａ、２２Ｂ…基準電流生成回路、Ｒ１−Ｒ３…抵抗、４１、４２、４３…テストパッド、４４…制御回路。

Claims

少なくとも１つの基準メモリセルと、
ミラー比が異なる複数のカレントミラー回路を有し、前記基準メモリセルに流れる電流に基づき複数の基準電流を生成する基準電流生成回路と、
選択されたメモリセルに流れる電流を前記基準電流生成回路により生成された基準電流に基づき検出する複数のセンスアンプと
を具備することを特長とする不揮発性半導体記憶装置。
少なくとも１つの基準メモリセルと、
ミラー比が異なる複数のカレントミラー回路を有し、前記基準メモリセルに流れる電流に基づき複数の読み出し用基準電流を生成する第１の基準電流生成回路と、
ミラー比が異なる複数のカレントミラー回路を有し、前記基準メモリセルに流れる電流に基づき複数のベリファイ用基準電流を生成する第２の基準電流生成回路と
を具備することを特長とする不揮発性半導体記憶装置。
異なる閾値電圧が設定された複数の基準メモリセルと、
同一のミラー比を有し、前記複数の基準メモリセルが一方の入力端にそれぞれ接続され、出力端から対応する基準メモリセルに流れる電流と等しい基準電流をそれぞれ出力する複数のカレントミラー回路と、
前記複数のカレントミラー回路からそれぞれ出力される前記基準電流がそれぞれ供給され、選択されたメモリセルに流れる電流と前記基準電流を比較する複数のセンスアンプと
を具備することを特徴とする不揮発性半導体記憶装置。
異なる閾値電圧が設定された複数の基準メモリセルと、
前記複数の基準メモリセルから１つの基準メモリセルを選択する選択回路と、
前記選択回路により選択された前記１つの基準メモリセルに流れる基準電流と、選択されたメモリセルに流れる電流とを比較するセンスアンプと
を具備することを特徴とする不揮発性半導体記憶装置。
異なる閾値電圧が設定された読み出し用の複数の第１の基準メモリセルと、
異なる閾値電圧が設定されたベリファイ用の複数の第２の基準メモリセルと、
前記複数の第１、第２の基準メモリセルから１つの基準メモリセルを選択する選択回路と、
前記選択回路により選択された前記１つの基準メモリセルに流れる基準電流と、選択されたメモリセルに流れる電流とを比較するセンスアンプと
を具備することを特徴とする不揮発性半導体記憶装置。
一方入力端に選択されたメモリセルに流れる電流が供給され、他方入力端に基準メモリセルに流れる電流が供給されるセンスアンプと、
前記センスアンプと前記基準メモリセルの相互間に接続された第１のトランジスタと、
一端が前記センスアンプの他方入力端に接続された第２のトランジスタと、
前記第２の選択トランジスタの他端に接続された定電流源と、
一端が前記センスアンプの一方入力端に接続され、他端が前記第１のトランジスタの他端に接続された第３のトランジスタとを具備し、
前記基準メモリセルの調整時、前記第１のトランジスタをオフとし、前記第２、第３のトランジスタをオンとすることを特徴とする不揮発性半導体記憶装置。
前記センスアンプの定電流源に配置され、所定の電流値になるように設定された複数の抵抗と、
これら抵抗をデコードするデコード回路と
を具備することを特徴とする請求項６の不揮発性半導体記憶装置。
前記センスアンプの定電流源に配置され、所定の電流値になるように設定された複数の抵抗と、
これら抵抗をデコードするデコード回路と、
前記デコード回路に接続されたカレントミラー回路と
を具備することを特徴とする請求項６の不揮発性半導体記憶装置。
前記センスアンプの定電流源に配置され、所定の電流値になるように設定された複数の抵抗と、
これら抵抗をデコードするデコード回路と、
前記デコード回路に接続され、外部電源が供給されたカレントミラー回路と
を具備することを特徴とする請求項６の不揮発性半導体記憶装置。