KR100319626B1

KR100319626B1 - 플래시 메모리의 읽기 기준셀 문턱전압 조정회로

Info

Publication number: KR100319626B1
Application number: KR1019990020042A
Authority: KR
Inventors: 정원화
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-06-01
Filing date: 1999-06-01
Publication date: 2002-01-05
Also published as: KR20010001063A

Abstract

본 발명은 플래시 메모리의 읽기 기준셀 문턱전압 조정회로에 관한 것으로, 종래에는 프로그램 기준셀에 프로그램된 문턱전압과 동일한 문턱전압으로 읽기 기준셀과 메인셀을 프로그램하여 메인셀과 읽기 기준셀 데이터의 기준전압이 동일한 문턱전압을 갖음으로써, 읽기동작에서의 마진이 저하되어 신뢰성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 외부의 기준전압에 따라 프로그램에 사용되는 전류의 값을 설정하여 출력하는 프로그램전류설정부와; 상기 프로그램전류설정부의 전류값에 따라 읽기 기준셀과 메인셀을 프로그램하는 기준이되는 프로그램 기준전압을 프로그램 기준셀에 프로그램하는 기준전압 프로그램부와; 상기 기준전압 프로그램부의 프로그램 기준셀에 프로그램된 문턱전압과 동일한 문턱전압을 갖으며, 상기 프로그램전류설정부의 전류값에 따라 특정한 읽기 기준전압을 읽기 기준셀에 프로그램하는 읽기 기준셀부로 구성되는 플래시 메모리의 읽기 기준셀 문턱전압 조정회로에 있어서, 상기 외부의 기준전압에 따라 상기 기준전압 프로그램부의 인에이블을 제어하여, 프로그램 기준셀의 문턱전압을 조절하여 메인셀에 저장된 데이터의 문턱전압값보다 읽기 기준셀에 저장되는 기준전압의 문턱전압이 더 작도록 제어하는 문턱전압 제어부를 더 포함하여 읽기 기준셀의 읽기 기준전압의 문턱전압을 제어하여 읽기 동작에서의 마진을 확보하는 효과가 있다.

Description

플래시 메모리의 읽기 기준셀 문턱전압 조정회로{THRESHOLD VOLTAGE CONTROL CIRCUIT FOR READ REFERENCE CELL IN FLASH MEMORY}

본 발명은 플래시 메모리의 읽기 기준셀 문턱전압 조정회로에 관한 것으로, 특히 읽기동작에서 기준전압레벨을 만드는데 사용하는 읽기 기준셀과 메인셀이 동일한 문턱전압 분포를 갖도록함으로써 읽기 동작에서의 마진이 부족한 것을 감안하여, 외부에서 조정이 가능한 수단을 구비하여 읽기 기준셀의 문턱전압 범위를 메인셀의 문턱전압보다 작게 조정하여 센싱마진의 확보 및 플래시 메모리의 읽기동작속도를 향상시키는데 적당하도록 한 플래시 메모리의 읽기 기준셀 문턱전압 조정회로에 관한 것이다.

일반적으로, 멀티비트(multi-bit) 플래시 메모리는 외부의 신호에 따라 프로그램시 인가되는 전압값의 판단기준이 되는 프로그램 기준셀과, 그 프로그램 기준셀에 저장된 값에 따라 메인셀에 프로그램을 실시한 후, 그 메인셀에 저장된 데이터를 읽어 들일때 그 데이터의 값을 판단할 수 있도록 특정한 전압범위를 저장하는 읽기 기준셀을 포함한다. 종래에는 상기 메인셀에 저장되는 데이터의 문턱전압값과 읽기 기준셀에 저장되는 데이터의 문턱전압값이 동일하였으며, 이와 같은 종래 플래시 메모리의 읽기 기준셀 문턱전압 조정회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 플래시 메모리의 읽기 기준셀의 프로그램 블록도로서, 이에 도시한 바와 같이 외부의 기준전압(VEXTREF)을 인가받아 그 기준전압(VEXTREF)에 따라설정되는 전류인 프로그램신호(PGM)를 출력하는 기준전류설정부(10)와; 상기 기준전류설정부(10)에서 설정된 전류에의한 전압을 프로그램 기준셀에 인가하여 프로그램의 기준을 설정하는 기준전압 프로그램부(20)와; 상기 기준전류설정부(10)의 출력신호인 프로그램신호(PGM)에 따라 상기 기준전압 프로그램부(20)의 기준전압에 따라 프로그램된 메인셀(40)의 데이터를 읽을때 사용하는 읽기 기준셀을 프로그램하는 읽기 기준셀부(30)로 구성된다.

도2는 상기 기준전류설정부(10)와 기준전압 프로그램부(20)의 상세 회로도로서, 이에 도시한 바와 같이 상기 기준전류설정부(10)는 프로그램인에이블신호(PGMEN)에 따라 인에이블제어되어 기준전압의 역할을 하는 6V전압범위의 프로그램바이어스전압(PRBG_BL)과 외부의 기준전압(VEXTREF)의 차를 증폭하여 출력하는 차동증폭부(11)와; 상기 차동증폭부(11)의 출력값에 따라 결정되는 프로그램바이어스(PGMREFBIAS)를 출력하는 출력부(12)와; 상기 차동증폭부(11)의 출력전압에 따른 전류와 동일한 전류를 상기 기준전압 프로그램부(20)에 흐르게 하는 전류미러부(13)로 구성되며, 상기 기준전압 프로그램부(20)는 인에이블신호(PRBGEN)에 따라 인에이블신호를 출력하는 인에이블 제어부(21)와; 상기 전류미러부(13)의 프로그램바이어스(PGMREFBIAS)에 의한 전류와 동일한 전류를 흐르게 하는 전류미러부(22)와; 프로그램 인에이블신호(PRBGEN)에 따라 인에이블 제어되어, 외부의 프로그램인에이블신호(PRBG_BL)에 따라 상기 전류미러부(22)의 프로그램바이어스(PGMREFBIAS)에 의한 전류를 프로그램 기준셀(23)에 인가하여 그 프로그램 기준셀(23)을 프로그램하는 차동증폭부(24)로 구성된다.

또한, 도3은 종래 읽기 기준셀부(30)의 회로도로서, 이에 도시한 바와 같이 외부의 인에이블신호(RRGENEN, RRSLEN)를 조합 및 증폭하여 인에이블신호를 출력하는 인에이블제어부(31)와; 상기 인에이블제어부(31)의 인에이블신호에 따라 인에이블 제어되어 외부의 비트라인전압(RRSL_BL)과 읽기 기준셀(32)의 드레인전압(RRBL)의 전압차를 증폭하여 출력하는 제1차동증폭부(33)와; 상기 제1차동증폭부(33)의 출력신호에 따라 도통제어되어 셀바이어스(CELLBIAS)를 인가제어하여 상기 읽기 기준셀(32)의 드레인전압(RRBL)을 조절하는 엔모스 트랜지스터(NM1)와; 상기 셀바이어스(CELLBIAS)와 상기 기준전류설정부(10)의 프로그램바이어스(PGMREFBIAS)의 차를 출력하는 제2차동증폭부(34)와; 상기 제2차동증폭부(34)의 출력신호를 차동증폭하는 제3차동증폭부(35)와; 상기 제3차동증폭부의 출력신호(PSAO)와 외부에서 인가하는 제어신호(PSLENB), (RRPSLRSTB), (RRPSLSET)에 따라 출력신호를 출력하는 입출력제어부(36)와; 상기 입출력제어부(36)의 출력신호를 래치하여 그 출력을 상기 인에이블제어부(31)로 출력하여 그 인에이블신호를 변화시키는 래치부(37)와; 상기 래치부(37)의 출력신호에 따라 도통제어되어 외부로 프로그램이 완료됨을 알리는 프로그램종료신호(RRPGMEND)를 출력하는 엔모스 트랜지스터(NM2)로 구성된다.

이하, 상기와 같이 구성된 종래 플래시 메모리의 읽기 기준셀 문턱전압 조정회로의 동작을 첨부한 도면을 참조하여 상세히 설명한다.

도4는 종래 플래시 메모리의 읽기 기준셀 문턱전압 조정회로의 주요부분 파형도로서, 이에 도시한 바와 같이 초기 상태에서 프로그램 기준셀(23)은 문턱전압의 범위가 약3V의 범위를 갖도록 프로그램된다. 이때 프로그램 인에이블신호(PRSLEN)과프로그램 기준셀(23)의 워드라인신호(PREFWL)가 인가되면 비트라인측 전압(PRBL)은 외부의 비트라인전압(RRSL_BL)과 동일한 값인 1.25V로 지정된다. 이는 차동증폭부(22)를 통해 외부에서 인가된 비트라인전압(RRSL_BL)이 인가됨에 따라 엔모스 트랜지스터(NM3)을 도통시켜 상기 비트라인전압(RRSL_BL)이 실제 비트라인전압(PRBL)에 영향을 주어 그 값을 설정한다.

그 다음, 상기 비트라인전압(PRBL)이 설정되면, 그에 따른 전류가 전류미러부(22)에 흐르게 되며, 그 전류에 의해 기준전류설정부(10)의 전류미러부(13)에 상기 전류비러부(22)와 동일한 전류가 흐르게 된다. 이때의 전류는 약 20마이크로암페어 정도이며, 이와 거의 동시에 프로그램 인에이블신호(PRPGMBEN)가 인가되어 프로그램 바이어스(PGMREFBIAS)가 설정된다.

그 다음, 상기 읽기 기준셀부(30)는 상기 인에이블신호(RRGENEN)(RRSLEN)의 인가에 따라 인에이블신호를 출력하며, 이 인에이블신호는 차동증폭부(33),(34), (35)를 인에이블시키며, 상기 제1차동증폭부(33)에 의해 읽기 기준셀(32)의 비트라인전압(RRBL)은 외부의 비트라인전압(PRGENEN)값인 약 6V로 설정된다.

초기에 읽기 기준셀(32)은 프로그램되지 않은 상태이며, 그 읽기 기준셀(32)의 워드라인전압을 약 5.5V로 설정하여 인가하면, 최초에는 상기 읽기 기준셀(32)의 셀전류가 많이 흐르며, 시간이 경과하여 읽기 기준셀(32)의 프로그램이 어느정도 완료되어 가면서 셀전류가 줄어들게 되며, 이에 따라 셀바이어스(CELLBIAS)는 그 전압값이 증가하게 된다.

이에 따라, 상기 셀바이어스(CELLBIAS)와 프로그램기준바이어스(PGMREFBIAS)의 차를 증폭하여 출력하는 제2차동증폭부(34)는 셀바이어스(CELLBIAS)가 증가됨을 증폭하고, 제2차동증폭부(34)의 출력신호의 차를 증폭하는 제3차동증폭부와, 래치부(37)에 의해 그 출력은 고정되며, 엔모스 트랜지스터(NM2)를 도통시켜 프로그램이 종료됨을 알리는 프로그램종료신호(RRPGMEND)가 외부로 출력되도록 함과 아울러 상기 인에이블제어부(31)의 동작을 제어하게 된다.

이와 같은 읽기 기준셀(32)의 프로그램과정은 상기 프로그램 기준셀에 설정된 문턱전압값에 따라 메인셀(40)의 문턱전압과 동일한 값으로 설정된다.

즉 도5는 종래 메인셀(40)과 읽기 기준셀(32)의 문턱전압 분포를 보인 그래프도로서, 이에 도시한 바와 같이 상기 기준셀(32)에 저장된 데이터(REF1, REF2, REF3)는 메인셀(40)에 저장된 데이터(11, 10, 00, 01)의 전압값 사이에 위치하여 멀티비트의 플래시 메모리에 저장된 데이터를 읽는 과정에서 그 메인셀(40)에 저장된 데이터의 전압범위를 구분하여 다수의 비트를 구분하게 된다. 이때, 동일한 전압 즉 특정한 데이터로 인식할 수 있는 전압의 범위인 문턱전압값은 메인셀(40)에 저장되는 데이터와 읽기 기준셀에 저장되는 데이터가 프로그램 기준셀(23)에 설정된 값에 의존하기 때문에 상기 메인셀(40)의 데이터와 읽기 기준셀(32)의 데이터는 동일한 문턱전압값을 갖게 된다.

상기한 바와 같이 종래 플래시 메모리의 읽기 기준셀 문턱전압 조정회로는 읽기 기준셀과 메인셀의 데이터를 프로그램 기준셀에 설정된 문턱전압값에 따라 동일하게 설정함으로써, 메인셀의 데이터의 값을 판단할때, 읽기 기준셀의 데이터가 갖는 문턱전압의 범위가 넓어 판단이 정확하지 않으며, 그 판단의 마진이 적어 오류가 발생할 수 있는 문제점이 있었다. 또한, 읽기 기준셀을 프로그램하기 위해 여러회로를 거쳐야 함으로써, 동작속도가 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 외부의 제어신호에 따라 메인셀의 데이터 문턱전압값보다 적은 문턱전압범위를 갖도록 설정할 수 있는 플래시 메모리의 읽기 기준셀 문턱전압 조정회로를 제공함에 그 목적이 있다.

도1은 종래 플래시 메모리의 읽기 기준셀의 프로그램블록도.

도2는 도1에 있어서, 플래시 메모리의 기준전류 설정부와 기준전압 프로그램부의 상세 회로도.

도3은 도1에 있어서, 읽기 기준셀부의 상세 회로도.

도4는 도2의 주요부분 파형도.

도5는 종래 메인셀에 저장되는 데이터와 읽기 기준셀에 프로그램되는 기준전압의 문턱전압관계를 보인 그래프도.

도6은 본 발명 플래시 메모리의 읽기 기준셀의 프로그램블록도.

도7은 도6에 있어서, 플래시 메모리의 기준전류 설정부와 기준전압 프로그램부의 상세 회로도.

도8은 도7의 주요부분 파형도.에 있어서, 읽기 기준셀부의 상세 회로도.

도9는 본 발명에 의해 메인셀에 저장되는 데이터와 읽기 기준셀에 프로그램되는 기준전압의 문턱전압관계를 보인 그래프도.

***도면의 주요 부분에 대한 부호의 설명***

10:기준전류 설정부 20:기준전압 프로그램부

30:읽기 기준셀부 40:메인셀

11:차동증폭부 12:출력부

13:전류미러부 21,31:인에이블 제어부

22:전류미러부 23:프로그램 기준셀

24:차동증폭부 32:읽기 기준셀

33~35:제1 내지 제3차동증폭부 36:입출력제어부

37:래치부

상기와 같은 목적은 외부로 부터 인가되는 기준전압에 따라 프로그램에 사용되는 전류의 값을 설정하여 출력하는 프로그램전류설정부와; 상기 프로그램전류설정부의 전류값에 따라 읽기 기준셀과 메인셀을 프로그램하는 기준이되는 프로그램 기준전압을 프로그램 기준셀에 프로그램하는 기준전압 프로그램부와; 상기 기준전압 프로그램부의 프로그램 기준셀에 프로그램된 문턱전압과 동일한 문턱전압을 갖으며, 상기 프로그램전류설정부의 전류값에 따라 특정한 읽기 기준전압을 읽기 기준셀에 프로그램하는 읽기 기준셀부로 구성되는 플래시 메모리의 읽기 기준셀 문턱전압 조정회로에 있어서, 상기 외부의 기준전압에 따라 상기 기준전압 프로그램부의 인에이블을 제어하여, 상기 프로그램 기준셀의 문턱전압을 조절하여 메인셀에 저장된 데이터의 문턱전압값보다 읽기 기준셀에 저장되는 기준전압의 문턱전압이 더 작도록 제어하는 문턱전압 제어부를 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도6는 본 발명 플래시 메모리의 읽기 기준셀의 프로그램 블록도로서, 이에 도시한 바와 같이 외부의 기준전압(VEXTREF)을 인가받아 해당하는 전류를 설정하여, 그 전류를 프로그램시 사용하는 프로그램 제어신호(PGM)로 하여 출력하는 기준전류설정부(10)와; 상기 기준전류설정부(10)의 프로그램 제어신호(PGM)에 따라 프로그램 기준셀을 프로그램하는 기준전압 프로그램부(20)와; 상기 기준전압 프로그램부(20) 또는 상기 기준전류설정부(10)의 프로그램 제어신호(PGM)에 따라 프로그램되는 메인셀(40)과; 상기 기준전압 프로그램부(20) 또는 상기 기준전류설정부(10)의 프로그램 제어신호(PGM)에 따라 읽기 기준셀을 프로그램하며, 읽기 동작에서 상기 메인셀(40)에 프로그램된 값을 읽기 기준셀에 프로그램된 전압값을 기준으로 판단하는 읽기 기준셀부(30)로 구성된다.

도7은 상기 도6에 있어서, 기준전류설정부(10)와 기준전압 프로그램부(20)의 상세 회로도로서, 이에 도시한 바와 같이 종래 기술을 보인 도2의 기술구성에서, 외부의 기준전압(VEXTREF)을 반전하는 인버터(INV1)와; 상기 인버터(INV1)의 출력신호와 프로그램 인에이블신호(PRBGEN)를 낸드조합하여 그 결과에 따라 상기 기준전압 프로그램부(20)의 인에이블을 제어하여, 기준전압 프로그램부(20) 내에 구비된 프로그램 기준셀(23)의 문턱전압을 조정하는 문턱전압 제어부(25)를 더 포함하여 구성되며, 상기 읽기 기준셀부(30)는 종래와 동일한 구성을 갖는다.

도8은 본 발명 플래시 메모리의 읽기 기준셀 문턱전압 조정회로의 주요부분 파형도로서, 이에 도시한 바와 같이 먼저 외부의 기준전압(VEXTREF)을 메인셀(40)의소거상태인 3V와 프로그램상태인 4V의 중간값인 3.5V로 인가한다.

이와 같이 외부의 기준전압(VEXTREF)를 인가받은 인버터(INV1)은 그 외부의 기준전압(VEXTREF)를 반전하여 출력하며, 그 인버터(INV1)의 출력신호와 인에이블신호(PRBGEN)를 낸드조합하는 낸드게이트(NAND1)의 출력신호에 따라 인에이블제어부(21)를 동작시키며, 이에 따라 차동증폭부(22)가 인에이블되어, 프로그램 기준셀(23)의 드레인측전압(PRBLN)을 약 6V로 설정한다.

상기 프로그램 기준셀(23)의 전압이 설정된 후, 전류미러부(24)는 약 35마이크로암페어의 전류를 흐르게 하며, 이는 기준전류설정부(10)의 전류미러부(13)에도 흐르게 되며, 차동증폭부(11)와 출력부(12)의 동작에 따라 프로그램바이어스(PGMREFBIAS)가 약 8V로 설정되어 출력된다.

그 다음, 상기 읽기 기준셀부(30)는 인에이블신호(RRGENEN)(RRSLEN)의 인가에 따라 인에이블신호를 출력하며, 이 인에이블신호는 차동증폭부(33),(34),(35)를 인에이블시키며, 상기 제1차동증폭부(33)에 의해 읽기 기준셀(32)의 비트라인전압(RRBL)은 외부의 비트라인전압(PRGENEN)값인 약 6V로 설정된다.

초기에 읽기 기준셀(32)은 프로그램되지 않은 상태이며, 그 읽기 기준셀(32)의 워드라인전압을 약 7V로 설정하여 인가하면, 최초에는 상기 읽기 기준셀(32)의 셀전류가 많이 흐르며, 시간이 경과하여 읽기 기준셀(32)의 프로그램이 어느정도 완료되어 가면서 셀전류가 줄어들게 되며, 이에 따라 셀바이어스(CELLBIAS)는 그 전압값이 증가하게 된다.

이와 같은 과정의 수행중에 상기 외부의 전원전압(VEXTREF)이 저전위로 인가되면, 상기 낸드게이트(NAND1)의 출력신호가 변화되고, 이에 따라 인에이블제어부(21)의 동작을 제어하며, 그 인에이블제어부(21)의 제어를 받는 차동증폭부(24), 전류미러부(22)를 디스에이블시켜 상기 프로그램 기준셀(23)의 문턱전압을 조절하게 된다.

상기한 바와 같이 읽기 기준셀(32)의 프로그램과정은 상기 프로그램 기준셀(23)에 설정된 문턱전압값에 따라 설정되므로, 그 읽기 기준셀(32)의 문턱전압값을 변화시킴으로써, 읽기 기준셀(32)의 문턱전압값을 변화시킬 수 있으며, 상기 외부의 기준전압(VEXTREF)값을 변화시켜 다수의 읽기 기준전압을 읽기 기준셀(32)에 프로그램한다.

도9는 본 발명에 의해 설정되는 메인셀(40)과 읽기 기준셀(32)의 문턱전압 분포를 보인 그래프도로서, 이에 도시한 바와 같이 상기한 동작을 통해 읽기 기준셀(32)에 저장된 데이터(REF1, REF2, REF3)는 메인셀(40)에 저장된 데이터(11, 10, 00, 01)의 전압값 사이에 위치하여 멀티비트의 플래시 메모리에 저장된 데이터를 읽는 과정에서 그 메인셀(40)에 저장된 데이터의 전압범위를 구분하여 다수의 비트를 구분하게 되며, 메인셀(40)의 문턱전압값보다 작은 문턱전압을 갖는 기준 데이터(REF1,REF2,REF3)를 외부의 전압을 이용하여 조절할 수 있도록 하여, 데이터 센싱속도를 향상시킴과 아울러 그 센싱마진을 향상시킬 수 있게 된다.

상기한 바와 같이 본 발명은 외부에서 인가하는 기준전압에 따라 읽기 기준셀에 프로그램되는 다수의 읽기 기준전압의 문턱전압을 메인셀에 저장된 데이터의 문턱전압값으로 조절하는 것이 가능하게 되어, 메인셀에 저장된 데이터의 센싱마진을 확보하여 데이터의 신뢰성을 향상시키는 효과와 아울러 센싱동작속도를 향상시키는 효과가 있다.

Claims

칩의 외부로 부터 인가되는 기준전압에 따라 프로그램에 사용되는 전류의 값을 설정하여 출력하는 프로그램전류설정부와; 상기 프로그램전류설정부의 전류값에 따라 읽기 기준셀과 메인셀을 프로그램하는 기준이되는 프로그램 기준전압을 프로그램 기준셀에 프로그램하는 기준전압 프로그램부와; 상기 기준전압 프로그램부의 프로그램 기준셀에 프로그램된 문턱전압과 동일한 문턱전압을 갖으며, 상기 프로그램전류설정부의 전류값에 따라 특정한 읽기 기준전압을 읽기 기준셀에 프로그램하는 읽기 기준셀부로 구성되는 플래시 메모리의 읽기 기준셀 문턱전압 조정회로에 있어서, 상기 외부의 기준전압에 따라 상기 기준전압 프로그램부의 인에이블을 제어하여, 상기 프로그램 기준셀의 문턱전압을 조절하여 메인셀에 저장된 데이터의 문턱전압값보다 읽기 기준셀에 저장되는 기준전압의 문턱전압이 더 작도록 제어하는 문턱전압 제어부를 더 포함하여 된 것을 특징으로 하는 플래시 메모리의 읽기 기준셀 문턱전압 조정회로.
제 1항에 있어서, 상기 문턱전압 제어부는 외부에서 인가되는 기준전압을 반전하는 인버터와; 상기 인버터의 출력신호와 기준전압 프로그램부를 인에이블을 제어하는 인에이블신호를 낸드조합하여 상기 기준전압 프로그램부를 인에이블제어하는 낸드게이트로 이루어진 것을 특징으로 하는 플래시 메모리의 읽기 기준셀 문턱전압 조정회로.