KR19980058694A - 불휘발성 반도체 메모리 장치의 더미 셀 구동회로 - Google Patents

불휘발성 반도체 메모리 장치의 더미 셀 구동회로 Download PDF

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Abstract

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 데이터 판독시 메모리 셀의 기준이 되는 더미 셀의 문턱전압을 재조정할 수 있는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로에 관한 것으로서, 본 발명은 프로그램 또는 소거 상태에 따라 소정의 셀 전류가 흐르거나 차단되는 메모리 셀과, 소정의 기준전류를 흘려주기 위해 불휘발성 셀 트랜지스터로 구비된 더미 셀과, 상기 셀 어레이에 전기적으로 연결된 데이터 라인과 상기 불휘발성 셀 트랜지스터의 드레인 단자에 전기적으로 연결된 더미 데이터 라인으로 각각 상기 셀 전류 및 상기 기준전류를 공급하는 감지증폭회로를 구비한 불휘발성 반도체 메모리 장치의 더미 셀 구동회로에 있어서, 외부로부터 인가되는 제 1 신호에 응답하여, 상기 더미 셀의 불휘발성 셀 트랜지스터의 제어게이트 단자로 소정레벨의 제 1 전압을 공급하는 제 1 전압공급부와; 외부로부터 인가되는 제 2 신호및 제 3 신호를 입력받아, 상기 제 2 신호에 응답하여 상기 불휘발성 셀 트랜지스터의 드레인 단자에 전기적으로 연결된 상기 더미 데이터 라인으로 소정레벨의 제 2 전압을 공급하고 상기 제 3 신호에 응답하여 상기 더미 데이터 라인을 접지전압으로 디스챠지시키는 제 2 전압공급부로 이루어졌다.

Description

불휘발성 반도체 메모리 장치의 더미 셀 구동회로(a circuit of driving dummy cell of non volatile semicondutor memory device)
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 데이터 판독시 메모리 셀의 기준이 되는 더미 셀의 문턱전압을 재조정할 수 있는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로에 관한 것이다.
도 1에는 종래기술에 따른 센스앰프회로를 구비한 불휘발성 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.
도 1에 도시된 불휘발성 반도체 메모리 장치는 셀 어레이(100), 로우 디코더(110), 칼럼 디코더(120), 칼럼 게이트부(130), 더미 셀(200), 그리고 감지증폭회로(300)로 구성되어 있다. 상기 셀 어레이(100)는 데이터를 저장하기 위한 영역으로 복수개의 워드라인들(W/L0 - W/L2), 복수개의 비트라인들(B/L0 - B/L2), 그리고 상기 각 워드라인과 상기 각 비트라인이 교차되는 것에 각각 형성된 복수개의 메모리 셀들(MC0 - MC40)로 이루어졌다. 상기 로우 디코더(110)는 상기 셀 어레이(100)의 소정 워드라인을 선택하기 위한 것이며, 상기 칼럼 디코더(120)는 상기 칼럼 게이트부(130)를 통해 상기 셀 어레이(100)의 소정 비트라인을 선택하기 위한 것이다. 그리고, 상기 감지증폭회로(300)는 제 1 기준전류발생부(310), 제 2 기준전류발생부(320), 그리고 비교부(330)로 구성되어 있다. 상기 셀 어레이(100) 내의 선택된 메모리 셀(MC20)의 상태를 판독하기 위해서는 상기 메모리 셀(MC20)의 드레인 단자에 연결된 비트라인(B/L1)에 대응되는 데이터 라인(D/L)을 통해 소정의 셀 전류(ICELL)를 흘려준다. 그리고, 상기 선택된 메모리 셀(MC20)의 기준이 되는 셀(200, MSC100)(이하, 더미 셀)로 더미 데이터 라인(DD/L)을 통해 소정의 기준전류[여기서, 상기 기준전류의 양은 상기 선택된 메모리 셀(MC20)이 온 셀(on cell)일 때와 오프 셀(off cell)일 때 상기 메모리 셀(MC20)을 통해 빠져나가는 전류양의 절반]를 흘려주게 된다. 이로써, 상기 선택된 메모리 셀(MC20)과 대응되는 더미 셀(MSC100)을 통해 각각 빠져나가는 전류의 양을 감지하여 상기 선택된 메모리 셀(MC20)이 온 셀 또는 오프 셀인가를 판별하여 이에 대응되는 데이터를 출력하게 된다.
그리고, 상기 제 1 기준전류발생부(310)는 상기 메모리 셀(MC20)로 일정한 셀 전류(ICELL)를 흘려주기 위한 것이고, 상기 제 2 기준전류발생부(320)는 상기 더미 셀(MSC100)로 일정한 기준전류(IREF)를 흘려주기 위한 것이다. 상기 비교부(330)는 상기 선택된 메모리 셀(MC20)과 상기 더미 셀(MC100)을 통해 빠져나간 전류의 양을 감지하여 이에 대응되는 셀 데이터를 출력한다. 즉, 상기 제 1 기준전류발생부(310)는 외부로부터 인가되는 센스앰프 인에이블 신호에 응답하여 상기 셀 전류(ICELL)를 공급하며, 복수개의 NMOS 트랜지스터들(MSN50, MSN55, MSN60)과 복수개의 PMOS 트랜지스터들(MSP50, MSP55)로 이루어졌다. 그리고, 상기 제 2 기준전류발생부(320)는 상기 센스앰프 인에이블 신호에 응답하여 상기 기준전류(IREF)를 공급하며, 복수개의 NMOS 트랜지스터들(MSN0, MSN5, MSN10)과 복수개의 PMOS 트랜지스터들(MSP0, MSP5)로 이루어졌다. 상기 제 2 기준전류발생부(320)는 전달 트랜지스터로 동작하는 상기 NMOS 트랜지스터(MSN10)를 통해 상기 PMOS 트랜지스터(MSP5)로부터 공급되는 약 +1 - +2볼트의 전압이 상기 더미 데이터 라인(DD/L)으로 전달된다. 상기 더미 데이터 라인(DD/L)의 전압은 상기 기준전류(IREF)에 의해 약간의 변화가 발생할 수 있다. 그리고, 이의 변화는 상기 PMOS 트랜지스터(MSP0)와 상기 NMOS 트랜지스터(MSN5)에 의해 더미바이어스라인(DBIAS)을 통해 증폭되며, 이로인해 더미센싱라인(DS0)에서는 큰 변화가 나타내어진다. 이러한 현상을 네거티브 피드백(negative feedbak)이라 부른다.
상기 센스앰프 인에이블 신호가 로우 레벨(low level)로 천이될 경우, 상기 트랜지스터들(MSP0, MSN5)이 인에이블되어 상기 더미바이어스라인(DBIAS)에 일정전압을 유지시켜 주게 된다. 일반적으로 상기 더미 셀(MSC100)로 공급되는 상기 기준전류(IREF)의 양은 온 상태시 메모리 셀을 통해 빠져나가는 전류의 절반이 되도록 설정함으로써, 상기 비교부(330)의 일 입력단자에 연결된 더미센싱라인(DS0)의 전압을 항상 일정하게 유지시켜주게 된다. 그리고, 상기 셀 어레이(100) 내의 임의의 메모리 셀을 선택하기 위해서, 상기 로우 디코더(110)를 통해 메모리 셀들의 제어 게이트 전극들이 공통연결된 워드라인들 중 선택된 워드라인(W/L1)으로 전원전압(예를들면, 5볼트)을 인가한다. 그리고, 상기 칼럼 디코더(120)는 칼럼 게이트부(130)를 통해 상기 선택된 메모리 셀(MC20)의 드레인 단자가 연결되어 있는 비트리인(B/L1)을 선택함으로써 하나의 메모리 셀(MC20)이 선택된다. 이러한 상태에서, 상기 제 1 기준전류발생부(310)의 전달 트랜지스터인 NMOS 트랜지스터(MSN60)를 통해 PMOS 트랜지스터(MSP55)로부터 공급되는 약 +1 - +2볼트의 전압이 상기 선택된 비트라인(B/L1)에 대응되는 데이터 라인(D/L)으로 인가된다.
상기 제 1 기준전류발생부(310)는 선택된 상기 메모리 셀(MC20)이 온 셀인 경우, 상기 셀 전류(ICELL)가 존재하게 되어 즉, 선택된 상기 메모리 셀(MC20)을 통해 빠져나가는 전류가 생기게 된다. 이로인해, 상기 비교부(330)의 일 입력단자에 연결된 센싱라인(SO)의 전압이 타 입력단자에 연결된 더미센싱라인(DS0)의 전압에 비해 상대적으로 낮은 전압으로 챠지된다. 반면, 선택된 상기 메모리 셀(MC20)이 오프 셀인 경우에는 상기 메모리 셀(MC20)을 통해 빠져나가는 전류 즉, 상기 셀 전류(ICELL)가 미미하여 상기 센싱라인(SO)의 전압이 상기 더미센싱라인(DSO)의 전압에 비해 상대적으로 높은 전압으로 챠지된다. 따라서, 상기 비교부(330)는 상기 제 1 기준전류발생부(310)와 상기 제 2 기준전류발생부(320)에 의해 생성된 상기 센싱라인(S0)과 상기 더미센싱라인(DS0)의 전압차를 입력으로하여 이를 증폭한다. 여기서, 알아두어야 할 사항은 상기 셀 어레이(100) 구성에 대한 정상적인 독출동작이 가능하기 위해서는 상기 제 2 기준전류발생부(320)의 기준전류(IREF)는 제조공정 및 온도 등의 변화에 대해서 메모리 셀의 온 상태와 오프 상태를 항상 절반의 형태를 유지시켜야 한다는 사실이다.
그리고, 통상적인 NOR형 플래쉬 메모리 장치에 있어서, 상기 제 2 기준전류발생부(320)로부터 공급되는 기준전류(IREF)가 빠지는 경로인 더미 셀(또는 기준 셀)로 사용되는 MOS 트랜지스터(MSC100)는 주로 셀 어레이(100) 내의 메모리 셀과 동일한 타입의 형태를 사용한다. 왜냐하면, 상기 더미 셀(MSC100)을 상기 셀 어레이(100) 내의 메모리 셀(MC)과 동일한 구조로 사용함으로써 제조 공정에서 상기 더미 셀(MSC100)은 상기 메모리 셀(MC)의 프로세스 변화에 대해 같은 변화를 가질 수 있고, 아울러 온도 변화시에도 상기 메모리 셀과 같은 변화를 가질 수 있기 때문이다.
그러나, 상술한 종래의 불휘발성 반도체 메모리 장치에 의하면, 통상적으로 제 2 기준전류발생부(320)로부터 공급되는 기준전류(IREF)가 빠져나가는 더미 셀(dummy cell)은 상기한 이유로 인해 반도체 제조 공정에서 결정된 문턱전압(Vth, Threshold voltage)을 가지게 된다. 따라서, 상기 더미 셀이 반도체 제조 공정에 의해 원하는 문턱전압으로 설정되지 않았을 경우, 상기 더미 셀의 문턱전압을 원하는 전압레벨로 재조정할 수 없는 문제점이 생겼다. 아울러, 이러한 문제점으로 인해 데이터 독출 동작시 온 셀을 오프 셀로 또는 오프 셀을 온 셀로 잘못된 데이터를 판독하는 문제점도 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 데이터 판독시 메모리 셀의 기준이 되는 더미 셀의 문턱전압을 재조정할 수 있는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로를 제공하는데 있다.
도 1은 종래기술에 따른 불휘발성 반도체 메모리 장치의 구성을 보여주는 블록도;
도 2는 NOR형 메모리 셀의 구조를 보여주는 단면도;
도 3은 각 동작모드시 인가되는 전압을 보여주는 도표;
도 4는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 더미 셀 구동회로의 구성을 보여주는 블록도;
도 5는 본 발명에 따른 동작 타이밍도;
*도면의 주요 부분에 대한 부호 설명
100 : 셀 어레이110 : 로우 디코더
120 : 칼럼 디코더130 : 칼럼 게이트부
200 : 더미 셀300 : 감지증폭회로
410 : 제 1 전압공급부420 : 제 2 전압공급부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 프로그램 또는 소거 상태에 따라 소정의 셀 전류가 흐르거나 차단되는 메모리 셀과, 소정의 기준전류를 흘려주기 위해 불휘발성 셀 트랜지스터로 구비된 더미 셀과, 상기 셀 어레이에 전기적으로 연결된 데이터 라인과 상기 불휘발성 셀 트랜지스터의 드레인 단자에 전기적으로 연결된 더미 데이터 라인으로 각각 상기 셀 전류 및 상기 기준전류를 공급하는 감지증폭회로를 구비한 불휘발성 반도체 메모리 장치의 더미 셀 구동회로에 있어서, 외부로부터 인가되는 제 1 신호에 응답하여, 상기 더미 셀의 불휘발성 셀 트랜지스터의 제어게이트 단자로 소정레벨의 제 1 전압을 공급하는 제 1 전압공급부와; 외부로부터 인가되는 제 2 신호및 제 3 신호를 입력받아, 상기 제 2 신호에 응답하여 상기 불휘발성 셀 트랜지스터의 드레인 단자에 전기적으로 연결된 상기 더미 데이터 라인으로 소정레벨의 제 2 전압을 공급하고 상기 제 3 신호에 응답하여 상기 더미 데이터 라인을 접지전압으로 디스챠지시키는 제 2 전압공급부를 포함한다.
이 실시예에 있어서, 상기 제 1 전압은 약 0볼트 - 3볼트 범위의 전압으로 인가되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 전압은 약 6볼트 - 7볼트 범위의 전압으로 인가되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 전압공급부는 제 1 및 제 2 MOS 트랜지스터들과 제 3 내지 제 4 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 MOS 트랜지스터들은 각각 n채널 도전형의 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 내지 제 4 MOS 트랜지스터들은 각각 p채널 도전형의 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 전압공급부는 제 5 내지 제 7 MOS 트랜지스터들과 제 8 내지 제 10 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 5 내지 제 7 MOS 트랜지스터들은 각각 n채널 도전형의 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 8 내지 제 10 MOS 트랜지스터들은 각각 p채널 도전형의 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이와같은 회로에 의해서, 반도체 제조 공정 또는 기타 원인으로 인해 더미 셀이 원하지 않는 문턱전압으로 설정되더라도 본 발명에 따른 더미 셀 구동회로를 통해 더미 셀의 문턱전압을 원하는 레벨로 재조정함으로써 독출 동작시 마진확보 및 오동작을 방지할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 2 내지 5에 의거하여 상세히 설명한다.
도 2 내지 도 5에 있어서, 도 1에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 2에는 일반적으로 사용되는 불휘발성 메모리 셀의 구조를 보여는 단면도가 도시되어 있다.
도 2에 도시된 NOR형 플래쉬 메모리 셀은 P형 반도체기판(1)상에 채널 영역(2)을 사이에 두고 N형의 소오스 영역(3)과 드레인 영역(4)이 형성되어 있다. 그리고, 상기 채널 영역(2) 상부에 게이트절연막(5), 부유게이트(6, floating gate), ONO막(7), 그리고 제어게이트(8, control gate)가 순차적으로 형성되어 있다. 여기서, 상기 게이트절연막(5)은 약 100Å 이하의 얇은 절연막(또는 산화막)으로 형성된다. 통상적인 NOR형 플래쉬 메모리의 동작에 의하면, 상기 플래쉬 메모리 셀은 상기 드레인 영역(4)과 인접한 채널영역(2)에서 상기 부유게이트(6)로 전자들이 주입되는 핫 일렉트론 인젝션(hot electron injection) 방식에 의해 프로그램된다. 일반적인 상기 인젝션 방법은 상기 소오스 영역(3)과 P형 반도체기판 영역(1)을 접지하고, 상기 제어게이트(8)에는 높은 고전압(예를들면, +12볼트)을 인가하고, 상기의 드레인 영역(4)에는 핫 일렉트론 인젝션을 발생시키기 위해 적당한 양의 전압(예를들면, 6 - 7볼트)을 인가함으로써 이루어진다. 상기 프로그램 방법으로 음의 전하가 상기 부유게이트(6)에 충분하게 축적되며, 상기 부유게이트(6)의 (-)전위는 일련의 독출동작이 수행되는 동안, 상기 메모리 셀의 문턱전압을 높이는 역할을 한다.
주로, 독출 동작은 메모리 셀의 상기 드레인 영역(4)에 1 - 2볼트를 인가하고, 상기 제어게이트(8)에는 일정한 전압 또는 전원전압(VCC)을 인가하고, 상기 소오스 영역(3)에는 0볼트를 인가함으로써 이루어진다. 상기한 바와같은 독출동작이 수행되면, 상기 프로그램 동작에 의해 문턱전압이 높아진 메모리 셀은 드레인 영역(4)로부터 소오스 영역(3)로 전류가 주입되는 것을 방지하게 되며, 이때 상기 메모리 셀은 오프되었다고 한다. 또한, NOR형 플래쉬 메모리의 동작에 의하면, 소오스 영역(3)에서 제어게이트(8)로의 F-N 터널링(Fowler-Nordheim tunneling)이 발생함으로써, 플래쉬 메모리 셀은 소거된다. 일반적인 상기 터널링 방법은 높은 고전압(예를들면, +12볼트)을 상기 소오스 영역(3)에 인가하고, 상기 제어게이트(8)와 상기 반도체기판(1)에는 0볼트를 인가함으로써 이루어진다. 이때, 상기 드레인 영역(4)은 소거의 효과를 극대화시키기 위해 고임피던스 상태(예를들면, 플로팅 상태)로 되어 있다.
상기한 바와같은 소거 방법에 의해 상기 제어게이트(8)와 상기 소오스 영역(3) 사이에는 강한 전계(electric field)가 형성되게 되고, 이로인해 상기 F-N 터널링이 발생하여 상기 부유게이트(6) 내의 음의 전하를 상기 소오스 영역(3)으로 방출시킨다. 통상적으로 상기 F-N 터널링은 6-7MV/cm의 전계가 게이트절연막(5) 사이에 인가되었을 때 발생하게 되는데, 상기 부유게이트(6)와 상기 소오스 영역(3) 사이에는 100Å 이하의 얇은 게이트절연막(5)이 형성되어 있기 때문에 상기 F-N 터널링이 가능하다. 상기 소거 방법으로 음의 전하가 상기 부유게이트(6)로부터 상기 소오스 영역(3)으로 방전되어, 일련의 독출 동작이 수행되는 동안, 상기 메모리 셀의 문턱전압을 낮추는 역할을 한다. 일반적인 플래쉬 메모리 셀 어레이 구성에 있어서, 각각의 소오스 영역(3)은 메모리의 고집적화를 위해 공통 연결된다. 이로인해, 상기 소거방법에 의해서는 복수개의 셀들이 동시에 소거되게 되며, 소거단위는 각각의 소오스 영역(3)이 연결된 영역에 따라 결정하게 된다.
일련의 독출 동작이 발생하는 동안, 상기 소거동작에 의해 문턱전압이 낮아진 메모리 셀은 상기 제어게이트(8)에 일정전압 또는 전원전압(VCC)을 인가하게 되면, 상기 드레인 영역(4)으로부터 상기 소오스 영역(3)으로 전류경로가 형성되는데, 이때 메모리 셀은 온되었다고 한다. 하지만, NOR형 플래쉬 메모리의 구성에 있어서, 상기의 소거동작에 의해 복수개의 메모리 셀은 모두 양의 문턱전압을 가져야 한다. 만약, 음의 문턱전압을 가진 메모리 셀이 존재하는 경우에는 상기 메모리 셀의 제어게이트(8)에 접지전위를 가지는 선택되지 않은 상태에서도 누설전류(leakage current)가 발생하게 되어 선택된 메모리 셀이 오프 상태에서 온 상태로 판독되는 오동작이 발생할 수 있다. 따라서, 이의 문제점을 해결하기 위해 사용되는 방법에는 이 분야에서 잘 알려진 자기 수렴법(self-convergence)이 사용되고 있다.
상기 자기수렴법은, 일반적으로, 소거동작을 수행한 후 터널링 전류에 의한 약한 프로그램 상태(soft proramming)에 상당하는 바이어스(예를들면, 0 - 3볼트)를 메모리 셀의 상기 제어게이트(8)에 인가한다. 그리고, 상기 메모리 셀의 상기 드레인 영역(4)에는 핫 일렉트론 인젝션을 발생시키기 위해 적당한 양의 전압(예를들면, 6 - 7볼트)을 인가한다. 이로써, 음의 문턱전압을 갖는 비선택된 메모리 셀이 양의 문턱전압을 갖는 메모리 셀로 바뀌게 된다. 상기의 방법을 통해서 자기 수렴을 할 수 있는 이유는 다음과 같다. 지나치게 소거시킨 메모리 셀의 게이트 단자에 프로그램 모드의 전압을 인가한 경우에 터널링 막(여기서, 상기 터널링 막이란 게이트절연막을 의미한다.)에 전계가 발생한다. 그리고, 프로그램이 진행되면 부유게이트(6)에 축적되는 전자들에 의해 상기 터널링 막에 생긴 전계가 완화되어 더 이상의 프로그램이 진행되지 않는 일종의 자기제한(self-limit) 기능이 작용하기 때문이다. 또한, 상기 반도체기판(1)으로부터 상기 부유게이트(6)로의 터널링 주입이 상기 부유게이트(6)로부터 상기 반도체기판(1)으로의 터널링에 비해 불균일성이 적기 때문이다. 도 3에는 각 동작모드별 메모리 셀의 각 단자로 인가되는 전압들을 보여주는 도표가 도시되어 있다.
도 4에 도시된 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 더미 셀 구동회로는 더미 셀의 문턱전압을 원하는 전압레벨로 자유롭게 조절할 수 있도록 구현된 것이다. 즉, 데이터 판독시 메모리 셀의 기준이 되는 더미 셀(dummy cell)은 반도체 제조 공정에서 상기 메모리 셀과 동일한 형태의 셀로 구성되기 때문에 이의 문턱전압이 반도체 제조 공정에서 결정된다. 따라서, 상기 더미 셀의 문턱전압이 원하는 레벨로 설정되지 않았을 경우 종래에는 이를 재조정하기 위한 회로가 없음으로 인해 독출 동작시 오동작하는 문제점이 발생하였다. 그러나, 본 발명에 따른 더미 셀 구동회로에 의하면, 반도체 제조 공정시 상기 더미 셀이 원하는 문턱전압으로 설정되지 않았을지라도 본 발명에 따른 더미 셀 구동회로를 통해 상기 더미 셀의 문턱전압을 재조정할 수 있게 되었다. 이로써, 독출 동작시 발생하였던 오동작을 방지할 수 있을 뿐만아니라, 독출동작시 마진을 확보할 수 있다.
도 4에는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 더미 셀 구동회로의 구성을 보여주는 블록도가 도시되어 있다.
도 4를 참조하면, 본 발명에 따른 불휘발성 반도체 메모리 장치의 더미 셀 구동회로는 메모리 셀(100)의 기준이 되는 더미 셀(200)의 문턱전압을 원하는 레벨로 재조정할 수 있도록 하기 위한 것으로써, 상기 더미 셀 구동회로(400)는 제 1 전압공급부(410)와 제 2 전압공급부(420)로 이루어졌다. 먼저, 상기 메모리 셀(100)은 프로그램 또는 소거 상태에 따라 소정의 셀 전류(ICELL)를 흘려주게 된다. 즉, 상기 메모리 셀(100)이 프로그램된 상태(오프 셀 상태)일 경우 상기 메모리 셀(100)을 통해 흐르는 셀 전류(ICELL)는 미미하며, 소거된 상태(온 셀 상태)일 경우 상기 메모리 셀(100)을 통해 흐르는 상기 셀 전류(ICELL)가 존재하게 된다. 그리고, 상기 더미 셀(200)은 상기 메모리 셀(100)을 통해 흐르는 셀 전류(ICELL)의 기준이 되는 기준전류(IREF)를 흘려주기 위한 것이며, 상기 더미 셀(200)은 부유게이트를 가지는 불휘발성 셀 트랜지스터(MSC100)로 구성되어 있다. 여기서, 상기 메모리 셀(100)과 상기 더미 셀(MSC100)로 각각 소정의 셀 전류(ICELL)와 기준전류(IREF)를 흘려주기 위해 제 1 기준전류발생부(310)와 제 2 기준전류발생부(320)로부터 각각 데이터 라인(D/L)과 더미 데이터 라인(DD/L)을 통해 공급된다. 상기 제 1 전압공급부(410)는 외부로부터 인가되는 제 1 제어신호()에 응답하여 상기 더미 셀(200)의 불휘발성 셀 트랜지스터(MSC100)의 제어게이트 단자로 소정레벨의 전압(VPP1)을 공급하기 위한 것이다.
여기서, 상기 전압(VPP1)은 원하는 문턱전압으로 상기 트랜지스터(MSC100)를 재조정하기 위한 동작모드시 0 - 3볼트 정도로 인가되며, 상기 동작모드가 완료된 후에는 전원전압(VCC) 또는 일정전압으로 인가된다. 상기 제 1 전압공급부(410)는 복수개의 NMOS 트랜지스터들(MSN200, MSN205)과 복수개의 PMOS 트랜지스터들(MSP200, MSP205)로 이루어졌다. 그리고, 상기 제 2 전압공급부(420)는 외부로부터 인가되는 제 2 제어신호() 및 제 3 제어신호를 입력받아 동작한다. 즉, 상기 제 2 제어신호()에 응답하여 상기 불휘발성 셀 트랜지스터(MSC100)의 드레인 단자에 전기적으로 연결된 상기 더미 데이터 라인(DD/L)으로 소정레벨의 전압(VPP2)을 공급한다. 그리고, 상기 제 3 제어신호에 응답하여 상기 더미 데이터 라인(DD/L)을 접지전압(VSS)으로 디스챠지시킨다. 상기 전압(VPP2)은 원하는 문턱전압으로 상기 트랜지스터(MSC100)를 재조정하기 위한 동작모드시 6 - 9볼트 정도로 인가되며, 상기 동작모드가 완료된 후에는 전원전압(VCC) 또는 일정전압으로 인가된다. 상기 제 2 전압공급부(420)는 복수개의 NMOS 트랜지스터들(MSN210, MSN215, MSN220)과 복수개의 PMOS 트랜지스터들(MSP210, MSP215, MSP220)로 이루어졌다.
도 5에는 본 발명에 따른 동작 타이밍도가 도시되어 있다. 도 4 내지 도 5를 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다.
본 발명에 따른 더미 셀 구동회로는 더미 셀을 원하는 문턱전압으로 재조정하기 위한 동작모드로 진입되면, 센스앰프 인에이블 신호가 로우 레벨(low level)에서 하이 레벨(high level)로 천이된다. 이로써, 제 2 기준전류발생부(320)의 전달 트랜지스터인 NMOS 트랜지스터(MSN10)의 게이트 단자에 연결된 더미바이어스라인(DBIAS)이 로우 레벨로 천이된다. 따라서, 상기 전달 트랜지스터가 디세이블되었기 때문에 더미센싱라인(DS0)으로부터 더미 데이터 라인(DD/L)을 전기적으로 차단시켜준다. 이러한 상태에서, 제 1 전압공급부(410, 이하, 제어게이트 전압공급부로 칭함)로 로우 레벨의 제어신호가 인가되며, 상기 제어신호에 의해 제 1 전압(VPP1)이 상기 더미 셀(MSC100)의 제어게이트단자로 인가된다. 이때, 상기 제 1 전압(VPP1)은, 일반적으로, 전원전압(VCC) 또는 일정한 전압을 유지하다가 상기 더미 셀(MSC100)을 원하는 문턱전압으로 재조정하 위한 동작모드로 진입하면, 상기 제 1 전압(VPP1)은 자기수렴(self-convergence)을 하기 위한 소정의 전압레벨로 인가된다. 상기 소정의 전압레벨은 약 0볼트 - 3볼트의 전압으로 공급된다.
그리고, 상기 제 2 전압공급부(420, 이하 드레인 전압공급부로 칭함)는 상기 더미 셀(MSC100)을 원하는 문턱전압으로 재조정하 위한 동작모드로 진입하게되면, 제어신호가 로우 레벨에서 하이 레벨로 천이된다. 이에 의해, 상기 드레인 전압공급부(420)의 전달 트랜지스터인 PMOS 트랜지스터(MSP220)를 통해 상기 더미 셀(MSC100)의 드레인 단자인 더미 데이터 라인(DD/L)에 제 2 전압(VPP2)이 인가된다. 이때 상기 제 2 전압(VPP2)의 전압레벨은 약 6볼트 - 9볼트의 전압으로 공급된다. 상기한 바와같이 상기 더미 셀(MSC100)의 제어게이트 단자와 드레인 단자로 약한 프로그램 모드시 요구되는 전압이 인가되면, 상기 더미 셀(MSC100)의 터널링 막(게이트절연막)에 전계가 발생된다. 이로써, 약한 프로그램이 이루어지며, 상기 더미 셀(MSC100)의 문턱전압이 상승하게 된다. 또한, 프로그램이 계속해서 진행되면 상기 더미 셀(MSC100)의 부유게이트로 인젝션된 전자들에 의해 상기 터널링 막의 전계가 완화되어 일종의 자기제한(self-limit) 기능이 작용하게 되어 상기 더미 셀(MSC100)의 문턱전압의 상승이 멈추게 된다.
즉, 상기 더미 셀(MSC100)에 인가되는 제 1 전압(VPP1, 제어게이트전압)에 의해 상기 더미 셀(MSC100)의 문턱전압을 조정할 수 있다. 상기 제 1 전압(VPP1)을 상승시키면 상기 더미 셀(MSC100)의 문턱전압은 높은 전압레벨에서 수렴하게 된다. 따라서, 본 발명에 따른 더미 셀 구동회로(400)에 의해 상기 더미 셀(MSC100)은 원하는 특정 문턱전압으로 조정될 수 있다. 이후, 상기 더미 셀(MSC100)이 원하는 문턱전압으로 재조정되면, 하이 레벨의 제어신호 DIS2가 상기 드레인 전압공급부(420)로 인가되며, 이로인해 NMOS 트랜지스터(MSN220)를 활성화시켜 상기 더미 셀(MSC100)의 드레인 단자를 접지전압(VSS)으로 방전하는 역할을 한다.
상기한 바와같이, 본 발명은 전기적으로 프로그램 및 소거 동작이 가능한 불휘발성 반도체 메모리 장치, 특히 플래쉬 메모리 장치에 있어서, 데이터 판독시 메모리 셀의 기준이 되는 더미 셀을 메모리 셀과 동일한 형태의 구조로 사용하고자 할 경우 더미 셀의 문턱전압을 재조정할 수 있게 되었다. 이로써, 독출동작시 마진확보 및 오동작이 발생하는 것을 방지할 수 있게되었다.

Claims (9)

  1. 프로그램 또는 소거 상태에 따라 소정의 셀 전류(ICELL)가 흐르거나 차단되는 메모리 셀(100)과, 소정의 기준전류(IREF)를 흘려주기 위해 불휘발성 셀 트랜지스터(MSC100)로 구비된 더미 셀(200)과, 상기 셀 어레이(100)에 전기적으로 연결된 데이터 라인(D/L)과 상기 불휘발성 셀 트랜지스터(MSC100)의 드레인 단자에 전기적으로 연결된 더미 데이터 라인(DD/L)으로 각각 상기 셀 전류(ICELL) 및 상기 기준전류(IREF)를 공급하는 감지증폭회로(300)를 구비한 불휘발성 반도체 메모리 장치의 더미 셀 구동회로에 있어서,
    외부로부터 인가되는 제 1 신호에 응답하여, 상기 더미 셀(200)의 불휘발성 셀 트랜지스터(MSC100)의 제어게이트 단자로 소정레벨의 제 1 전압(VPP1)을 공급하는 제 1 전압공급부(410)와;
    외부로부터 인가되는 제 2 신호및 제 3 신호를 입력받아, 상기 제 2 신호에 응답하여 상기 불휘발성 셀 트랜지스터(MSC100)의 드레인 단자에 전기적으로 연결된 상기 더미 데이터 라인(DD/L)으로 소정레벨의 제 2 전압(VPP2)을 공급하고 상기 제 3 신호에 응답하여 상기 더미 데이터 라인(DD/L)을 접지전압(VSS)으로 디스챠지시키는 제 2 전압공급부(420)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압(VPP1)은 약 0볼트 - 3볼트 범위의 전압으로 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로.
  3. 제 1 항에 있어서,
    상기 제 2 전압(VPP2)은 약 6볼트 - 7볼트 범위의 전압으로 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로.
  4. 제 1 항에 있어서,
    상기 제 1 전압공급부(410)는 제 1 및 제 2 MOS 트랜지스터들(MSN200, MSN205)과 제 3 내지 제 4 MOS 트랜지스터들(MSP200, MSP205)로 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 MOS 트랜지스터들(MSN200, MSN205)은 각각 n채널 도전형의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로.
  6. 제 4 항에 있어서,
    상기 제 3 내지 제 4 MOS 트랜지스터들(MSP200, MSP205)은 각각 p채널 도전형의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로.
  7. 제 1 항에 있어서,
    상기 제 2 전압공급부(420)는 제 5 내지 제 7 MOS 트랜지스터들(MSN210, MSN215, MSN220)과 제 8 내지 제 10 MOS 트랜지스터들(MSP210, MSP215, MSP220)로 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 5 내지 제 7 MOS 트랜지스터들(MSN210, MSN215, MSN220)은 각각 n채널 도전형의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로.
  9. 제 7 항에 있어서,
    상기 제 8 내지 제 10 MOS 트랜지스터들(MSP210, MSP215, MSP220)은 각각 p채널 도전형의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 더미 셀 구동회로.
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