KR100594411B1 - 비휘발성 반도체 기억 장치 및 전압·전류 특성 조정 방법 - Google Patents

비휘발성 반도체 기억 장치 및 전압·전류 특성 조정 방법 Download PDF

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KR100594411B1
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Abstract

본 발명은 기준 셀의 Vg-Id 특성 곡선의 기울기를 자유롭게 조정하여 메모리 셀의 Vg-Id 특성 곡선에 일치시키는 것이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
비휘발성 반도체 기억 장치는 동일한 게이트 전압을 인가하는 상호 접속된 복수의 기준 셀 트랜지스터와 신호선을 포함하고 게이트 전압에 따라서 복수의 기준 셀 트랜지스터에 흐르는 전류를 합성한 전류를 신호선에 흐르게 하는 기준 회로와, 데이터를 기억하는 메모리 셀을 포함하는 메모리 셀 어레이와, 신호선에 흐르는 전류와 메모리 셀 어레이의 메모리 셀에 대응하는 전류를 비교하는 비교 회로와, 게이트 전압과 신호선에 흐르는 전류 사이의 전압·전류 특성의 형상이 메모리 셀의 전압·전류 특성의 형상에 근접하도록 복수의 기준 셀 트랜지스터의 몇 개의 임계값 전압을 조정하는 임계값 전압 설정 회로를 포함한다.

Description

비휘발성 반도체 기억 장치 및 전압·전류 특성 조정 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WITH RELIABLE VERIFY OPERATION}
도 1은 이상적인 경우의 셀 트랜지스터의 Vg-Id 특성을 도시하는 도면.
도 2는 이상적이지 않은 경우의 셀 트랜지스터의 Vg-Id 특성을 도시하는 도면.
도 3은 본 발명에 따른 반도체 기억 장치의 구성을 도시하는 블록도.
도 4는 센스 앰프 및 기준 셀의 제1 실시예의 구성을 도시하는 회로도.
도 5는 기준 셀이 도시하는 Vg-Id 특성을 조정하는 방법을 설명하기 위한 도면.
도 6은 기준 셀이 도시하는 Vg-Id 특성을 조정하는 방법을 설명하기 위한 도면.
도 7은 기준 셀의 제2 실시예를 도시하는 회로도.
도 8은 기준 셀의 제3 실시예를 도시하는 회로도.
도 9는 기준 셀의 제4 실시예를 도시하는 회로도.
도 10은 기준 셀의 제5 실시예를 도시하는 회로도.
도 11은 도 10의 기준 셀 트랜지스터의 Vg-Id 특성의 일례를 도시하는 도면.
도 12는 기준 셀의 임계값 전압을 설정하는 임계값 설정 회로의 구성을 도시 하는 도면.
도 13은 기준 셀 트랜지스터의 Vg-Id 특성을 측정하는 구성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
20 : 커맨드 레지스터 및 제어 회로
21 : 출력 버퍼
22 : 어드레스 버퍼
23 : 로우 디코더
24 : 컬럼 디코더
25 : 메모리 셀 어레이
26 : 센스 앰프
27 : 기준 셀
28 : 임계값 설정 회로
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 보다 구체적으로는 데이터를 기준 셀의 레벨과 비교하여 판독 데이터로 하는 비휘발성 반도체 기억 장치에 관한 것이다.
비휘발성 반도체 장치에 있어서는, 데이터 판독을 행할 때에 메모리 셀 트랜 지스터를 흐르는 전류를 기준 셀 트랜지스터에 흐르는 전류와 비교하여 그 비교 결과에 따라서 판독 데이터가 하이(HIGH)인지 로우(L0W)인지를 결정한다. 이 때, 메모리 셀 트랜지스터의 Vg-Id 특성(게이트 전압 대 드레인 전류 특성)은 기준 셀 트랜지스터의 Vg-Id 특성을 평행 이동한 만큼의 대략 동일 형상의 특성 곡선인 것이 바람직하다.
도 1은 이상적인 경우의 셀 트랜지스터의 Vg-Id 특성을 도시한다.
도 1에 있어서, Vg-Id 특성 곡선(10)는 기준 셀 트랜지스터의 특성을 나타낸다. Vg-Id 특성 곡선(11)은 소거되어 있는 경우, 즉 데이터 1을 기억하고 있는 경우의 메모리 셀 트랜지스터의 특성을 나타낸다. 또한 Vg-Id 특성 곡선(12)은 프로그램되어 있는 경우, 즉 데이터 0을 기억하고 있는 경우의 메모리 셀 트랜지스터의 특성을 나타낸다.
여기서, 메모리 셀 트랜지스터의 게이트에 판독용 전압(WL)을 인가함과 동시에 기준 셀의 게이트에 전압(WL_ref)을 인가하면, 각 셀에는 이들 게이트 전압에 대응한 전류가 흐른다. 도 1에 있어서는, 세로의 점선에 의해서 게이트 전압(WL, WL_ref)을 겹쳐서 나타내고 있고, 이 점선과 교차하는 위치에 대응하는 전류가 각 트랜지스터에 흐르게 된다.
도 1과 같이 각 셀 트랜지스터의 Vg-Id 특성 곡선이 동일한 곡선을 나타내는 경우, 게이트 전압(WL, WL_ref)을 인가했을 때에 흐르는 전류량에는 충분한 차이가 있기 때문에 신뢰성이 있는 데이터 판독이 가능하다. 즉, 전원 전압의 변동이나 각종 잡음에 대하여 충분한 마진을 확보할 수 있다.
그러나, 실제로는 메모리 셀 트랜지스터와 기준 셀 트랜지스터는 반도체 칩 내에서 동일 어레이로서 형성되는 것은 아니고 다른 위치에 형성되기 때문에, 다른Vg-Id 특성 곡선을 나타내는 경우가 있다.
도 2는 이상적이지 않은 경우의 셀 트랜지스터의 Vg-Id 특성을 도시한다.
도 2에 있어서, Vg-Id 특성 곡선(11)은 데이터 1을 기억하고 있는 경우의 메모리 셀 트랜지스터의 특성을 나타내고, Vg-Id 특성 곡선(12)은 데이터 0을 기억하고 있는 경우의 메모리 셀 트랜지스터의 특성을 나타낸다. Vg-Id 특성 곡선(10a, 10b)은 기준 셀 트랜지스터의 특성을 나타낸다. 특성 곡선(10a)은 메모리 셀 트랜지스터의 특성에 대하여 기울기가 큰 경우에 대응하고, 특성 곡선(10b)은 메모리 셀 트랜지스터의 특성에 대하여 기울기가 작은 경우에 대응한다.
여기서, 메모리 셀 트랜지스터의 게이트에 판독용 전압(WL)을 인가함과 동시에 기준 셀의 게이트에 전압(WL_ref)을 인가하면, 도 2에 있어서, 도시한 점선과 교차하는 위치에 대응하는 전류가 각 트랜지스터에 흐르게 된다.
도 2와 같이 기준 셀의 Vg-Id 특성 곡선이 메모리 셀의 Vg-Id 특성 곡선과는 다른 곡선을 나타내는 경우, 게이트 전압(WL, WL_ref)을 인가했을 때에 흐르는 전류량에는 기준 셀과 메모리 셀 사이에서 큰 차이가 없게 된다. 따라서, 전원 전압의 변동이나 각종 잡음에 대하여, 충분한 마진을 확보하는 것이 곤란하게 된다.
이상을 설명을 감안하여, 본 발명은 기준 셀의 Vg-Id 특성 곡선의 기울기를 자유롭게 조정하여 메모리 셀의 Vg-Id 특성 곡선에 일치시키는 것이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 비휘발성 반도체 기억 장치는 동일한 게이트 전압을 인가하는 상호 접속된 복수의 기준 셀 트랜지스터와 신호선을 포함하고, 상기 게이트 전압에 따라서 상기 복수의 기준 셀 트랜지스터에 흐르는 전류를 합성한 전류를 상기 신호선에 흐르게 하는 기준 회로와, 데이터를 기억하는 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 신호선에 흐르는 전류와 상기 메모리 셀 어레이의 메모리 셀에 대응하는 전류를 비교하는 비교 회로와, 상기 게이트 전압과 상기 신호선에 흐르는 전류 사이의 전압·전류 특성의 형상이 상기 메모리 셀의 전압·전류 특성의 형상에 근접하도록 상기 복수의 기준 셀 트랜지스터의 몇 개의 임계값 전압을 조정하는 임계값 전압 설정 회로를 포함한다.
상기 발명에서는 메모리 셀 데이터와의 비교 대상의 전류로서, 복수의 기준 셀 트랜지스터에 흐르는 전류를 합성한 전류를 이용함으로써 기준 셀 트랜지스터의 임계값 전압의 조정에 의해, 전압·전류 특성의 기울기를 자유롭게 설정하는 것이 가능하게 된다.
본 발명의 실시예에 있어서는, 상기 기준 회로의 상기 복수의 기준 셀 트랜지스터는 제1 기준 셀 트랜지스터와, 상기 제1 기준 셀 트랜지스터에 직렬로 접속되는 제2 기준 셀 트랜지스터와, 상기 제1 기준 셀 트랜지스터와 상기 제2 기준 셀 트랜지스터의 직렬 접속에 병렬로 접속되는 제3 기준 셀 트랜지스터를 포함하고, 상기 신호선은 상기 직렬 접속에 흐르는 전류와 상기 제3 기준 셀 트랜지스터에 흐 르는 전류를 합산한 전류를 흘린다.
또한, 상기 기준 회로의 상기 복수의 기준 셀 트랜지스터는 제1 기준 셀 트랜지스터와, 상기 제1 기준 셀 트랜지스터에 직렬로 접속되는 제2 기준 셀 트랜지스터와, 상기 제1 기준 셀 트랜지스터에 병렬로 접속되는 제3 기준 셀 트랜지스터를 포함하고, 상기 신호선은 상기 제2 기준 셀 트랜지스터에 흐르는 전류를 흐르게 하는 것을 특징으로 한다.
상기 구성에 있어서, 상기 제1 내지 제3 기준 셀 트랜지스터의 임계값 전압(Vt0~Vt2)을 Vt1 < Vt0 < Vt2가 되도록 설정하고, 이 임계값 전압 사이의 관계를 만족시키면서 Vt1 또는 Vt2를 조정함으로써, 상기 게이트 전압과 상기 신호선에 흐르는 전류 사이의 전압·전류 특성의 기울기를 자유롭게 조정하는 것이 가능하게 된다.
상기 구성 이외에도 복수의 기준 셀 트랜지스터의 상호 접속의 형태로서는 이하에 설명되는 발명의 실시예에 상세히 설명된 바와 같이, 본 발명의 범위 내에서 여러 가지의 접속 형태가 가능하다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 반도체 기억 장치의 구성을 도시하는 블록도이다.
도 3의 반도체 기억 장치는 커맨드 레지스터 및 제어 회로(20), 출력 버퍼(21), 어드레스 버퍼(22), 로우 디코더(23), 컬럼 디코더(24), 메모리 셀 어레이(25), 센스 앰프(26), 기준 셀(27) 및 임계값 설정 회로(28)를 포함한다.
커맨드 레지스터 및 제어 회로(20)는 제어 신호 및 커맨드를 외부로부터 수 취하고, 커맨드 레지스터로서 커맨드를 수신한다. 또한, 커맨드 레지스터 및 제어 회로(20)는 제어 신호 및 커맨드에 기초하여 상태 머신으로서 동작하여 반도체 기억 장치의 각부의 동작을 제어한다.
어드레스 버퍼(21)는 외부로부터 공급되는 어드레스 신호를 수취하고, 이 어드레스 신호를 로우 디코더(23) 및 컬럼 디코더(24)에 공급한다. 로우 디코더(23)는 어드레스 버퍼(21)로부터 공급된 어드레스를 디코드하고, 메모리 셀 어레이(25)에 설치된 워드선을 디코드 결과에 따라서 활성화시킨다. 컬럼 디코더(24)는 어드레스 버퍼(21)로부터 공급된 어드레스를 디코드하고, 디코드 어드레스 신호에 기초하여 메모리 셀 어레이(25)의 비트선을 선택적으로 센스 앰프(비교 회로)(26)에 접속한다. 이것에 의해서 메모리 셀 어레이(25)에 대한 데이터의 판독/기록 경로가 확립된다.
메모리 셀 어레이(25)는 메모리 셀의 배열, 워드선, 비트선 등을 포함하고, 각 메모리 셀에 정보를 기억한다. 데이터 판독 시에는 활성화 워드선에서 지정되는 메모리 셀로부터의 데이터가 컬럼 디코더(24)에 공급된다. 프로그램 또는 소거시에는 워드선 및 비트선을 각각의 동작에 따른 적당한 전위로 설정하는 것으로, 메모리 셀에 대한 전하 주입 또는 전하 추출의 동작을 실행한다.
센스 앰프(비교 회로)(26)는 컬럼 디코더(24)를 통해 메모리 셀 어레이(25)로부터 공급된 데이터의 레벨을 기준 셀(27)이 나타내는 기준 레벨과 비교하는 것으로 데이터가 0인지 1인지 판정을 행한다. 판정 결과는 판독 데이터로서 출력 버퍼(22)에 공급된다. 또한, 프로그램 동작 및 소거 동작에 따르는 검증 동작도, 컬 럼 디코더(24)를 통해 메모리 셀 어레이(25)로부터 공급된 데이터의 레벨을 기준 셀(27)이 나타내는 기준 레벨과 비교하는 것으로 행해진다.
기준 셀(27)은 참조용 기준 셀 트랜지스터를 포함한다. 기준 셀(27)은 커맨드 레지스터 및 제어 회로(20)의 제어하에서 동작하여, 데이터 판정시에 있어서 사용되는 기준 레벨을 참조용 메모리 셀에 의해 생성하고, 센스 앰프(비교 회로)(26)에 공급한다.
임계값 설정 회로(28)는 커맨드 레지스터 및 제어 회로(20)의 제어하에서 동작하여 기준 셀(27)의 기준 트랜지스터의 임계값 설정 처리를 실행한다.
본 발명에 있어서는, 기준 셀(27)에 있어서 복수의 기준 셀 트랜지스터를 조합시켜 참조용 Vg-Id 특성을 생성한다. 임계값 설정 회로(28)는 이들 복수의 기준 셀 트랜지스터에 대하여 적절한 드레인 전압, 소스 전압 및 게이트 전압을 공급하는 것으로, 기준 트랜지스터에 원하는 임계값을 설정한다.
도 4는 센스 앰프(26) 및 기준 셀(27)의 제1 실시예의 구성을 도시하는 회로도이다.
도 4에 도시된 바와 같이, 센스 앰프(26)는 트랜지스터(31~35)로 이루어지는 차동 증폭 회로와, 트랜지스터(36, 37)와 저항(R1, R2)으로 이루어지는 제1 증폭 회로와, 트랜지스터(38, 39)와 저항(R3, R4)으로 이루어지는 제2 증폭 회로를 포함한다. 차동 증폭 회로는 트랜지스터(33)의 게이트에 인가되는 전압과 트랜지스터(34)의 게이트에 인가되는 전압의 차이를 증폭하여 증폭된 전압 신호를 노드(0UT)로부터 출력한다. 트랜지스터(33)의 게이트측에는 메모리 셀 어레이(25) 의 메모리 셀(40)이 접속되고, 트랜지스터(34)의 게이트측에는 기준 셀(27)이 접속된다.
기준 셀(27)은 메인 기준 셀 트랜지스터(41), 제1 조정용 기준 셀 트랜지스터(42) 및 제2 조정용 기준 셀 트랜지스터(43)를 포함한다. 메인 기준 셀 트랜지스터(41)와 제1 조정용 기준 셀 트랜지스터(42)는 직렬 접속되고, 이 직접 접속에 대하여 제2 조정용 기준 셀 트랜지스터(43)가 병렬 접속되어 있다.
각 셀 트랜지스터(41~43)의 게이트에는 전압(WL_ref)이 인가된다. 또한, 이때에 신호선(N)에 흐르는 전류를 Ir로 한다. 또한, 메인 기준 셀(41)의 임계값 전압을 Vt0, 제1 조정용 기준 셀(42)의 임계값 전압을 Vt1, 제2 조정용 기준 셀(43)의 임계값 전압을 Vt2로 한다.
최초에 메인 기준 셀 트랜지스터(41)의 임계값 전압(Vt0)을 원하는 값으로 설정한다. 제1 조정용 기준 셀 트랜지스터(42)의 임계값 전압(Vt1)은 0V 정도로 설정하고, 메인 기준 셀 트랜지스터(41)와 제1 조정용 기준 셀 트랜지스터(42)의 직렬 접속에 있어서 제1 조정용 기준 셀 트랜지스터(42)의 영향을 무시할 수 있도록 설정한다. 또한, 제2 조정용 기준 셀 트랜지스터(43)의 임계값 전압(Vt2)은 Vt1 보다도 충분히 크도록 설정한다(Vt2>>Vt1). 이것에 의해서, 판독 동작시에 제2 조정용 기준 셀 트랜지스터(43)에 전류가 흐르지 않도록 한다.
상기한 바와 같이 설정하면, 제1 조정용 기준 셀 트랜지스터(42) 및 제2 조정용 기준 셀 트랜지스터(43)의 영향을 메인 기준 셀 트랜지스터(41)의 특성에 숨길 수 있다. 즉, 전압(WL_ref)을 0V로부터 서서히 증가해 가면, 메인 기준 셀 트랜 지스터(41)의 임계값 전압(Vt0)에서 메인 기준 셀 트랜지스터(41) 및 제1 조정용 기준 셀 트랜지스터(42)의 직렬 접속에 전류가 흐르기 시작한다. 이 때 이미 제1 조정용 기준 셀 트랜지스터(42)는 완전히 도통 상태가 되어 있다고 하면, 그 후의 전압(WL_ref)과 전류(Ir)의 관계는 메인 기준 셀 트랜지스터(41)의 특성을 그대로 반영하는 것이 된다. 또한, 전압(WL_ref)이 제2 조정용 기준 셀 트랜지스터(43)의 임계값 전압(Vt2)을 초과했을 때에는, 메인 기준 셀 트랜지스터(41)는 대략 완전히 도통 상태가 되어 있기 때문에, 메인 기준 셀 트랜지스터(41)에 병렬 접속된 제2 조정용 기준 셀 트랜지스터(43)의 특성은 무시할 수 있다.
따라서, 기준 셀(27)에 있어서의 전압(WL_ref)과 전류(Ir)의 관계, 즉 기준 셀(27) 전체의 Vg-Id 특성을 측정하면, 메인 기준 셀 트랜지스터(41)의 Vg-Id 특성이 측정 결과에 그대로 반영되게 된다.
이렇게 측정된 기준 셀(27) 전체가 나타내는 Vg-Id 특성의 곡선의 기울기를 메모리 셀이 나타내는 Vg-Id 특성의 곡선의 기울기와 비교한다. 양 특성의 기울기가 일치하지 않는 경우에는 이하에 설명하는 바와 같이 해서, 기준 셀(27)의 Vg-Id 특성의 기울기를 조정한다.
도 5는 기준 셀(27)이 나타내는 Vg-Id 특성을 조정하는 방법을 설명하기 위한 도면이다.
도 5는 기준 셀(27)이 나타내는 Vg-Id 특성이 도 2의 특성 곡선(10a)와 같이, 이상의 상태보다도 기울기가 큰 경우에 기준 셀(27)의 Vg-Id 특성을 조정하는 방법을 도시한다. 이러한 경우에는, 메인 기준 셀 트랜지스터(41) 및 제2 조정용 기준 셀 트랜지스터(43)의 임계값 전압은 고정해 둔다. 그 상태로, 제1 조정용 기준 셀 트랜지스터(42)의 임계값 전압 Vt1을 0V 근방으로부터 서서히 크게 해 간다(단, Vt1 < Vt0). 임계값 전압(Vt1)을 크게 해 가면, 제1 조정용 기준 셀 트랜지스터(42)의 Vg-Id 특성은 특성 곡선(51)에서 특성 곡선(52)방향으로 평행 이동해 간다. 이에 따라, 메인 기준 셀 트랜지스터(41)와 제1 조정용 기준 셀 트랜지스터(42)의 직렬 접속에 흐르는 전류는 서서히 감소해 간다. 따라서, 기준 셀(27) 전체로서의 임계값 전압은 Vt0인 채로 전류(Ir)가 서서히 감소해 가게 된다. 결과로서, 기준 셀(27) 전체로서의 Vg-Id 특성은 특성 곡선(53)에서 특성 곡선(54)으로 조정되어 기울기를 작게 한 원하는 곡선을 실현할 수 있다.
도 6은 기준 셀(27)이 나타내는 Vg-Id 특성을 조정하는 방법을 설명하기 위한 도면이다.
도 6은 기준 셀(27)이 나타내는 Vg-Id 특성이 도 2의 특성 곡선(10b)과 같이, 이상의 상태보다도 기울기가 작은 경우에 기준 셀(27)의 Vg-Id 특성을 조정하는 방법을 도시한다. 이러한 경우에는, 메인 기준 셀 트랜지스터(41) 및 제1 조정용 기준 셀 트랜지스터(42)의 임계값 전압은 고정해 둔다. 그 상태로, 제2 조정용 기준 셀 트랜지스터(43)의 임계값 전압(Vt2)을 높은 임계값 전압으로부터 서서히 작게 해 간다(단, Vt0 < Vt2). 임계값 전압(Vt2)을 작게 해 가면, 제2 조정용 기준 셀 트랜지스터(43)의 Vg-Id 특성은 특성 곡선(61)에서 특성 곡선(62) 방향으로 평행 이동해 나간다. 이에 따라, 제2 조정용 기준 셀 트랜지스터(43)에 흐르는 전류는 서서히 증대해 간다. 따라서, 기준 셀(27) 전체로서의 임계값 전압은 Vt0인 채 로 전류(Ir)가 서서히 증대해 가게 된다. 결과로서, 기준 셀(27) 전체로서의 Vg-Id 특성은 특성 곡선(63)으로부터 특성 곡선(64)으로 조정되어 기울기를 크게 한 원하는 곡선을 실현할 수 있다.
이상과 같이, 복수의 기준 셀 트랜지스터를 상호 접속하고, 상호 접속된 기준 셀 트랜지스터가 구성하는 회로 전체에서의 게이트 전압과 소정의 신호선에 흐르는 전류의 특성을 기준용 전압·전류 특성으로서 제공하는 구성으로서, 이 기준용 전압·전류 특성의 기울기가 메모리 셀의 Vg-Id 특성의 기울기에 근접하도록 복수의 기준 셀 트랜지스터 중에 몇 개의 임계값 전압을 조정하는 것으로 원하는 기준 특성을 실현할 수 있다.
도 7은 기준 셀(27)의 제2 실시예를 도시하는 회로도이다. 도 7에 있어서, 도 4와 동일한 구성 요소는 동일한 번호를 부여하고, 그 설명은 생략한다.
도 7의 기준 셀(27)의 구성은 도 4에 표시되는 기준 셀(27)의 구성과는 제2 조정용 기준 셀 트랜지스터(43)의 병렬 접속의 방법이 상이할 뿐이다. 도 4에서는, 메인 기준 셀 트랜지스터(41)와 제1 조정용 기준 셀 트랜지스터(42)의 직렬 접속 전체에 대하여 제2 조정용 기준 셀 트랜지스터(43)가 병렬 접속되어 있지만, 도 7의 구성에서는, 메인 기준 셀 트랜지스터(41)에 대해서만 제2 조정용 기준 셀 트랜지스터(43)가 병렬 접속되어 있다. 이러한 구성이라도 도 4의 구성과 마찬가지의 동작을 실현하는 것이 가능하다.
도 8은 기준 셀(27)의 제3 실시예를 도시하는 회로도이다. 도 8에 있어서, 도 7과 동일한 구성 요소는 동일한 번호를 부여하고, 그 설명은 생략한다.
도 8의 기준 셀(27)의 구성에 있어서는, 도 7에 표시되는 기준 셀(27)의 구성으로부터 제2 조정용 기준 셀 트랜지스터(43)가 삭제된 구성으로 되어 있다. 이러한 구성에서는, 기준 셀(27) 전체의 전압·전류 특성의 기울기를 늘리는 방향으로 조정할 수는 없다. 즉, 도 6에 도시한 기울기 보정에 있어서는, 제2 조정용 기준 셀 트랜지스터(43)의 임계값 전압(Vt2)을 내리는 방향으로 조정하는 것으로, 기준 셀(27) 전체의 전압·전류 특성의 기울기를 특성 곡선(63)에서 특성 곡선(64)으로 크게 하고 있다. 도 8의 구성에서는, 이러한 조정을 실행하는 것은 불가능하다. 그러나, 제1 조정용 기준 셀 트랜지스터(42)의 임계값 전압을 조정하는 것으로, 도 5에 도시된 기울기 보정과 마찬가지로 하여 기준 셀(27) 전체의 전압·전류 특성의 기울기를 작게 하는 방향으로 조정할 수 있다.
도 8과 같은 구성은 기준 셀 트랜지스터(61)의 특성, 즉 무조정시의 초기 단계에서 기준 셀(27) 전체가 나타내는 Vg-Id 특성이 이상적인 Vg-Id 특성과 비교하여 기울기가 큰 방향으로 기우는 것을 미리 알고 있는 경우에 유효하다. 이러한 경우에는, 도 8과 같이 제2 조정용 기준 셀 트랜지스터(43)가 없는 회로를 구성하는 것으로 불필요한 회로 부분을 없애고 회로 면적을 효율적으로 사용하는 것으로 비용 절감을 도모할 수 있다.
도 9는 기준 셀(27)의 제4 실시예를 도시하는 회로도이다. 도 9에 있어서, 도 7과 동일한 구성 요소는 동일한 번호를 부여하고, 그 설명은 생략한다.
도 9의 기준 셀(27)의 구성에 있어서는, 도 7에 표시되는 기준 셀(27)의 구성으로부터 제1 조정용 기준 셀 트랜지스터(42)가 삭제된 구성으로 되어 있다. 이 러한 구성에서는, 기준 셀(27) 전체의 전압·전류 특성의 기울기를 줄이는 방향으로 조정할 수는 없다. 즉, 도 5에 도시한 기울기 보정에 있어서는, 제1 조정용 기준 셀 트랜지스터(42)의 임계값 전압(Vt1)을 올리는 방향으로 조정하는 것으로, 기준 셀(27) 전체의 전압·전류 특성의 기울기를 특성 곡선(53)에서 특성 곡선(54)으로 작게 하고 있다. 도 9의 구성에서는, 이러한 조정을 실행하는 것은 불가능하다. 그러나, 제2 조정용 기준 셀 트랜지스터(43)의 임계값 전압을 조정하는 것으로, 도 6에 표시된 기울기 보정과 마찬가지로 하여 기준 셀(27) 전체의 전압·전류 특성의 기울기 크게 하는 방향으로 조정할 수 있다.
도 9와 같은 구성은 기준 셀 트랜지스터(61)의 특성, 즉 무조정시의 초기 단계에서 기준 셀(27) 전체가 나타내는 Vg-Id 특성이 이상적인 Vg-Id 특성과 비교하여 기울기가 작은 방향으로 기우는 것을 미리 알고 있는 경우에 유효하다. 이러한 경우에는, 도 9와 같이 제1 조정용 기준 셀 트랜지스터(42)가 없는 회로를 구성하는 것으로 불필요한 회로 부분을 없애고 회로 면적을 효율적으로 사용하는 것으로 비용 절감을 도모할 수 있다.
도 10은 기준 셀(27)의 제5 실시예를 도시하는 회로도이다.
도 10의 기준 셀(27)은 복수의 병렬 접속된 기준 셀 트랜지스터(71-0 ~ 71-n)를 포함한다. 기준 셀 트랜지스터(71-0 ~ 71-n)는 각각 적당한 임계값 전압(Vt0 ~ Vtn)을 갖는다. 예컨대, 각 임계값 전압은 서로 다른 값으로 설정된다.
도 11은 기준 셀 트랜지스터(71-0 ~ 71-n)의 Vg-Id 특성(81-0 ~ 81-n)의 일례를 도시한다. 도 11에 있어서, 기준 셀 트랜지스터(71-0 ~ 71-n)는 최소로부터 최대까지 순서대로 나열된 임계값 전압(Vt0 ~ Vtn)을 갖는다.
도 10의 구성에 있어서, 소정의 게이트 전압 Vg(WL_ref)를 각 기준 셀 트랜지스터의 게이트에 인가하면, 도통 상태가 되는 기준 셀 트랜지스터의 수는 임계값 전압(Vt0 ~ Vtn)의 설정에 따른 것이 된다. 이 때, 기준 셀(27)에 유입되는 전류(Ir)는 도통 상태의 기준 셀 트랜지스터에 흐르는 전류량의 총합과 같다. 각 기준 셀 트랜지스터(71-0 ~ 71-n)의 임계값 전압을 미조정하는 것으로, 기준 셀(27) 전체의 전압·전류 특성을 자유롭게 변화시킬 수 있게 되고, 메모리 셀의 Vg-Id 특성과 일치시킬 수 있게 된다.
도 12는, 기준 셀(27)의 임계값 전압을 설정하는 임계값 설정 회로(28)의 구성을 도시한 도면이다.
도 12에 도시한 바와 같이, 기준 셀(27)의 임계값 전압을 설정하는 임계값 설정 회로(28)는 외부 단자(91~93)와, 드레인 전압 제어 회로(94), 게이트 전압 제어 회로(95) 및 소스 전압 제어 회로(96)를 포함한다.
비휘발성 반도체 기억 장치의 분야에서 잘 알려진 바와 같이, 셀 트랜지스터의 임계값 전압을 변화시키기 위해서는 셀 트랜지스터에 대하여 전하를 주입하는 프로그램 동작 또는 전하를 소거하는 소거 동작을 실행하면 좋다. 각각의 동작을 실행하기 위해서는, 기준 셀 트랜지스터의 게이트 단자, 소스 단자 및 드레인 단자에 원하는 전압을 인가하면 좋다.
외부 단자(91~93)는 반도체 기억 장치 외부로부터 드레인 전압, 게이트 전압 및 소스 전압에 대응한 전압을 수취하고, 드레인 전압 제어 회로(94), 게이트 전압 제어 회로(95) 및 소스 전압 제어 회로(96)에 각각의 전압을 공급한다. 드레인 전압 제어 회로(94), 게이트 전압 제어 회로(95) 및 소스 전압 제어 회로(96)는 커맨드 레지스터 및 제어 회로(20)의 제어하에서 동작하고, 기준 셀(27)의 임계값 전압을 설정하는 것이 지시된 경우에는 외부 단자(91~93)로부터 수취한 전압을 기준 셀(27)에 공급한다. 기준 셀(27)에 있어서는, 공급된 드레인 전압, 게이트 전압 및 소스 전압을 조정 대상의 기준 셀 트랜지스터에 인가하는 것으로 임계값 전압의 설정을 행한다.
도 13은 기준 셀 트랜지스터의 Vg-Id 특성을 측정하는 구성을 도시한 도면이다.
도 13에 있어서, 기준 셀 트랜지스터의 Vg-Id 특성을 측정하는 구성은 스위치 회로(102, 103)와, 외부 단자(104, 105)를 포함한다. 여기서, 측정 대상의 기준 셀 트랜지스터는 기준 셀 트랜지스터(101)로서 표시되고 있다. 기준 셀(27)의 전체의 전압·전류 특성을 측정하는 경우에는 기준 셀 트랜지스터(101)를 대신하여 기준 셀(27)이 배치되게 된다.
커맨드 레지스터 및 제어 회로(20)는 기준 셀 트랜지스터(101)의 Vg-Id 특성을 측정하는 동작 모드에서는 스위치 회로(102, 103)를 도통시킨다. 이 상태로, 외부 단자(105)에 게이트 전압(Vg)을 인가하여 기준 셀 트랜지스터(101)에 흐르는 전류(Id)를 외부 단자(104)를 통해 측정한다. 게이트 전압(Vg)을 서서히 변화시키면서 전류(Id)를 측정하는 것으로, 기준 셀 트랜지스터(101)의 Vg-Id 특성을 측정할 수 있다.
이상, 본 발명을 실시예에 기초하여 설명하고 있지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허 청구의 범위에 기재된 범위 내에서 여러 가지의 변형이 가능하다.
본 발명에 있어서는, 복수의 기준 셀 트랜지스터를 상호 접속하고, 상호 접속된 기준 셀 트랜지스터가 구성하는 회로 전체에서의 게이트 전압과 소정의 신호선에 흐르는 전류의 특성을 기준용 전압·전류 특성으로서 제공하는 구성으로서, 이 기준용 전압·전류 특성의 기울기가 메모리 셀의 Vg-Id 특성의 기울기에 근접하도록 복수의 기준 셀 트랜지스터 중에 몇 개의 임계값 전압을 조정하는 것으로 원하는 기준 특성을 실현할 수 있다.
따라서, 전원 전압의 변동이나 각종 잡음에 대하여, 충분한 마진을 확보하는 것이 가능하게 되고, 데이터 판독 동작과 관련해서 신뢰성이 높은 비휘발성 반도체 기억 장치를 제공할 수 있다.

Claims (9)

  1. 동일한 게이트 전압을 인가하는 상호 접속된 복수의 기준 셀 트랜지스터와 신호선을 포함하고, 상기 게이트 전압에 따라서 상기 복수의 기준 셀 트랜지스터에 흐르는 전류를 합성한 전류를 상기 신호선에 흐르게 하는 기준 회로와;
    데이터를 기억하는 메모리 셀을 포함하는 메모리 셀 어레이와;
    상기 신호선에 흐르는 전류와 상기 메모리 셀 어레이의 메모리 셀에 대응하는 전류를 비교하는 비교 회로와;
    상기 게이트 전압과 상기 신호선에 흐르는 전류 사이의 전압·전류 특성의 형상이 상기 메모리 셀의 전압·전류 특성의 형상에 근접하도록 상기 복수의 기준 셀 트랜지스터의 몇 개의 임계값 전압을 조정하는 임계값 전압 설정 회로
    를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 기준 회로의 상기 복수의 기준 셀 트랜지스터는,
    제1 기준 셀 트랜지스터와,
    상기 제1 기준 셀 트랜지스터에 직렬로 접속되는 제2 기준 셀 트랜지스터와,
    상기 제1 기준 셀 트랜지스터와 상기 제2 기준 셀 트랜지스터의 직렬 접속에 병렬로 접속되는 제3 기준 셀 트랜지스터를 포함하고,
    상기 신호선은 상기 직렬 접속에 흐르는 전류와 상기 제3 기준 셀 트랜지스터에 흐르는 전류를 합산한 전류를 흐르게 하는 것을 특징으로 하는 비휘발성 반도 체 기억 장치.
  3. 제1항에 있어서, 상기 기준 회로의 상기 복수의 기준 셀 트랜지스터는,
    제1 기준 셀 트랜지스터와,
    상기 제1 기준 셀 트랜지스터에 직렬로 접속되는 제2 기준 셀 트랜지스터와,
    상기 제1 기준 셀 트랜지스터에 병렬로 접속되는 제3 기준 셀 트랜지스터를 포함하고,
    상기 신호선은 상기 제2 기준 셀 트랜지스터에 흐르는 전류를 흐르게 하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 기준 회로의 상기 복수의 기준 셀 트랜지스터는,
    제1 기준 셀 트랜지스터와,
    상기 제1 기준 셀 트랜지스터에 직렬로 접속되는 제2 기준 셀 트랜지스터를 포함하고,
    상기 신호선은 상기 직렬 접속에 흐르는 전류를 흐르게 하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 기준 회로의 상기 복수의 기준 셀 트랜지스터는,
    제1 기준 셀 트랜지스터와,
    상기 제1 기준 셀 트랜지스터에 병렬로 접속되는 제2 기준 셀 트랜지스터를 포함하고,
    상기 신호선은 상기 제1 기준 셀 트랜지스터에 흐르는 전류와 상기 제2 기준 셀 트랜지스터에 흐르는 전류를 합산한 전류를 흐르게 하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 기준 회로의 상기 복수의 기준 셀 트랜지스터는 서로 병렬로 접속되고, 상기 신호선은 상기 복수의 기준 셀 트랜지스터의 병렬 접속에 직렬로 접속되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  7. 동일한 게이트 전압을 인가하는 상호 접속된 복수의 기준 셀 트랜지스터와;
    상기 게이트 전압에 따라서 상기 복수의 기준 셀 트랜지스터에 흐르는 전류를 합성한 전류를 흐르게 하는 신호선과;
    상기 신호선을 흐르는 전류를 메모리 셀의 데이터에 대응한 전류와 비교하는 비교 회로
    를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  8. 비휘발성 반도체 기억 장치에 있어서, 제1 기준 셀 트랜지스터와, 상기 제1 기준 셀 트랜지스터에 직렬로 접속되는 제2 기준 셀 트랜지스터와, 상기 제1 기준 셀 트랜지스터와 상기 제2 기준 셀 트랜지스터의 직렬 접속에 병렬로 접속되는 제3 기준 셀 트랜지스터를 포함하고, 상기 제1 내지 제3 기준 셀 트랜지스터의 게이트 에 동일한 게이트 전압을 공급하여 상기 직렬 접속에 흐르는 전류와 상기 제3 기준 셀 트랜지스터에 흐르는 전류를 합산한 전류를 메모리 셀의 데이터 전류와 비교하는 구성에 있어서,
    상기 제1 내지 제3 기준 셀 트랜지스터의 임계값 전압(Vt0~Vt2)을 Vt1 < Vt0 < Vt2가 되도록 설정하는 단계와;
    상기 임계값 전압 사이의 관계를 만족시키면서 Vt1 또는 Vt2를 조정함으로써, 상기 게이트 전압과 상기 합산 전류 사이의 전압·전류 특성의 기울기를 조정하는 단계
    를 포함하는 것을 특징으로 하는 전압·전류 특성 조정 방법.
  9. 비휘발성 반도체 기억 장치에 있어서, 제1 기준 셀 트랜지스터와, 상기 제1 기준 셀 트랜지스터에 직렬로 접속되는 제2 기준 셀 트랜지스터와, 상기 제1 기준 셀 트랜지스터에 병렬로 접속되는 제3 기준 셀 트랜지스터를 포함하고, 상기 제1 내지 제3 기준 셀 트랜지스터의 게이트에 동일한 게이트 전압을 공급하여 상기 제2 기준 셀 트랜지스터에 흐르는 전류를 메모리 셀의 데이터 전류와 비교하는 구성에 있어서,
    상기 제1 내지 제3 기준 셀 트랜지스터의 임계값 전압(Vt0~Vt2)을 Vt1 < Vt0 < Vt2가 되도록 설정하는 단계와;
    상기 임계값 전압 사이의 관계를 만족시키면서 Vt1 또는 Vt2를 조정함으로써, 상기 게이트 전압과 상기 제2 기준 셀 트랜지스터에 흐르는 전류 사이의 전압 ·전류 특성의 기울기를 조정하는 단계
    를 포함하는 것을 특징으로 하는 전압·전류 특성 조정 방법.
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