KR100591600B1 - 센스 앰프 회로 - Google Patents

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KR100591600B1
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이중호
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매그나칩 반도체 유한회사
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Abstract

본 발명은 센스 앰프 회로에 관한 것으로서, 특히 임베디드(Embeded) 플래쉬(Flash) 메모리 또는 이이피롬(EEPROM;Electrically Erasable and Programmable Read Only Memory)에 사용되는 센스앰프에 있어서 인듀얼런스(Endurance) 테스트 이후 셀의 특성 저하를 고려하여 민감도를 향상시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 인듀얼런스와 온도에 따른 셀의 특성 열화를 고려하여, 온도가 증가할 경우 레퍼런스 제어부에 의해 센싱 레벨인 기준전압의 레벨을 낮추어 프로그램 셀의 전압 마진을 확보하고, 온도가 감소할 경우 기준전압의 레벨을 높임으로써 소거 셀의 전압 마진을 확보할 수 있도록 한다.

Description

센스 앰프 회로{Sense amplifier}
도 1은 종래 기술에 따른 센스 앰프 회로의 회로도.
도 2는 도 1의 센스 앰프 회로의 센싱 동작 파형도.
도 3은 도 1의 센스 앰프 회로의 온도에 따른 전류-전압의 변화를 설명하기 위한 도면.
도 4는 본 발명에 따른 센스 앰프 회로의 회로도.
도 5는 도 4의 레퍼런스 제어부의 각 노드 전압을 설명하기 위한 도면.
도 6 및 도 7은 본 발명의 센싱 마진을 설명하기 위한 도면.
본 발명은 센스 앰프 회로에 관한 것으로서, 특히 임베디드(Embeded) 플래쉬(Flash) 메모리 또는 이이피롬(EEPROM;Electrically Erasable and Programmable Read Only Memory)과 같이 비휘발성 메모리를 내장한 스마트 카드 MCU(Micro Control Unit) 또는 SOC(System On Chip) 제품에 적용되어 특성열화에 기인한 센싱 마진의 감소를 개선할 수 있도록 하는 기술이다.
일반적으로 플래쉬 메모리는 일종의 비휘발성 기억 장치로서, 전기적인 처리 에 의해 플래쉬 셀에 저장된 기억 내용을 소거할 수 있도록 한다. 이러한 특성을 갖는 플래쉬 메모리는 흔히 휴대형 컴퓨터의 하드디스크 대용 또는 보충용으로 사용되어 쓰기와 지우기 동작을 반복할 수 있다.
도 1은 이러한 종래의 플래쉬 메모리 장치에서 센스 앰프 회로의 회로도이다.
종래의 센스 앰프 회로는, 셀(1), 소스 인에이블부(2), 비트라인 선택부(3), 프리차지부(4), 센싱부(5), 풀업부(6) 및 차동증폭부(7)를 구비한다.
셀(1)은 워드라인 WL의 활성화 여부에 따라 데이타를 프로그램, 리드 및 소거하기 위한 NMOS트랜지스터 N1를 구비한다. 그리고, 소스 인에이블부(2)는 소스 인에이블신호 SRC_EN의 활성화시 셀(1)에 접지전압을 공급하기 위한 NMOS트랜지스터 N2를 구비한다.
여기서, 소스 인에이블부(2)는 소스 인에이블신호 SRC_EN가 디스에이블되면 NMOS트랜지스터 N2가 턴오프되어 셀(1)의 소스를 플로팅시킨다. 이에 따라, 셀(1)이 프로그램(program) 또는 소거(erase) 모드로 진입하게 된다. 반면에, 소스 인에이블부(2)는 소스 인에이블신호 SRC_EN가 인에이블되면 NMOS트랜지스터 N2가 턴온되어 셀(1)이 리드(read) 모드로 진입하도록 한다.
또한, 비트라인 선택부(3)는 컬럼 선택신호 YPRE1,YPRE2에 의해 턴온 여부가 제어되는 NMOS트랜지스터 N3,N4를 구비한다. 프리차지부(4)는 프리차지 균등화신호 PREQ에 의해 비트라인을 VDD/2의 전압레벨로 프리차지시킨다. 이를 위해, 프리차지부(4)는 인버터 IV1,IV2, 노아게이트 NOR1, NMOS트랜지스터 N5,N6를 구비한다.
여기서, 인버터 IV1는 프리차지 균등화신호 PREQ를 반전한다. 그리고, 인버터 IV2는 인버터 IV1의 출력을 반전한다. 노아게이트 NOR1는 인버터 IV1의 출력과 노드 ND1에 인가된 신호를 노아연산한다. NMOS트랜지스터 N5,N6는 노아게이트 NOR1의 출력과 인버터 IV2의 출력에 의해 각각 제어되고, 전원전압단과 접지전압단 사이에 직렬 연결된다.
센싱부(5)는 노아게이트 NOR2, NMOS트랜지스터 N7, PMOS트랜지스터 P1 및 인버터 IV3를 구비한다. 여기서, 노아게이트 NOR2는 센스앰프 인에이블신호 /SAE와 노드 ND1에 인가된 신호를 노아연산한다. NMOS트랜지스터 N7는 노드 ND1와 센싱 노드 SAO 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR2의 출력이 인가된다. PMOS트랜지스터 P1는 전원전압단과 센싱노드 SAO 사이에 연결되어 게이트 단자를 통해 인버터 IV3를 통해 반전된 센스앰프 인에이블 신호 /SAE가 인가된다.
풀업부(6)는 센싱노드 SAO와 전원전압단 사이에 연결되어 게이트 단자를 통해 접지전압이 인가되는 PMOS트랜지스터 P2를 구비하여 항상 턴온 상태를 유지한다. 이에 따라, 풀업부(6)는 프로그램 셀의 경우 센싱노드 SAO의 전위를 전원전압 레벨로 풀업시키고, 소거 셀의 경우 센싱노드 SAO의 전위를 접지전압 레벨로 풀다운시킨다.
그리고, 차동증폭부(7)는 인버터 IV4, PMOS트랜지스터 P3,P4, NMOS트랜지스터 N8~N10을 구비하여, 리드 래치 신호 RD_LAT의 활성화시 센싱노드 SAO의 출력과 레퍼런스 전압 VREF을 차동증폭하여 출력신호 OUT를 출력한다.
이러한 구성을 갖는 종래의 센스 앰프 회로의 동작 과정을 도 2를 참조하여 설명하면 다음과 같다.
먼저, 워드라인 WL, 컬럼 선택신호 YPRE 및 소스 인에이블신호 SRC_EN의 엑티브 상태에서 프리차지 균등화신호 PREQ와 센스앰프 인에이블신호 /SAE가 인에이블 되면 프리차지부(4)의 NMOS트랜지스터 N5,N6에 의해 노드 ND1에 프리차지 전압이 공급된다. 이때, 노드 ND1의 전압 레벨은 노아게이트 NOR2의 문턱전압에 의해 결정된다. 그리고, 센싱노드 SAO의 전위는 PMOS트랜지스터 P1,P2에 의해 전원전압 VDD 레벨로 프리차지된다.
이후에, 프리차지 균등화신호 PREQ 및 센스앰프 인에이블신호 /SAE가 디스에이블되면, 노아게이트 NOR2의 문턱전압에 의해 제어되는 NMOS트랜지스터 N7가 턴온된다. 이에 따라, 프리차지 동작이 중지되어 NMOS트랜지스터 N7가 턴온되는 순간 VDD/2의 전압을 갖는 비트라인과 VDD 전압을 갖는 센싱노드 SAO의 사이에서 전하분배가 발생하게 된다. 이때, 비트라인의 캐패시터 값이 센싱노드 SAO 보다 수십배 크기 때문에 센싱노드 SAO의 전위는 비트라인 전압을 따라 VDD/2 레벨로 하강하게 된다.
그 후, 전하 분배가 끝나게 되면 센싱노드 SAO의 전위는 풀업부(6)에 의해 풀업된다. 그리고, 프로그램 셀과 소거 셀의 전류 특성과 PMOS트랜지스터 P2의 풀업 전류에 의해서 센싱노드 SAO의 파형이 도 2와 같이 나타난다.
이에 따라, 프로그램 셀의 경우 셀(1)에 전류가 흐르지 않기 때문에 센싱노드 SAO의 전위가 기준전압 VREF을 기준으로 전원전압 VDD 레벨로 상승하게 된다. 반면에, 소거 셀의 경우 셀(1)의 전류와 풀업 전류에 의해 센싱노드 SAO의 전위가 기준전압 VREF을 기준으로 접지전압 VSS 레벨로 하강하게 된다.
이때, 프로그램 셀이 선택될 경우 선택된 비트라인에 흐르는 전류는 동일한 비트라인을 공유하며 선택되지 않은 소거 셀들의 턴오프 전류(Ioff)의 합이 된다. 반면에, 소거 셀이 선택될 경우 비트라인에 흐르는 전류는 선택된 소거 셀들의 턴온 전류(Ion)의 합이 된다. 이때, 풀업 트랜지스터인 PMOS트랜지스터 P2의 사이즈는 (Ioff+Ion)/2 정도의 전류를 공급할 수 있도록 설정된다.
그런데, 라이트 사이클을 수십번 반복하는 인듀얼런스(Endurance) 이후에, 도 3에 나타난 바와 같이 소거 셀의 문턱전압이 상승하게 되어 소거 셀의 리드시 전류가 감소하게 된다. 그리고, 프로그램 셀의 문턱전압이 감소하게 되어 프로그램 셀의 리드시 턴온 전류(Ion)가 발생하게 된다.
따라서, 인듀얼런스 이후의 핫 온도에서 소거 셀의 누설 전류가 크거나, 인듀얼런스 이후의 프로그램 셀에서 턴온 전류가 발생하게 될 경우, 기준전압 VREF이 일정하기 때문에 온도의 변화에 따른 특성 변화를 감지할 수 없게 된다.
즉, 도 2 및 도 3에 도시된 온도 특성을 고려한 센싱노드 SAO의 파형에 나타난 바와 같이, 룸(Room) 온도에서 소거된 셀과 핫(Hot) 온도에서 프로그램된 셀의 전압 마진이 감소하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히 인듀얼런스와 온도에 따른 셀의 특성열화를 고려하여 레퍼런스 전압 레벨을 상이하게 조정함으로써 센싱 마진을 확보할 수 있도록 하는데 그 목적이 있다.
상기 과제를 달성하기 위한 본 발명의 센스 앰프 회로는, 메모리 셀의 전류를 전압 레벨로 변환하여 셀에 저장된 데이타를 리드하는 센싱수단; 온도의 변화에 따라 변화되는 전류의 값을 제어하여 온도에 따른 기준전압의 레벨을 가변시켜 출력하는 레퍼런스 제어수단; 및 데이타의 센싱동작시 센싱수단의 출력과 기준전압을 비교하여 차동 증폭하는 차동증폭부를 구비함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 센스 앰프 회로의 회로도이다.
본 발명은 크게 메모리 셀의 전류를 전압 레벨로 변환하기 위한 센싱수단과, 온도에 따라 기준전압의 레벨을 가변시킬 수 있도록 하는 레퍼런스 제어부와, 센싱수단과 레퍼런스 제어수단의 출력을 비교하여 차동증폭하는 차동증폭부(70)를 구비한다.
여기서, 센싱수단은 셀(10), 소스 인에이블부(21), 비트라인 선택부(30), 프리차지부(40), 센싱부(50) 및 풀업부(60)를 구비한다.
그 상세 구성을 살펴보면, 셀(10)은 워드라인 WL의 활성화 여부에 따라 데이타를 프로그램, 리드 및 소거하기 위한 NMOS트랜지스터 N811를 구비한다. 그리고, 소스 인에이블부(20)는 소스 인에이블신호 SRC_EN의 활성화시 셀(10)에 접지전압을 공급하기 위한 NMOS트랜지스터 N12를 구비한다.
여기서, 소스 인에이블부(20)는 소스 인에이블신호 SRC_EN가 디스에이블되면 NMOS트랜지스터 N12가 턴오프되어 셀(10)의 소스를 플로팅시킨다. 이에 따라, 셀(10)이 프로그램(program) 또는 소거(erase) 모드로 진입하게 된다. 반면에, 소스 인에이블부(20)는 소스 인에이블신호 SRC_EN가 인에이블되면 NMOS트랜지스터 N12가 턴온되어 셀(10)이 리드(read) 모드로 진입하도록 한다.
또한, 비트라인 선택부(30)는 컬럼 선택신호 YPRE1,YPRE2에 의해 턴온 여부가 제어되는 NMOS트랜지스터 N13,N14를 구비한다.
프리차지부(40)는 프리차지 균등화신호 PREQ에 의해 비트라인을 VDD/2의 전압레벨로 프리차지시킨다. 이를 위해, 프리차지부(40)는 인버터 IV5,IV6, 노아게이트 NOR3, NMOS트랜지스터 N15,N16를 구비한다.
여기서, 인버터 IV5는 프리차지 균등화신호 PREQ를 반전한다. 그리고, 인버터 IV6는 인버터 IV5의 출력을 반전한다. 노아게이트 NOR3는 인버터 IV5의 출력과 노드 ND2의 출력을 노아연산한다. NMOS트랜지스터 N15,N16는 노아게이트 NOR3의 출력과 인버터 IV6의 출력에 의해 각각 제어되고, 전원전압단과 접지전압단 사이에 직렬 연결된다.
센싱부(50)는 노아게이트 NOR4, NMOS트랜지스터 N17, PMOS트랜지스터 P5 및 인버터 IV7를 구비한다. 여기서, 노아게이트 NOR4는 센스앰프 인에이블신호 /SAE와 노드 ND2의 출력을 노아연산한다. NMOS트랜지스터 N17는 노드 ND2와 센싱 노드 SAO 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR4의 출력이 인가된다. PMOS트랜지스터 P5는 전원전압단과 센싱노드 SAO 사이에 연결되어 게이트 단자에 인버터 IV7를 통해 반전된 센스앰프 인에이블 신호 /SAE가 인가된다.
풀업부(60)는 센싱노드 SAO와 전원전압단 사이에 연결되어 게이트 단자를 통해 접지전압이 인가되는 PMOS트랜지스터 P6를 구비하여 항상 턴온 상태를 유지한다. 이에 따라, 풀업부(60)는 프로그램 셀의 경우 센싱노드 SAO의 전위를 전원전압 레벨로 풀업시키고, 소거 셀의 경우 센싱노드 SAO의 전위를 접지전압 레벨로 풀다운시킨다.
이에 따라, 센싱노드 SAO의 전류를 감지하여 프로그램(PGM) 셀인지 소거(ERASE) 셀인지의 여부를 판별한다.
즉, 프로그램(PGM) 셀의 경우 셀(10)에 전류가 흐르지 않으므로 PMOS트랜지스터 P6에 의해 센싱노드 SAO의 전위가 결정되고, 소거(ERASE) 셀의 경우 셀(10)로 전류가 흐르므로 PMOS트랜지스터 P6의 전류와 셀(10)에 흐르는 전류에 의해 센싱노드 SAO의 전위가 결정된다.
그리고, 차동증폭부(22)는 인버터 IV7를 통해 인가되는 센스앰프 인에이블신호 /SAE의 활성화시 센싱노드 SAO의 출력과 기준전압 VREF을 차동증폭한다. 이러한 차동증폭부(22)는 PMOS트랜지스터 P7,P8, NMOS트랜지스터 N18~N20 및 인버터 IV8를 구비한다. 그리고, 센스앰프 인에이블신호 SAE의 활성화시 센싱노드 SAO의 출력과 레퍼런스 전압 VREF을 차동증폭하여 출력신호 OUT를 출력한다.
한편, 레퍼런스 제어부(80)는 PMOS트랜지스터 P9~P13, NMOS트랜지스터 N21~N23 및 저항 R1,R2을 구비한다.
여기서, PMOS트랜지스터 P9~P11는 소스 단자가 공통 연결되어 게이트 단자를 통해 센스앰프 인에이블신호 /SAE가 인가된다. PMOS트랜지스터 P12는 PMOS트랜지 스터 P9와 NMOS트랜지스터 N21 사이에 연결되어 게이트 단자를 통해 접지전압이 인가된다. PMOS트랜지스터 P13는 PMOS트랜지스터 P11와 NMOS트랜지스터 N23 사이에 연결되어 게이트 단자를 통해 접지전압이 인가된다.
그리고, 저항 R1,R2는 PMOS트랜지스터 P10와 NMOS트랜지스터 N22 사이에 직렬 연결된다. 또한, NMOS트랜지스터 N21는 PMOS트랜지스터 P12와 접지전압단 사이에 연결되어 게이트 단자를 통해 기준전압 VREF2가 인가된다. NMOS트랜지스터 N22는 저항 R2와 접지전압단 사이에 연결되어 게이트 단자를 통해 기준전압 VREF1이 인가된다. NMOS트랜지스터 N23는 PMOS트랜지스터 P13과 접지전압단 사이에 연결되어 게이트 단자가 NMOS트랜지스터 N22와 공통 연결된다.
이러한 구성을 갖는 본 발명의 레퍼런스 제어부(80)의 동작 과정을 도 5를 참조하여 설명하면 다음과 같다.
레퍼런스 제어부(80)의 각 노드의 DC 레벨 특성은 도 5의 기준전압 레벨에 나타난 바와 같이 온도에 따라 기준전압 VREF,VREF1,VREF2이 각각 변화됨을 알 수 있다.
즉, 레퍼런스 제어부(80)의 구성은 크게 온도의 상승에 따라 기준전압 VREF1의 전압 레벨이 감소하는 제 1기준전압 VREF1 제어수단과, 온도의 상승에 따라 기준전압 VREF2의 전압 레벨이 증가하는 제 2기준전압 VREF2 제어수단과, 기준전압 VREF2의 전압 레벨에 따라 기준전압 VREF의 전압 레벨이 감소하는 제 3기준전압 VREF 제어수단으로 구분된다.
먼저, PMOS트랜지스터 P9~P11는 센싱 구간 이외의 구간에서 차동증폭부(70) 의 전류소모를 줄이기 위한 것으로서, 센스앰프 인에이블신호 /SAE가 로우일 경우 턴온되어 전원전압을 공급한다.
PMOS트랜지스터 P13는 기준전압 VREF1의 전압을 결정하기 위한 트랜지스터로서, 온도에 따라 전압을 상이하게 제어하기 위한 구성이다. 즉, PMOS트랜지스터 P13에 흐르는 전류가 크면 기준전압 VREF1는 증가하고, 반대로 PMOS트랜지스터 P13에 흐르는 전류가 작으면 기준전압 VREF1는 감소한다.
만약, 온도가 높아질 경우 PMOS트랜지스터 P13을 통해 흐르는 전류가 감소하고 NMOS트랜지스터 N23의 문턱전압은 낮아지게 되어 기준전압 VREF1의 레벨이 낮아진다. 이후에, 이러한 기준전압 VREF1는 기준전압 VREF2의 전압 레벨을 결정하게 되고, 기준전압 VREF2는 기준전압 VREF의 레벨을 결정하게 된다.
여기서, NMOS트랜지스터 N22의 전류-전압 곡선은 제 3도의 소거 셀의 인듀얼런스 이전의 특성과 유사하다. 즉, 문턱전압에 가까운 전압에서는 룸(Room) 온도 보다 핫(Hot) 온도에서 전류가 많이 흐르게 된다. 따라서, 기준전압 VREF1의 레벨은 NMOS트랜지스터 N22의 온도 특성에 맞도록 문턱전압 보다 약간 높게 설정해야 한다.
이어서, 저항 R1,R2는 전원전압과 NMOS트랜지스터 N22의 드레인 전압을 전압 분배한다. 그리고, 기준전압 VREF1과 NMOS트랜지스터 N22의 특성에 의해 저항 R1,R2을 통해 흐르는 전류는 핫 온도에서 증가하게 된다. 이에 따라, 기준전압 VREF2의 레벨은 상승하게 되어 NMOS트랜지스터 N21을 통해 흐르는 전류가 증가한다. 따라서, 풀업 트랜지스터인 PMOS트랜지스터 P12와 풀다운 트랜지스터인 NMOS 트랜지스터 N21에 의해 기준전압 VREF의 전압 레벨이 낮아진다.
이러한 온도에 따라 레퍼런스 전압을 변화시켰을 경우 도 6 및 도 7에 도시된 바와 같이 센싱 마진을 확보할 수 있게 된다.
즉, 본 발명은 인듀얼런스와 온도에 따른 셀의 특성 열화를 고려하여, 온도가 증가할 경우 레퍼런스 제어부(80)에 의해 센싱 레벨인 기준전압 VREF의 레벨을 낮추어 프로그램 셀의 전압 마진을 확보할 수 있게 된다. 그리고, 온도가 감소할 경우 기준전압 VREF의 레벨을 높임으로써 소거 셀의 전압 마진을 확보할 수 있게 된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 MCU(Micro Control Unit) 제품에 적용되는 임베디드 플래시(Embeded Flash) 메모리 또는 이이피롬(EEPROM;Electrically Erasable and Programmable Read Only Memory)에 있어서 레퍼런스 전압을 센싱 레벨에 따라 조정하여 충분한 센싱 마진을 확보할 수 있는 효과가 있다.

Claims (7)

  1. 메모리 셀의 전류를 전압 레벨로 변환하여 셀에 저장된 데이타를 리드하는 센싱수단;
    온도의 변화에 따라 변화되는 전류의 값을 제어하여 상기 온도에 따른 기준전압의 레벨을 가변시켜 출력하는 레퍼런스 제어수단; 및
    상기 데이타의 센싱동작시 상기 센싱수단의 출력과 상기 기준전압을 비교하여 차동 증폭하는 차동증폭부를 구비함을 특징으로 하는 센스 앰프 회로.
  2. 제 1항에 있어서, 상기 레퍼런스 제어수단은
    센스앰프 인에이블 신호의 활성화시 전원전압을 공급하는 전압 공급수단;
    상기 온도의 변화에 대응하여 변화되는 전류의 크기에 따라 제 1기준전압의 레벨을 상이하게 제어하는 제 1레퍼런스 제어수단;
    상기 제 1기준전압의 레벨 변화에 따라 전원전압을 전압 분배하여 제 2기준전압의 레벨을 상이하게 제어하는 제 2레퍼런스 제어수단; 및
    상기 제 2기준전압의 레벨 변화에 따라 상기 기준전압의 레벨을 가변시키는 제 3레퍼런스 제어수단을 구비함을 특징으로 하는 센스 앰프 회로.
  3. 제 2항에 있어서, 상기 전압 공급수단은 전원전압단에 병렬 연결되어 공통 게이트 단자를 통해 상기 센스앰프 인에이블 신호가 인가되는 복수개의 PMOS트랜지 스터를 구비함을 특징으로 하는 센스 앰프 회로.
  4. 제 2항 또는 제 3항에 있어서, 상기 제 1레퍼런스 제어수단은
    상기 전압 공급수단과 제 1NMOS트랜지스터 사이에 연결되어 게이트 단자를 통해 접지전압이 인가되는 제 1PMOS트랜지스터; 및
    상기 제 1PMOS트랜지스터와 접지전압단 사이에 연결되고, 게이트 단자가 드레인 단자와 공통 연결되어 상기 제 1기준전압을 출력하는 상기 제 1NMOS트랜지스터를 구비함을 특징으로 하는 센스 앰프 회로.
  5. 제 2항 또는 제 3항에 있어서, 상기 제 2레퍼런스 제어수단은
    상기 전압 공급수단의 전압과 제 2NMOS트랜지스터의 출력 전압을 전압 분배하여 상기 제 2기준전압을 출력하는 저항부; 및
    상기 저항부와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 1기준전압인 인가되는 상기 제 2NMOS트랜지스터를 구비함을 특징으로 하는 센스 앰프 회로.
  6. 제 5항에 있어서, 상기 제 1기준전압은 상기 제 2NMOS트랜지스터의 문턱전압은 보다 높게 설정됨을 특징으로 하는 센스 앰프 회로.
  7. 제 2항 또는 제 3항에 있어서, 상기 제 3레퍼런스 제어수단은
    상기 전압 공급수단과 제 3NMOS트랜지스터 사이에 연결되어 게이트 단자를 통해 접지전압이 인가되는 제 2PMOS트랜지스터; 및
    상기 제 2PMOS트랜지스터와 접지전압단 사이에 연결되고, 게이트 단자를 통해 상기 제 2기준전압이 인가되는 상기 제 3NMOS트랜지스터를 구비함을 특징으로 하는 센스 앰프 회로.
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