KR101085914B1 - 플래쉬 메모리 장치 - Google Patents

플래쉬 메모리 장치 Download PDF

Info

Publication number
KR101085914B1
KR101085914B1 KR1020040075532A KR20040075532A KR101085914B1 KR 101085914 B1 KR101085914 B1 KR 101085914B1 KR 1020040075532 A KR1020040075532 A KR 1020040075532A KR 20040075532 A KR20040075532 A KR 20040075532A KR 101085914 B1 KR101085914 B1 KR 101085914B1
Authority
KR
South Korea
Prior art keywords
cell
sensing
node
voltage
unit
Prior art date
Application number
KR1020040075532A
Other languages
English (en)
Other versions
KR20060026697A (ko
Inventor
이중호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040075532A priority Critical patent/KR101085914B1/ko
Publication of KR20060026697A publication Critical patent/KR20060026697A/ko
Application granted granted Critical
Publication of KR101085914B1 publication Critical patent/KR101085914B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로서, 특히 임베디드 플래시(Embeded Flash) 메모리 또는 이이피롬(EEPROM;Electrically Erasable and Programmable Read Only Memory)에 사용되는 센스앰프에 있어서 차동증폭기의 레퍼런스 전압을 센싱 레벨에 따라 상이하게 조정하여 센싱 마진을 향상시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 플래쉬 메모리의 셀이 프로그램 셀일 경우 센싱노드의 출력전압이 증가하여 레퍼런스 노드의 전압을 감소시키고, 플래쉬 메모리의 셀이 소거 셀일 경우 센싱노드의 출력전압이 감소하여 레퍼런스 노드의 전압을 증가시키며, 센싱노드의 출력과 레퍼런스 노드의 출력을 차동 증폭함으로써 센싱 마진을 향상시킬 수 있도록 한다.

Description

플래쉬 메모리 장치{Flash memory device}
도 1은 종래 기술에 따른 플래쉬 메모리 장치의 회로도.
도 2는 도 1의 플래쉬 메모리 장치의 동작 타이밍도.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 회로도.
도 4는 도 3의 플래쉬 메모리 장치의 동작 타이밍도.
본 발명은 플래쉬 메모리 장치에 관한 것으로서, 특히 임베디드 플래시(Embeded Flash) 메모리 또는 이이피롬(EEPROM;Electrically Erasable and Programmable Read Only Memory)에 사용되는 센스앰프에 있어서 차동증폭기의 레퍼런스 전압을 센싱 레벨에 따라 상이하게 조정하여 센싱 마진을 향상시킬 수 있도록 하는 기술이다.
일반적으로 플래쉬 메모리는 일종의 비휘발성 기억 장치로서, 전기적인 처리에 의해 플래시 셀에 저장된 기억 내용을 소거할 수 있도록 한다. 이러한 특성을 갖는 플래쉬 메모리는 흔히 휴대형 컴퓨터의 하드디스크 대용 또는 보충용으로 사용되어 쓰기와 지우기 동작을 반복할 수 있다.
도 1은 이러한 종래의 플래시 메모리 장치의 회로도이다.
종래의 플래쉬 센스앰프 회로는, 셀(1), 소스 인에이블부(2), 비트라인 선택부(3), 프리차지부(4), 센싱부(5), 풀업부(6) 및 레벨 감지부(7)를 구비한다.
여기서, 셀(1)은 워드라인 WL의 활성화 여부에 따라 데이타를 프로그램, 리드 및 소거하기 위한 NMOS트랜지스터 N1를 구비한다.
그리고, 소스 인에이블부(2)는 소스 인에이블신호 SRC_EN의 활성화시 셀(1)에 접지전압을 공급하기 위한 NMOS트랜지스터 N2를 구비한다.
여기서, 소스 인에이블부(2)는 소스 인에이블신호 SRC_EN가 디스에이블되면 NMOS트랜지스터 N2가 턴오프되어 셀(1)의 소스를 플로팅시킨다. 이에 따라, 셀(1)이 프로그램(program) 또는 소거(erase) 모드로 진입하게 된다. 반면에, 소스 인에이블부(2)는 소스 인에이블신호 SRC_EN가 인에이블되면 NMOS트랜지스터 N2가 턴온되어 셀(1)이 리드(read) 모드로 진입하도록 한다.
또한, 비트라인 선택부(3)는 컬럼 선택신호 YPRE1,YPRE2에 의해 턴온 여부가 제어되는 NMOS트랜지스터 N3,N4를 구비한다.
프리차지부(4)는 프리차지 균등화신호 PREQ에 의해 비트라인을 VDD/2의 전압레벨로 프리차지시킨다. 이를 위해, 프리차지부(7)는 인버터 IV1,IV2, 노아게이트 NOR1, NMOS트랜지스터 N5,N6를 구비한다.
여기서, 인버터 IV1는 프리차지 균등화신호 PREQ를 반전한다. 그리고, 인버터 IV2는 인버터 IV1의 출력을 반전한다. 노아게이트 NOR1는 인버터 IV1의 출력과 프리차지부(4)의 출력을 노아연산한다. NMOS트랜지스터 N5,N6는 노아게이트 NOR1 의 출력과 인버터 IV2의 출력에 의해 각각 제어되고, 전원전압단과 접지전압단 사이에 직렬 연결된다.
센싱부(5)는 노아게이트 NOR2, NMOS트랜지스터 N7, 및 PMOS트랜지스터 P1를 구비한다. 여기서, 노아게이트 NOR2는 센스앰프 인에이블신호 /SAE와 프리차지부(4)의 출력을 노아연산한다. NMOS트랜지스터 N7는 프리차지부(4)의 출력단과 센싱 노드 SAO 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR2의 출력이 인가된다. PMOS트랜지스터 P1는 전원전압단과 센싱노드 SAO 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 /SAE가 인가된다.
풀업부(6)는 센싱노드 SAO와 전원전압단 사이에 연결되어 게이트 단자를 통해 접지전압이 인가되는 PMOS트랜지스터 P2를 구비하여 항상 턴온 상태를 유지한다. 이에 따라, 풀업부(6)는 프로그램 셀의 경우 센싱노드 SAO의 전위를 전원전압 레벨로 풀업시키고, 소거 셀의 경우 센싱노드 SAO의 전위를 접지전압 레벨로 풀다운시킨다.
레벨 감지부(7)는 센싱노드 SAO의 출력을 지연하는 인버터 IV3,IV4를 구비한다. 이에 따라, 레벨 감지부(7)는 센싱노드 SAO의 전류를 감지하여 프로그램(PGM) 셀인지 소거(ERASE) 셀인지의 여부를 판별한다.
즉, 프로그램(PGM) 셀의 경우 셀(1)에 전류가 흐르지 않으므로 PMOS트랜지스터 P2에 의해 센싱노드 SAO의 전위가 결정되고, 소거(ERASE) 셀의 경우 셀(1)로 전류가 흐르므로 PMOS트랜지스터 P2의 전류와 셀(1)에 흐르는 전류에 의해 센싱노드 SAO의 전위가 결정된다. 이때, 센싱노드 SAO의 출력단자에 연결된 인버터 IV3,IV4 의 문턱전압(VDD/2)을 기준으로 프로그램 셀과 소거 셀의 전압 레벨을 검출할 수 있게 된다.
이러한 구성을 갖는 종래의 플래쉬 메모리 장치의 동작 과정을 도 2를 참조하여 설명하면 다음과 같다.
먼저, 클럭 CLK의 엑티브 상태에서 소스 인에이블신호 SRC_EN가 디스에이블되어 NMOS트랜지스터 N2가 턴오프되면 셀(1)의 소스가 플로팅되어 프로그램 또는 소거 모드로 진입한다.
이어서, 프리차지 균등화신호 PREQ와 센스앰프 인에이블신호 /SAE가 인에이블 되면 프리차지부(4)에 의해 비트라인이 VDD/2 레벨로 프리차지 된다. 그리고, PMOS트랜지스터 P2에 의해 센싱노드 SAO의 전위는 전원전압 VDD 레벨로 프리차지된다.
이후에, 프리차지 균등화신호 PREQ 및 센스앰프 인에이블신호 /SAE가 디스에이블되면 NMOS트랜지스터 N7가 턴온되어 비트라인과 센싱노드 SAO의 사이에서 전하분배가 발생하게 된다. 이에 따라, 비트라인의 캐패시터 값이 센싱노드 SAO 보다 수십배 크기 때문에 센싱노드 SAO의 전위는 비트라인 전압을 따라 VDD/2 레벨로 하강하게 된다.
그 후, 전하 분배가 끝나게 되면 센싱노드 SAO의 전위는 풀업부(6)에 의해 풀업된다. 이에 따라, 프로그램 셀의 경우 셀(1)에 전류가 흐르지 않기 때문에 센싱노드 SAO의 전위가 전원전압 VDD 레벨로 상승하게 되고, 소거 셀의 경우 셀(1)의 전류와 풀업 전류에 의해 센싱노드 SAO의 전위가 접지전압 VSS 레벨로 하강하게 된 다.
이때, PMOS트랜지스터 P2에 의한 풀업 전류는 소거 셀의 전류보다 크지 않도록 그 사이즈가 설정되어야 한다. 그러나, 이러한 종래의 센스앰프 회로는 소거 셀의 전류 변화 및 프로그램 셀의 리드시 비트라인에 인가되는 누설전류로 인해 센싱 포인트를 검출하기 어려운 문제점이 있다. 또한, 전하분배가 비트라인과 센싱노드 SAO 사이에서 수행되므로 비트라인의 초기 상태에 따라 차지 쉐어링 값이 많이 변하게 된다.
또한, 풀업 트랜지스터 P2의 사이즈가 프로그램(PGM) 셀(A)과 소거 셀(B)의 전류 특성에 영향을 미치게 되는데, 이러한 풀업 트랜지스터 P2의 사이즈가 고정되는 경우 프로그램 셀(A) 및 소거 셀(B)의 전류 특성을 모두 만족시킬 수가 없어 센싱마진 확보에 어려움이 따른다.
즉, 풀업 트랜지스터 P2의 사이즈를 너무 작게 설정하면 접지전압 레벨로 하강되어야 하는 소거 셀의 전류 특성에는 유리하나 전원전압 레벨로 상승해야 하는 프로그램 셀의 전류 특성에는 악영향을 미치게 된다.
한편, 풀업 트랜지스터 P2의 사이즈를 너무 크게 설정하면 전원전압 레벨로 상승해야 하는 프로그램 셀의 전류 특성에는 유리하나 접지전압 레벨로 하강해야 하는 소거 셀의 전류 특성에는 악영향을 미치게 된다.
이에 따라, 프로그램 셀과 소거 셀의 전류 특성을 만족시켜 구현하면 도 2와 같이, 센싱마진(C)이 너무 작아지는 문제점이 있다.
이를 위해, 차동(Differential) 타입의 센스앰프를 사용할 경우 안정적인 레 퍼런스 전압을 확보하기 어려운 문제점이 있다. 특히, 프로그램 셀과 소거 셀의 문턱전압 차이가 작을 경우 워드라인을 승압시키지 않고는 센싱 마진을 확보하기 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 보다 상세하게는 차동증폭기의 레퍼런스 전압을 센싱 레벨에 따라 상이하게 조정하여 센싱마진을 확보할수 있도록 하는데 그 목적이 있다.
상기 과제를 달성하기 위한 본 발명의 플래쉬 메모리 장치는, 셀에 저장된 데이타를 리드하여 센싱노드에 출력하는 센싱수단; 센싱노드의 출력 전압에 대응하여 전류의 크기가 제어되는 레퍼런스 셀을 구비하고, 레퍼런스 셀에 인가되는 전류의 크기에 따라 레퍼런스 노드의 전압을 상이하게 조정하는 레퍼런스 센싱수단; 및 리드 래치 신호의 활성화시 센싱수단의 출력과 레퍼런스 센싱수단의 출력을 차동 증폭하는 차동증폭기를 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 장치의 회로도이다.
본 발명은 크게 메모리 셀의 전압 레벨을 검출하기 위한 센싱수단과, 레퍼런 스 셀의 전압 레벨을 검출하기 위한 레퍼런스 센싱수단과, 센싱수단과 레퍼런스 센싱수단의 출력을 차동증폭하는 차동증폭기(22)를 구비한다.
여기서, 센싱수단은 셀(10), 소스 인에이블부(11), 비트라인 선택부(12), 프리차지부(13), 센싱부(14) 및 풀업부(15)를 구비한다. 그리고, 레퍼런스 센싱수단은 레퍼런스 셀(16), 레퍼런스 셀 인에이블부(17), 레퍼런스 셀 구동부(18), 레퍼런스 프리차지부(19), 레퍼런스 센싱부(20) 및 레퍼런스 풀업부(21)를 구비한다.
그 상세 구성을 살펴보면, 셀(10)은 워드라인 WL의 활성화 여부에 따라 데이타를 프로그램, 리드 및 소거하기 위한 NMOS트랜지스터 N8를 구비한다.
그리고, 소스 인에이블부(11)는 소스 인에이블신호 SRC_EN의 활성화시 셀(10)에 접지전압을 공급하기 위한 NMOS트랜지스터 N9를 구비한다.
여기서, 소스 인에이블부(11)는 소스 인에이블신호 SRC_EN가 디스에이블되면 NMOS트랜지스터 N9가 턴오프되어 셀(10)의 소스를 플로팅시킨다. 이에 따라, 셀(10)이 프로그램(program) 또는 소거(erase) 모드로 진입하게 된다. 반면에, 소스 인에이블부(11)는 소스 인에이블신호 SRC_EN가 인에이블되면 NMOS트랜지스터 N9가 턴온되어 셀(10)이 리드(read) 모드로 진입하도록 한다.
또한, 비트라인 선택부(12)는 컬럼 선택신호 YPRE1,YPRE2에 의해 턴온 여부가 제어되는 NMOS트랜지스터 N10,N11를 구비한다.
프리차지부(13)는 프리차지 균등화신호 PREQ에 의해 비트라인을 VDD/2의 전압레벨로 프리차지시킨다. 이를 위해, 프리차지부(13)는 인버터 IV5,IV6, 노아게이트 NOR3, NMOS트랜지스터 N12,N13를 구비한다.
여기서, 인버터 IV5는 프리차지 균등화신호 PREQ를 반전한다. 그리고, 인버터 IV6는 인버터 IV5의 출력을 반전한다. 노아게이트 NOR3는 인버터 IV5의 출력과 프리차지부(13)의 출력을 노아연산한다. NMOS트랜지스터 N12,N13는 노아게이트 NOR3의 출력과 인버터 IV6의 출력에 의해 각각 제어되고, 전원전압단과 접지전압단 사이에 직렬 연결된다.
센싱부(14)는 노아게이트 NOR4, NMOS트랜지스터 N14, 및 PMOS트랜지스터 P3를 구비한다. 여기서, 노아게이트 NOR4는 센스앰프 인에이블신호 /SAE와 프리차지부(13)의 출력을 노아연산한다. NMOS트랜지스터 N14는 프리차지부(13)의 출력단과 센싱 노드 SAO 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR4의 출력이 인가된다. PMOS트랜지스터 P3는 전원전압단과 센싱노드 SAO 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 /SAE가 인가된다.
풀업부(15)는 센싱노드 SAO와 전원전압단 사이에 연결되어 게이트 단자를 통해 접지전압이 인가되는 PMOS트랜지스터 P4를 구비하여 항상 턴온 상태를 유지한다. 이에 따라, 풀업부(15)는 프로그램 셀의 경우 센싱노드 SAO의 전위를 전원전압 레벨로 풀업시키고, 소거 셀의 경우 센싱노드 SAO의 전위를 접지전압 레벨로 풀다운시킨다.
이에 따라, 센싱노드 SAO의 전류를 감지하여 프로그램(PGM) 셀인지 소거(ERASE) 셀인지의 여부를 판별한다.
즉, 프로그램(PGM) 셀의 경우 셀(10)에 전류가 흐르지 않으므로 PMOS트랜지스터 P4에 의해 센싱노드 SAO의 전위가 결정되고, 소거(ERASE) 셀의 경우 셀(10)로 전류가 흐르므로 PMOS트랜지스터 P4의 전류와 셀(10)에 흐르는 전류에 의해 센싱노드 SAO의 전위가 결정된다.
한편, 레퍼런스 셀(16), 레퍼런스 셀 인에이블부(17), 레퍼런스 셀 구동부(18), 레퍼런스 프리차지부(19), 레퍼런스 센싱부(20) 및 레퍼런스 풀업부(21)는 상술된 셀(10), 소스 인에이블부(11), 비트라인 선택부(12), 프리차지부(13), 센싱부(14), 풀업부(15)와 각각 대응되는 구조를 갖는다.
그리고, 차동증폭기(22)는 리드 래치신호 RD_RAT의 활성화시 센싱노드 SAO의 출력과 레퍼런스 노드 REF의 출력을 차동증폭한다.
그 상세 구성을 살펴보면, 레퍼런스 셀(16)은 셀(10)과 대응되는 구조를 갖고, 워드라인 WL의 활성화 여부에 따라 데이타를 프로그램, 리드 및 소거하기 위한 NMOS트랜지스터 N15,N16를 구비한다.
여기서, NMOS트랜지스터 N15는 레퍼런스 셀 구동부(18)와 NMOS트랜지스터 N16 사이에 연결되어 게이트 단자가 센싱노드 SAO와 연결된다. 그리고, NMOS트랜지스터 N16는 NMOS트랜지스터 N15와 레퍼런스 셀 인에이블부(17) 사이에 연결되어 게이트 단자가 드레인 단자와 연결된 다이오드 구조를 갖는다.
그리고, 레퍼런스 셀 인에이블부(17)는 소스 인에이블부(11)와 대응되는 구조를 갖고, NMOS트랜지스터 N16과 접지전압단 사이에 연결되어 게이트 단자를 통해 전원전압이 인가되는 NMOS트랜지스터 N17를 구비한다.
또한, 레퍼런스 셀 구동부(18)는 비트라인 선택부(12)와 대응되는 구조를 갖고, 레퍼런스 셀 인에이블부(17)와 레퍼런스 프리차지부(19) 사이에 직렬 연결되어 게이트 단자를 통해 전원전압이 인가되는 NMOS트랜지스터 N18,N19를 구비한다.
레퍼런스 프리차지부(19)는 프리차지부(13)와 대응되는 구조를 갖고, 프리차지 균등화신호 PREQ에 의해 비트라인을 VDD/2의 전압레벨로 프리차지시킨다. 이를 위해, 레퍼런스 프리차지부(19)는 인버터 IV7,IV8, 노아게이트 NOR5, NMOS트랜지스터 N20,N21를 구비한다.
여기서, 인버터 IV7는 프리차지 균등화신호 PREQ를 반전한다. 그리고, 인버터 IV8는 인버터 IV7의 출력을 반전한다. 노아게이트 NOR5는 인버터 IV7의 출력과 레퍼런스 프리차지부(19)의 출력을 노아연산한다. NMOS트랜지스터 N20,N21는 노아게이트 NOR5의 출력과 인버터 IV8의 출력에 의해 각각 제어되고, 전원전압단과 접지전압단 사이에 직렬 연결된다.
레퍼런스 센싱부(20)는 센싱부(14)와 대응되는 구조를 갖고, 노아게이트 NOR6, NMOS트랜지스터 N22, 및 PMOS트랜지스터 P5를 구비한다. 여기서, 노아게이트 NOR6는 센스앰프 인에이블신호 /SAE와 레퍼런스 프리차지부(19)의 출력을 노아연산한다. NMOS트랜지스터 N22는 레퍼런스 프리차지부(19)의 출력단과 레퍼런스 노드 REF 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR6의 출력이 인가된다. PMOS트랜지스터 P5는 전원전압단과 레퍼런스 노드 REF 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 /SAE가 인가된다.
레퍼런스 풀업부(21)는 풀업부(15)와 대응되는 구조를 갖고, 레퍼런스 노드 REF와 전원전압단 사이에 연결되어 게이트 단자를 통해 접지전압이 인가되는 PMOS트랜지스터 P6를 구비하여 항상 턴온 상태를 유지한다. 이에 따라, 레퍼런스 풀업 부(21)는 프로그램 셀의 경우 레퍼런스 노드 REF의 전위를 전원전압 레벨로 풀업시키고, 소거 셀의 경우 레퍼런스 노드 REF의 전위를 접지전압 레벨로 풀다운시킨다.
이러한 구성을 갖는 본 발명의 동작과정을 도 4의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 클럭 CLK의 엑티브 상태에서 소스 인에이블신호 SRC_EN가 디스에이블되어 NMOS트랜지스터 N9가 턴오프되면 셀(10)의 소스가 플로팅되어 프로그램 또는 소거 모드로 진입한다.
이어서, 프리차지 균등화신호 PREQ와 센스앰프 인에이블신호 /SAE가 인에이블 되면 프리차지부(13)에 의해 비트라인이 VDD/2 레벨로 프리차지 된다. 그리고, PMOS트랜지스터 P4에 의해 센싱노드 SAO의 전위는 전원전압 VDD 레벨로 프리차지된다.
이후에, 프리차지 균등화신호 PREQ 및 센스앰프 인에이블신호 /SAE가 디스에이블되면 NMOS트랜지스터 N14 턴온되어 비트라인과 센싱노드 SAO의 사이에서 전하분배가 발생하게 된다. 이에 따라, 비트라인의 캐패시터 값이 센싱노드 SAO 보다 수십배 크기 때문에 센싱노드 SAO의 전위는 비트라인 전압을 따라 VDD/2 레벨로 하강하게 된다.
그 후, 전하 분배가 끝나게 되면 센싱노드 SAO의 전위는 풀업부(15)에 의해 풀업된다. 이에 따라, 프로그램 셀(C)의 경우 셀(10)에 전류가 흐르지 않기 때문에 센싱노드 SAO의 전위가 전원전압 VDD 레벨로 상승하게 되고, 소거 셀(D)의 경우 셀(10)의 전류와 풀업 전류에 의해 센싱노드 SAO의 전위가 접지전압 VSS 레벨로 하 강하게 된다.
한편, 레퍼런스 셀 인에이블부(17)는 NMOS트랜지스터 N17에 의해 항상 턴온상태를 유지하여 레퍼런스 셀(16)에 접지전압을 공급한다. 그리고, 레퍼런스 셀 구동부(18)는 NMOS트랜지스터 N18,N19의 게이트에 전원전압이 인가되어 항상 턴온 상태를 유지한다.
이후에, 레퍼런스 프리차지부(19)는 프리차지부(13)의 동작시 동시에 구동되어 레퍼런스 노드 REF를 프리차지시킨다. 그리고, 레퍼런스 센싱부(20)는 센싱부(14)의 동작시 동시에 구동되어 레퍼런스 노드 REF를 센싱한다.
이에 따라, 프리차지 구간과 전하 분배 구간에서는 센싱노드 SAO와 레퍼런스 노드 REF는 동일한 특성을 갖는다.
그리고, 레퍼런스 셀(16)은 NMOS트랜지스터 N15의 게이트 단자가 센싱노드 SAO에 연결된다. 이에 따라, 센싱 구간에서 프로그램된 셀(10)의 리드시 센싱노드 SAO의 전압 레벨에 따라 레퍼런스 셀(16)의 전류값이 변화된다.
즉, 센싱노드 SAO의 전압 레벨이 상승할 경우 레퍼런스 셀(16)의 전류가 증가하여 레퍼런스 노드 REF의 전압 레벨을 감소시키게 된다. 반면에, 센싱노드 SAO의 전압 레벨이 하강할 경우 레퍼런스 셀(16)의 전류가 감소하여 레퍼런스 노드 REF의 전압 레벨을 증가시키게 된다.
이후에, 차동증폭기(22)는 리드 래치신호 RE_RAT의 활성화시 NMOS트랜지스터 N25가 턴온된다. 그리고, 차동증폭기(22)는 센싱노드 SAO의 출력전압과 레퍼런스 노드 REF의 출력전압 차이를 차동 증폭하여 출력신호 OUT를 출력한다. 이에 따라, 센싱 구간에서 프로그램된 셀(10)의 리드시 센싱 마진을 높일 수 있게 된다.
이때, 레퍼런스 셀(16)에 흐르는 전류는 프로그램된 셀(10)의 리드시 비트라인의 누설전류보다 약간 크게 설정하는 것이 바람직하다. 즉, 레퍼런스 셀(16)에 흐르는 전류는 전하 분배가 끝나는 시점에서 센싱노드 SAO의 전압이 약 VDD/2일때를 기준으로 설정한다. 이에 따라, 레퍼런스 셀(16)의 전류를 메모리 셀(10)의 비트라인에 흐르는 누설 전류와 유사하게 설정하여 최대한의 센싱마진을 확보할 수 있도록 한다.
반면에, 센싱 구간에서 소거 셀(D)의 리드시 프로그램된 셀(10)의 리드시와 반대로 레퍼런스 노드 REF의 전압을 증가시킴으로써 소거 셀의 리드시 센싱 마진을 향상시킬 수 있게 된다.
즉, 프로그램 셀(C)의 리드시 센싱노드 SAO의 전압 레벨은 VDD/2+△V가 되고, 소거 셀(D)의 리드시 센싱노드 SAO의 전압 레벨은 VDD/2-△V가 된다. 그리고, 프로그램 셀(C)의 리드시 레퍼런스 노드 REF의 기준전압 Vref 레벨은 VDD/2-△V가 되고, 소거 셀(D)의 리드시 레퍼런스 노드 REF의 기준전압 Vref 레벨은 VDD/2+△V가 된다. 이에 따라, 센스앰프의 센싱 마진이 전원전압 VDD와 주파수에 의해 가변되어 2△V의 값을 갖게 된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 MCU(Micro Control Unit) 제품에 적용되는 임베디드 플래시(Embeded Flash) 메모리 또는 이이피롬(EEPROM;Electrically Erasable and Programmable Read Only Memory)에 있어서 레퍼런스 전압을 센싱 레벨에 따라 조정하여 충분한 센싱 마진을 확보할 수 있는 효과가 있다.

Claims (8)

  1. 셀에 저장된 데이타를 리드하여 센싱노드에 출력하는 센싱수단;
    상기 센싱노드의 출력 전압에 대응하여 전류의 크기가 제어되는 레퍼런스 셀을 구비하고, 상기 레퍼런스 셀에 인가되는 전류의 크기에 따라 레퍼런스 노드의 전압을 상이하게 조정하는 레퍼런스 센싱수단; 및
    리드 래치 신호의 활성화시 상기 센싱수단의 출력과 상기 레퍼런스 센싱수단의 출력을 차동 증폭하는 차동증폭기를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1항에 있어서, 상기 레퍼런스 센싱수단은 상기 셀이 프로그램 셀일 경우 상기 센싱노드의 출력전압이 증가하여 상기 레퍼런스 노드의 전압을 감소시키고, 상기 셀이 소거 셀일 경우 상기 센싱노드의 출력전압이 감소하여 상기 레퍼런스 노드의 전압을 증가시킴을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 센싱수단은
    소스 인에이블신호의 활성화시 상기 셀에 접지전압을 공급하는 소스 인에이블부;
    컬럼 선택신호에 의해 선택적으로 턴온되어 상기 센싱수단의 비트라인과의 연결을 제어하는 비트라인 선택부;
    프리차지 균등화신호의 활성화시 상기 센싱수단의 비트라인을 프리차지시키는 프리차지부;
    센스앰프 인에이블신호의 활성화시 상기 셀에 저장된 데이타를 센싱하는 센싱부; 및
    상기 셀이 프로그램 셀일 경우 상기 센싱노드의 전위를 전원전압 레벨로 풀업시키고, 상기 셀이 소거 셀일 경우 상기 센싱노드의 전위를 접지전압 레벨로 풀다운시키는 풀업부를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 3항에 있어서, 상기 레퍼런스 센싱수단은
    상기 센싱노드의 출력 전압에 대응하여 전류의 크기가 제어되는 상기 레퍼런스 셀;
    상기 레퍼런스 셀에 구동전압을 공급하는 레퍼런스 셀 인에이블부;
    상기 레퍼런스 셀로부터 인가되는 전압을 상기 레퍼런스 센싱수단의 비트라인으로 공급하는 레퍼런스 셀 구동부;
    상기 프리차지 균등화신호의 활성화시 상기 레퍼런스 센싱수단의 비트라인을 프리차지시키는 레퍼런스 프리차지부;
    상기 센스앰프 인에이블신호의 활성화시 상기 레퍼런스 셀에 저장된 데이타를 센싱하는 레퍼런스 센싱부; 및
    상기 레퍼런스 노드를 전원전압 레벨로 풀업시키는 레퍼런스 풀업부를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  5. 제 4항에 있어서, 상기 레퍼런스 셀은
    상기 레퍼런스 셀 인에이블부와 상기 레퍼런스 셀 구동부 사이에 직렬 연결된 제 1NMOS트랜지스터와 제 2NMOS트랜지스터를 구비하고,
    상기 제 1NMOS트랜지스터는 상기 센싱노드와 게이트 단자가 연결되며, 상기 제 2NMOS트랜지스터는 게이트 단자가 드레인 단자와 공통 연결됨을 특징으로 하는 플래쉬 메모리 장치.
  6. 제 4항에 있어서, 상기 레퍼런스 셀에 인가되는 전류는 상기 프로그램 셀의 리드시 상기 센싱수단의 비트라인에 인가되는 전류값 보다 큰 것을 특징으로 하는 플래쉬 메모리 장치.
  7. 제 4항에 있어서, 상기 레퍼런스 셀 구동부는
    상기 레퍼런스 셀과 상기 레퍼런스 프리차지부 사이에 직렬 연결되어 게이트 단자를 통해 전원전압이 인가되는 제 3NMOS트랜지스터 및 제 4NMOS트랜지스터를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  8. 제 1항에 있어서, 상기 차동증폭기는
    상기 리드 래치 신호의 활성화시 접지전압을 공급하는 구동소자;
    상기 센싱노드의 출력과 상기 레퍼런스 노드의 출력을 비교하는 비교부; 및
    상기 비교부의 출력을 반전하는 인버터를 구비함을 특징으로 하는 플래쉬 메모리 장치.
KR1020040075532A 2004-09-21 2004-09-21 플래쉬 메모리 장치 KR101085914B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040075532A KR101085914B1 (ko) 2004-09-21 2004-09-21 플래쉬 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040075532A KR101085914B1 (ko) 2004-09-21 2004-09-21 플래쉬 메모리 장치

Publications (2)

Publication Number Publication Date
KR20060026697A KR20060026697A (ko) 2006-03-24
KR101085914B1 true KR101085914B1 (ko) 2011-11-23

Family

ID=37137994

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040075532A KR101085914B1 (ko) 2004-09-21 2004-09-21 플래쉬 메모리 장치

Country Status (1)

Country Link
KR (1) KR101085914B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010060576A (ko) * 1999-12-27 2001-07-07 박종섭 섹터 프로텍션 확인용 플래쉬 메모리 셀 독출 회로
KR20020056204A (ko) * 2000-12-29 2002-07-10 박종섭 플래쉬 메모리 소자의 포스트 프로그램 검증 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010060576A (ko) * 1999-12-27 2001-07-07 박종섭 섹터 프로텍션 확인용 플래쉬 메모리 셀 독출 회로
KR20020056204A (ko) * 2000-12-29 2002-07-10 박종섭 플래쉬 메모리 소자의 포스트 프로그램 검증 회로

Also Published As

Publication number Publication date
KR20060026697A (ko) 2006-03-24

Similar Documents

Publication Publication Date Title
US7486562B2 (en) Semiconductor memory device
US6504761B2 (en) Non-volatile semiconductor memory device improved sense amplification configuration
US8830729B2 (en) Resistive memory apparatus
KR101099835B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
JP4579493B2 (ja) 不揮発性半導体記憶装置及びデータ読出し方法
US20100103725A1 (en) Resistance Variable Memory Device for Protecting Coupling Noise
JP2007087512A (ja) 不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置の動作方法
KR20100052885A (ko) 반도체 메모리 장치
US11183230B2 (en) Sense amplifier circuit and semiconductor memory device
US9697904B2 (en) Integrated circuit for mirroring and amplifying a sensing current and operation method thereof
US7813198B2 (en) System and method for reading memory
JP4559760B2 (ja) マルチビット制御機能を有する不揮発性強誘電体メモリ装置
KR101176219B1 (ko) 반도체 장치 및 감지 신호의 생성 방법
KR101085914B1 (ko) 플래쉬 메모리 장치
US20080158972A1 (en) Method of controlling bitline bias voltage
KR100591600B1 (ko) 센스 앰프 회로
JP2007134037A (ja) 半導体メモリ装置
JP2008210467A (ja) 不揮発性半導体メモリ及びそのテスト方法
JP4383927B2 (ja) タイミングレファレンスセンシング機能を有するレジスタアレイ、該アレイを用いる不揮発性強誘電体メモリ装置及びタイミングレファレンスを利用したデータセンシング方法
JP4452529B2 (ja) タイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法
KR101035576B1 (ko) 플래쉬 메모리 장치
KR100655280B1 (ko) 저전압에서 동작 가능한 플래시 메모리 장치
KR100516692B1 (ko) 타이밍 레퍼런스 제어 기능을 갖는 불휘발성 강유전체메모리 장치 및 그 제어 방법
KR20210025036A (ko) 센스 앰프 구동 장치
KR100403340B1 (ko) 이피롬의 센스 앰프

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151019

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171020

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181016

Year of fee payment: 8