KR101035576B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로서, 보다 상세하게는 전하분배 구간에서 사이즈가 다른 풀업 트랜지스터를 사용하여, 소거(ERASE) 셀과 프로그램(PGM) 셀의 전류 특성을 개선하고, 동작전압 레벨에 따라 문턱전압이 다른 인버터를 사용함으로써 저전압하에서도 센싱마진을 확보할 수 있는 기술을 개시한다.
이를 위해, 본 발명은 플래쉬 메모리 셀 및 프리차지부를 구비하는 플래쉬 메모리 장치에 있어서, 상기 프리차지부에 의해 프리차지된 비트라인과 센싱노드를 전하분배하는 구간에서 구동능력을 달리하여 상기 센싱노드의 전위를 풀업시켜, 상기 플래쉬 메모리 셀이 프로그램 셀 또는 소거셀인 경우 각각 전류특성을 보상하는 풀업부와, 기준전압과 동작전압을 비교하여 그 결과를 출력하는 비교제어부와, 상기 센싱노드의 전류 특성을 이용하여 상기 플래쉬 메모리 셀이 프로그램 셀인지 소거 셀인지를 감지하고, 상기 비교제어부의 출력 따라 구동능력을 달리하여 상기 센싱노드의 전류를 출력하는 레벨 감지부를 포함하여 구성함을 특징으로 한다.

Description

플래쉬 메모리 장치{flash memory device}
도 1은 종래의 기술에 따른 플래쉬 메모리 장치의 회로도.
도 2는 도 1의 플래쉬 메모리 장치의 동작 타이밍도.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 장치의 회로도.
도 4는 도 3의 동작전압 발생부의 세부 회로도이다.
도 5는 도 3의 플래쉬 메모리 장치의 동작 타이밍도.
본 발명은 플래쉬 메모리 장치에 관한 것으로서, 보다 상세하게는 전하분배 구간에서 사이즈가 다른 풀업 트랜지스터를 사용하여, 소거(ERASE) 셀과 프로그램(PGM) 셀의 전류 특성을 개선하고, 동작전압 레벨에 따라 문턱전압이 다른 인버터를 사용함으로써 저전압하에서도 센싱마진을 확보할 수 있는 기술이다.
플래쉬 메모리 장치(flash memory device)는 지속적으로 전원이 공급되는 비휘발성 메모리 장치로서, 블록 단위로 내용을 지울 수 있고 다시 프로그램 할 수 있다.
플래쉬 메모리 장치는 일종의 비휘발성 메모리 장치(non volatile memory device)로서, 전기적인 처리에 의해 메모리 내용을 소거할 수 있는 점에서는 전기적 소거 및 프로그램 가능 읽기 전용 기억 장치(이하, EEPROM)와 유사하지만, EEPROM은 한 번에 1 바이트씩 소거할 수 있는데 비하여 플래쉬 메모리 장치는 벌크영역을 공유하도록 구성하여 블록 단위로, 하나의 섹터(sector)에 포함되는 메모리 셀들을 동시에 소거(erase)한다.
도 1은 종래의 기술에 따른 플래쉬 메모리 장치의 회로도이다.
플래쉬 메모리 장치는 셀 어레이(1), 소스 인에이블부(3), 비트라인 선택부(5), 프리차지부(7), 센스앰프부(9), 풀업부(11), 레벨 감지부(13), 및 출력제어부(15)를 구비한다.
셀 어레이(1)는 워드라인 WL에 연결된 셀을 포함하고, 그 셀에 데이터를 프로그램, 리드, 및 소거를 한다.
소스 인에이블부(3)는 소스인에이블신호 SRC_EN에 의해 제어되고 그 드레인이 셀 어레이(1)의 일측에 연결되고 소스에는 접지전압이 인가되는 엔모스 트랜지스터 NM1를 구비한다. 소스인에이블신호 SRC_EN가 디스에이블되면 엔모스 트랜지스터 NM1가 턴오프되어 셀의 소스가 플로팅되어 셀이 프로그램(program) 또는 소거(erase) 모드로 진입한다. 반면, 소스인에이블신호 SRC_EN가 인에이블되면 엔모스 트랜지스터 NM1가 턴온되어 셀이 리드(read) 모드로 진입하게 된다.
비트라인 선택부(5)는 컬럼 선택신호 YPRE1, YPRE2에 의해 제어되는 엔모스 트랜지스터 NM2, NM3로 구성된다.
프리차지부(7)는 프리차지 균등화신호 PREQ에 의해 비트라인을 VDD/2로 프리 차지시킨다. 프리차지부(7)는 인버터 I1, I2, 노아게이트 NOR1, 엔모스 트랜지스터 NM4, NM5를 구비한다. 인버터 I1는 프리차지 균등화신호 PREQ를 반전시키고, 인버터 I2는 인버터 I1의 출력을 반전시킨다. 노아게이트 NOR1는 인버터 I1의 출력과 프리차지부(7)의 출력을 논리연산하여 출력한다. 엔모스 트랜지스터 NM4, NM5는 노아게이트 NOR1의 출력과 인버터 I2의 출력에 의해 각각 제어되고, 전원전압과 접지전압 사이에 직렬 연결된다.
센스앰프부(9)는 인버터 I3, 노아게이트 NOR2, 엔모스 트랜지스터 NM6, 및 피모스 트랜지스터 PM1를 구비한다. 인버터 I3는 센스앰프 인에이블신호 SAE를 반전시키고, 노아게이트 NOR2는 센스앰프 인에이블신호 SAE와 비트라인의 출력을 논리연산한다. 엔모스 트랜지스터 NM6는 노아게이트 NOR2의 출력에 의해 제어되고, 그 드레인과 소스가 비트라인에 연결된다. 피모스 트랜지스터 PM1는 인버터 I3에 의해 제어되고 드레인에 전원전압이 인가되고 소스가 비트라인에 연결된다.
풀업부(11)는 접지전압이 게이트에 인가되고 드레인에 전원전압이 인가되며 소스가 비트라인에 연결되는 풀업 트랜지스터 PM2를 구비하여, 센싱노드 SAO의 전위를 풀업시켜 프로그램 셀의 경우 센싱노드 SAO의 전위를 전원전압 레벨로 풀업시키고 소거 셀의 경우 센싱노드 SAO의 전위를 접지전압 레벨로 풀업시키낟. 이때, 풀업트랜지스터 PM2는 접지전압에 의해 항상 턴온된다.
레벨 감지부(13)는 인버터 I4, I5를 직렬 연결하여 구비하여, 센싱노드 SAO의 전류를 감지하여 프로그램(PGM) 셀인지 소거(ERASE) 셀인지를 감지한다. 프로그램(PGM) 셀의 경우 셀에 전류가 흐르지 않으므로 풀업 트랜지스터 PM2에 의해 센싱 노드 SAO의 전위가 결정되고, 소거(ERASE) 셀의 경우 셀로 전류가 흐르므로 풀업 트랜지스터 PM2의 전류와 셀에 흐르는 전류에 의해 센싱노드 SAO의 전위가 결정된다.
출력제어부(15)는 인버터 I6 및 전송게이트 T1로 구성된다. 인버터 I6는 리드래치신호 READ_LAT를 반전시키고, 전송게이트 T1는 리드래치신호 READ_LAT 및 인버터 I6의 출력에 의해 제어되어 레벨감지부(13)의 출력을 외부로 전달한다.
도 2를 참조하여, 상기와 같은 구성을 갖는 종래의 플래쉬 메모리 장치의 동작을 설명한다.
소스 인에이블신호 SRC_EN가 디스에이블되어 엔모스 트랜지스터 NM1가 턴오프되면 셀의 소스가 플로팅되어 프로그램 또는 소거 모드로 진입한다.
프리차지 균등화신호 PREQ와 센스앰프 인에이블신호 SAE가 인에이블 되면 프리차지부(7)에 의해 비트라인이 VDD/2 레벨로 프리차지 되고, 피모스 트랜지스터 PM1에 의해 센싱노드 SAO의 전위는 전원전압 VDD 레벨로 프리차지된다. 그 후, 프리차지 균등화신호 PREQ 및 센스앰프 인에이블신호 SAE가 디스에이블되면 엔모스 트랜지스터 NM6가 턴온되어 비트라인과 센싱노드 SAO의 전위가 전하분배된다. 그에 따라, 센싱노드 SAO의 전위는 VDD/2 레벨로 하강하게 된다.
그 후, 센싱노드 SAO의 전위는 풀업부(11)에 의해 풀업되어, 프로그램 셀의 경우 센싱노드 SAO의 전위가 전원전압 레벨로 상승하게 되고, 소거 셀의 경우 센싱노드 SAO의 전위가 접지전압 레벨로 하강하게 된다.
그러나, 프로그램 셀과 소거 셀은 전류 변화 및 누설전류로 인해 센싱 포인 트를 잡기가 어려우며, 전하분배가 비트라인과 SAO 센싱노드 사이에서 수행되므로 비트라인의 초기 상태에 따라 차지 쉐어링 값이 많이 변하게 된다.
또한, 풀업 트랜지스터 PM2의 사이즈가 프로그램(PGM) 셀과 소거 셀의 전류 특성에 영향을 미치게 되는데, 이러한 풀업 트랜지스터 PM2의 사이즈가 고정되는 경우 프로그램 셀 및 소거 셀의 전류 특성을 모두 만족시킬 수가 없어 센싱마진 확보에 어려움이 따른다.
즉, 풀업 트랜지스터 PM2의 사이즈를 너무 작게 설정하면 접지전압 레벨로 하강되어야 하는 소거 셀의 전류 특성에는 유리하나 전원전압 레벨로 상승해야 하는 프로그램 셀의 전류 특성에는 악영향을 미치게 된다. 한편, 풀업 트랜지스터 PM2의 사이즈를 너무 크게 설정하면 전원전압 레벨로 상승해야 하는 프로그램 셀의 전류 특성에는 유리하나 접지전압 레벨로 하강해야 하는 소거 셀의 전류 특성에는 악영향을 미치게 된다. 그에따라, 프로그램 셀과 소거셀의 전류 특성을 만족시켜 구현하면 도 2와 같이, 센싱마진(C)이 너무 작아지는 문제점이 있다.
또한, 동작전압이 기준전압보다 낮은 경우의 저전압하에서는 워드라인 전압이 낮아져 소거 셀의 전류가 작아지므로 센싱마진이 작아지는데, 레벨 감지부(13)의 인버터 I4의 문턱전압이 고정되어 있어, 동작전압의 변화에 따른 센싱마진을 확보할 수 없어 결국 양산성 확보가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 보다 상세하게는 사이즈가 다른 풀업 트랜지스터를 이용하여 센싱노드 SAO의 전위를 풀업시 킴으로써 소거셀과 프로그램셀의 전류특성을 각각 만족시키는 동시에 센싱마진도 확보하는데 그 목적이 있다.
또한, 동작전압을 감지하여 저전압 하에서는 문턱전압이 VDD/2 보다 높은 인버터를 사용하고, 고전압하에서는 문턱전압이 VDD/2보다 낮은 인터버를 사용하도록 함으로써, 다양한 전압 환경에서 센싱마진을 확보할수 있도록 하는데 그 목적이 있다.
상기 과제를 달성하기 위한 본 발명은 플래쉬 메모리 셀 및 프리차지부를 구비하는 플래쉬 메모리 장치에 있어서, 상기 프리차지부에 의해 프리차지된 비트라인과 센싱노드를 전하분배하는 구간에서 구동능력을 달리하여 상기 센싱노드의 전위를 풀업시켜, 상기 플래쉬 메모리 셀이 프로그램 셀 또는 소거셀인 경우 각각 전류특성을 보상하는 풀업부와, 기준전압과 동작전압을 비교하여 그 결과를 출력하는 비교제어부와, 상기 센싱노드의 전류 특성을 이용하여 상기 플래쉬 메모리 셀이 프로그램 셀인지 소거 셀인지를 감지하고, 상기 비교제어부의 출력 따라 구동능력을 달리하여 상기 센싱노드의 전류를 출력하는 레벨 감지부를 포함하여 구성함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 장치의 회로도이다.
플래쉬 메모리 장치는 셀 어레이(101), 소스 인에이블부(103), 비트라인 선택부(105), 프리차지부(107), 센스앰프부(109), 풀업부(111), 레벨 감지부(113), 출력제어부(115), 비교부(117), 동작전압 발생부(118), 및 기준전압 발생부(119)를 구비한다.
셀 어레이(101)는 워드라인 WL에 연결된 셀을 포함하고, 그 셀에 데이터를 프로그램, 리드, 및 소거를 한다.
소스 인에이블부(103)는 소스인에이블신호 SRC_EN에 의해 제어되고 그 드레인이 셀 어레이(101)의 일측에 연결되고 소스에는 접지전압이 인가되는 엔모스 트랜지스터 NM10를 구비한다. 소스인에이블신호 SRC_EN가 디스에이블되면 엔모스 트랜지스터 NM10가 턴오프되어 셀의 소스가 플로팅되어 셀이 프로그램(program) 또는 소거(erase) 모드로 진입한다. 반면, 소스인에이블신호 SRC_EN가 인에이블되면 엔모스 트랜지스터 NM10가 턴온되어 셀이 리드(read) 모드로 진입하게 된다.
비트라인 선택부(105)는 컬럼 선택신호 YPRE1, YPRE2에 의해 제어되는 엔모스 트랜지스터 NM11, NM12로 구성되어 비트라인을 선택한다.
프리차지부(107)는 프리차지 균등화신호 PREQ에 의해 비트라인을 VDD/2로 프리차지시킨다. 프리차지부(107)는 인버터 I7, I8, 노아게이트 NOR3, 엔모스 트랜지스터 NM13, NM14를 구비한다. 인버터 I7는 프리차지 균등화신호 PREQ를 반전시키고, 인버터 I8는 인버터 I7의 출력을 반전시킨다. 노아게이트 NOR3는 인버터 I7의 출력과 프리차지부(107)의 출력을 논리연산하여 출력한다. 엔모스 트랜지스터 NM13, NM14는 노아게이트 NOR3의 출력과 인버터 I8의 출력에 의해 각각 제어되고, 전원전압 VDD과 접지전압 VSS 사이에 직렬 연결된다.
센스앰프부(109)는 인버터 I9, 노아게이트 NOR4, 엔모스 트랜지스터 NM15, 피모스 트랜지스터 PM3를 구비한다. 인버터 I9는 센스앰프 인에이블신호 SAE를 반전시키고, 노아게이트 NOR4는 센스앰프 인에이블신호 SAE와 비트라인의 출력을 논리연산한다. 엔모스 트랜지스터 NM15는 노아게이트 NOR4의 출력에 의해 제어되고, 그 드레인과 소스가 비트라인에 연결된다. 피모스 트랜지스터 PM3는 인버터 I9에 의해 제어되고 드레인에 전원전압이 인가되고 소스가 비트라인에 연결된다.
풀업부(111)는 각각 사이즈가 다른 풀업 트랜지스터 PM4, PM5를 구비하고, 풀업 트랜지스터 PM4, PM5는 피모스 트랜지스터로서, 클럭신호 CLK에 의해 제어되고 드레인에 전원전압이 인가되고 소스에 센싱노드 SAO가 연결된다.
풀업부(111)는 클럭신호 CLK가 하이레벨이면 소거 셀인 경우의 전류 특성 개선하기 위해 사이즈가 작은 풀업 트랜지스터 PM5를 구동시켜 소거 셀의 센싱노드 SAO의 전위를 접지전압 레벨로 하강시킨다. 그 후, 풀업부(111)는 클럭신호 CLK가 로우레벨이 되면 프로그램 셀인 경우의 전류특성을 개선시키기 위해 사이즈가 큰 풀업 트랜지스터 PM4를 구동시켜 프로그램 셀의 SAO의 전위를 전원전압 레벨로 상승시킨다.
여기서, 풀업 트랜지스터 PM5는 풀업 트랜지스터 PM4에 비하여 작은 사이즈로 구현되도록 하고, 풀업 트랜지스터 PM4, PM5에 흐르는 전류는 소거 셀의 전류보다 크지 않도록 구현한다.
레벨 감지부(113)는 인버터 I11 내지 I14를 구비하고, 센싱노드 SAO의 전위의 전류를 감지하여 프로그램 셀인지 소거 셀인지를 감지한다. 인버터 I13는 비교부(117)의 출력을 반전시키고, 인버터 I14는 인버터 I11 또는 I12의 출력을 반전시켜 출력한다.
인버터 I11, I12는 각각 문턱전압 Vt이 다르게 구현되며, 인버터 I13의 출력과 비교부(117)의 출력에 의해 제어된다. 이때, 인버터 I11의 문턱전압 Vt은 VDD/2보다 높게 설정하고, 인버터 I12의 문턱전압 Vt은 VDD/2보다 낮게 설정하여, 비교부(117)의 출력이 하이레벨이면 인버터 I11를 구동시키고 비교부(117)의 출력이 로우레벨이면 인버터 I12를 구동시킨다.
즉, 레벨감지부(113)는 비교부(117)가 하이레벨 신호를 출력하면 프로그램 셀로 감지하여 문턱전압이 VDD/2 보다 큰 인버터 I11를 구동시키고, 비교부(117)가 로우레벨 신호를 출력하면 소거 셀로 감지하여 문턱전압이 VDD/2보다 큰 인버터 I12를 구동시킨다. 그에 따라, 저전압하에서 센싱 마진이 감소하는 것을 방지할 수 있다.
출력제어부(115)는 인버터 I15 및 전송게이트 T2로 구성된다. 인버터 I15는 리드래치신호 READ_LAT를 반전시키고, 전송게이트 T2는 리드래치신호 READ_LAT 및 인버터 I15의 출력에 의해 제어되어 레벨감지부(113)의 출력을 외부로 전달한다.
비교부(117)는 기준전압 발생부(119)로부터 기준전압 VREF과 동작전압 발생부(118)로부터 동작전압 VOUT과 기준전압을 수신하여 비교한다. 그 결과, 동작전압이 기준전압보다 높으면 하이레벨신호를 출력하고 동작전압이 기준전압보다 낮으면 로우레벨신호를 출력한다.
도 4는 도 3의 동작전압 발생부(118)의 세부 회로도이다.
동작전압 발생부(118)는 전원전압과 접지전압 사이에 부하부(121, 122) 및 엔모스 트랜지스터 NM16를 직렬 연결하여 구비한다. 엔모스 트랜지스터 NM16는 인에이블신호 EN에 의해 제어되고 드레인은 부하부(122)의 일측에 연결되고 소스에는 접지전압이 인가된다.
상기와 같은 구성을 갖는 동작전압 발생부(118)는 인에이블신호 EN가 인에이블되면 엔모스 트랜지스터가 구동되어 부하부(121, 122)를 통해 전원전압을 분배하여 부하부(121, 122)의 공통센싱노드를 통해 동작전압 VOUT을 출력한다.
이하, 도 5를 참조하여 플래쉬 메모리 장치의 동작을 설명하기로 한다.
소스 인에이블신호 SRC_EN가 디스에이블되어 엔모스 트랜지스터 NM1가 턴오프되면 셀의 소스가 플로팅되어 프로그램 또는 소거 모드로 진입한다.
프리차지 균등화신호 PREQ 및 센스앰프 인에이블신호 SAE가 하이레벨인 동안 비트라인은 VDD/2로 프리차지되고 센싱노드 SAO는 피모스 트랜지스터 PM3에 의해 VDD로 프리차지된다.
그 후, 프리차지 균등화신호 PREQ 및 센스앰프 인에이블신호 SAE가 로우레벨로 천이되면 프리차지 동작이 중지되고, 엔모스 트랜지스터 NM15가 턴온되어 비트라인과 센싱노드 SAO가 전하분배(charge sharing)를 한다. 그에따라, 센싱노드 SAO의 전위가 VDD/2 레벨까지 하강하게 된다.
이때, 하이레벨의 클럭신호 CLK에 의해 사이즈가 작은 풀업 트랜지스터 PM5 가 먼저 구동되어 소거셀의 센싱노드 SAO의 전위를 접지전압 레벨로 하강시키고, 뒤이어 로우레벨의 클럭신호 CLK에 의해 풀업 트랜지스터 PM5보다 사이즈가 큰 풀업 트랜지스터 PM4를 구동시켜 프로그램 셀의 센싱노드 SAO의 전위가 VDD 레벨로 빨리 상승하게 된다. 따라서, 풀업 트랜지스터 PM5를 이용하여 소거 셀의 전류 특성을 보상하고, 풀업 트랜지스터 PM4를 이용하여 프로그램 셀의 전류 특성을 보상함으로써, 도 5의 센싱마진 D가 종래의 도 2의 센싱마진 C에 비하여 더 커짐을 알 수 있다.
그 후, 비교부(17)는 동작전압 VOUT과 기준전압 VREF을 비교하여, 동작전압 VOUT이 기준전압 VREF보다 크면 하이레벨 신호를 출력하고, 동작전압 VOUT이 기준전압 VREF보다 작으면 로우레벨 신호를 출력한다.
이때, 동작전압 VOUT이 기준전압 VREF 보다 크면 셀 전류가 커지므로 소거 셀 전류 특성에는 좋으나, 프로그램 셀 전류 특성에는 악영향을 미치게 된다. 따라서, 문턱전압이 VDD/2보다 낮은 인버터 I11를 사용함으로써 프로그램 셀의 특성을 개선시킬 수 있다. 한편, 동작전압 VOUT이 기준전압 VREF 보다 작으면 셀 전류가 작아져 프로그램 셀의 특성에는 좋으나, 소거 셀 특성에 악영향을 미치게 된다. 따라서, 문턱전압이 VDD/2보다 큰 인버터 I12를 사용함으로써 EGM 셀의 특성을 개선시킬 수 있다. 따라서, 다양한 전압환경에서도 센싱마진을 확보할 수 있다.
그 후, 출력제어부(115)는 리드래치신호 READ_LAT에 의해 제어되어 레벨감지부(113)의 출력을 외부로 출력한다.
이상에서 살펴본 바와 같이, 본 발명은 사이즈가 다른 풀업 트랜지스터를 사용하여 풀업시킴으로써 소거셀과 프로그램 셀의 전류 특성을 보상하여 충분한 센싱마진을 확보할 수 있는 효과가 있다.
또한, 동작전압을 감지하여 동작전압 레벨에 따라 문턱전압이 다른 인버터를 사용함으로써 다양한 전압 환경에서 센싱마진을 확보할수 있어 양산성 확보에 유리한 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 플래쉬 메모리 셀 및 프리차지부를 구비하는 플래쉬 메모리 장치에 있어서,
    상기 프리차지부에 의해 프리차지된 비트라인과 센싱노드를 전하분배하는 구간에서 구동능력을 달리하여 상기 센싱노드의 전위를 풀업시켜, 상기 플래쉬 메모리 셀이 프로그램 셀 또는 소거셀인 경우 각각 전류특성을 보상하는 풀업부;
    기준전압과 동작전압을 비교하여 그 결과를 출력하는 비교제어부; 및
    상기 센싱노드의 전류 특성을 이용하여 상기 플래쉬 메모리 셀이 프로그램 셀인지 소거 셀인지를 감지하고, 상기 비교제어부의 출력 따라 구동능력을 달리하여 상기 센싱노드의 전류를 출력하는 레벨 감지부;
    를 포함하여 구성함을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1항에 있어서,
    상기 레벨 감지부의 출력을 리드래치신호에 의해 제어되어 선택적으로 출력하는 출력제어부를 더 포함하여 구성함을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 2항에 있어서, 상기 출력제어부는,
    상기 리드래치신호를 반전시켜 출력하는 반전부; 및
    상기 리드래치신호 및 상기 반전부의 출력에 의해 제어되어 상기 레벨감지부의 출력을 외부로 출력하는 전달부;
    를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 1항에 있어서, 상기 풀업부는,
    클럭신호를 반전시켜 출력하는 반전부;
    상기 클럭신호에 의해 제어되어 전원전압을 상기 센싱노드에 인가하는 제 1 스위칭부; 및
    상기 반전부의 출력에 의해 제어되어 상기 전원전압을 상기 센싱노드에 인가하는 제 2 스위칭부;
    를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  5. 제 4항에 있어서, 상기 풀업부는,
    상기 제 1 스위칭부를 구동시켜 상기 소거셀의 전류 특성을 보상하고, 상기 제 2 스위칭부를 구동시켜 상기 프로그램셀의 전류 특성을 보상함을 특징으로 하는 플래쉬 메모리 장치.
  6. 제 4항에 있어서, 상기 제 1 및 제 2 스위칭부는 피모스 트랜지스터임을 특징으로 하는 플래쉬 메모리 장치.
  7. 제 5항에 있어서, 상기 제 1 스위칭부의 사이즈가 제 2 스위칭부의 사이즈보다 작게 구현됨을 특징으로 하는 플래쉬 메모리 장치.
  8. 제 1항에 있어서, 상기 비교제어부는,
    상기 기준전압을 발생시키는 기준전압 발생부;
    상기 동작전압을 발생시키는 동작전압 발생부;
    상기 기준전압과 상기 동작전압을 비교하여 그 결과를 출력하는 비교부;
    를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  9. 제 8항에 있어서, 상기 동작전압 발생부는,
    전원전압을 분배하여 출력하는 제 1 및 제 2 부하부; 및
    인에이블신호에 의해 제어되어 구동되어 접지전압을 상기 제 2 부하부로 전달하는 엔모스 트랜지스터;
    를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  10. 제 1항에 있어서, 상기 레벨 감지부는,
    상기 비교제어부의 출력에 의해 제어되어 상기 센싱노드의 출력을 반전시켜 출력하는 제 1 및 제 2 반전부; 및
    상기 제 1 및 제 2 반전부의 출력을 반전시켜 출력하는 제 3 반전부;
    를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  11. 제 10항에 있어서, 상기 제 1 반전부는 상기 제 2 반전부보다 사이즈가 작음을 특징으로 하는 플래쉬 메모리 장치.
  12. 제 11항에 있어서, 상기 레벨 감지부는,
    상기 비교제어부의 출력이 하이레벨이면 상기 제 1 반전부를 구동시키고, 상기 비교제어부의 출력이 로우레벨이면 상기 제 2 반전부를 구동시키는 것을 특징으로 하는 플래쉬 메모리 장치.
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