TWI644317B

TWI644317B - 快閃記憶體儲存裝置及其讀取方法

Info

Publication number: TWI644317B
Application number: TW106127522A
Authority: TW
Inventors: 何文喬
Original assignee: 華邦電子股份有限公司
Priority date: 2017-08-15
Filing date: 2017-08-15
Publication date: 2018-12-11
Also published as: TW201911321A

Abstract

一種快閃記憶體儲存裝置及其讀取方法。快閃記憶體儲存裝置包括記憶體晶胞陣列以及記憶體控制電路。記憶體晶胞陣列包括至少一個記憶體晶胞串。記憶體晶胞串耦接在位元線及源極線之間。記憶體控制電路耦接至記憶體晶胞陣列，用以在讀取期間控制記憶體晶胞陣列的讀取操作。讀取期間包括預充電期間以及放電期間。在預充電期間，源極線經由訊號傳遞路徑對位元線進行預充電操作。在放電期間位元線經由相同的訊號傳遞路徑，對源極線進行放電操作。訊號傳遞路徑包括記憶體晶胞串。

Description

快閃記憶體儲存裝置及其讀取方法

本發明是有關於一種記憶體儲存裝置及其讀取方法，且特別是有關於一種快閃記憶體儲存裝置及其讀取方法。

隨著電子科技的演進，電子裝置成為人們生活中必要的工具。快閃記憶體以提供了長效且大量的資料儲存功能，已成為重要的資料儲存媒介。

快閃記憶體裝置中包含多個快閃記憶體晶胞串（memory cell string）。隨著資料儲存需求的增加，快閃記憶體晶胞串所包含的快閃記憶體晶胞數量也會增加。快閃記憶體晶胞串中的快閃記憶體晶胞的狀態，會影響快閃記憶體晶胞串中等效電阻值的大小。舉例而言，假設在單一個快閃記憶體晶胞串中的快閃記憶體晶胞全部為編程（programmed）狀態，被編程的快閃記憶體晶胞具有較高的臨界電壓值，因此在感測期間或讀取期間，被編程的快閃記憶體晶胞具有較高的等效電阻值。此時快閃記憶體晶胞串在充放電過程中等效為包括多個串聯的電阻，其係高電阻值的訊號傳遞路徑。

另一方面，假設在單一個快閃記憶體晶胞串中的快閃記憶體晶胞皆為抹除（erased）狀態，被抹除的快閃記憶體晶胞具有較低的臨界電壓值，因此在讀取期間，被抹除的快閃記憶胞具有接近短路的狀態。此時快閃記憶體晶胞串在充放電過程中等效為低電阻值的訊號傳遞路徑。因此，快閃記憶體晶胞串中的快閃記憶胞的狀態，會影響快閃記憶體晶胞串的等效電阻值，並且影響在感測或讀取的期間的充放電過程。這就是所謂的背圖案效應（back-pattern effect）。

在背圖案效應的影響下，多個位元線會因為所對應的快閃記憶體晶胞串的等效電阻的差異，導致彼此放電速度的不同，，從而造成準位讀取上的誤判。

本發明提供一種快閃記憶體儲存裝置及其讀取方法，用以降低背圖案效應對讀取操作的影響。

本發明的快閃記憶體儲存裝置包括記憶體晶胞陣列以及記憶體控制電路。記憶體晶胞陣列包括至少一個記憶體晶胞串。記憶體晶胞串耦接在位元線及源極線之間。記憶體控制電路耦接至記憶體晶胞陣列。記憶體控制電路用以在讀取期間控制記憶體晶胞陣列的讀取操作。讀取期間包括預充電期間以及放電期間。在預充電期間源極線經由訊號傳遞路徑對位元線進行預充電操作。在放電期間位元線經由相同的訊號傳遞路徑對源極線進行放電操作。訊號傳遞路徑包括記憶體晶胞串。

本發明的快閃記憶體儲存裝置的讀取方法包括：在預充電期間，控制源極線經由訊號傳遞路徑對位元線進行預充電操作；以及在放電期間，控制位元線經由相同的訊號傳遞路徑對源極線進行放電操作。訊號傳遞路徑包括記憶體晶胞串。

基於上述，在本發明的示範實施例中，位元線及源極線經由相同的訊號傳遞路徑分別進行充放電操作，以降低背圖案效應對快閃記憶體儲存裝置讀取操作的影響。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1及圖2，圖1是繪示本發明一實施例的快閃記憶體儲存裝置的概要示意圖。圖2是繪示圖1實施例的快閃記憶體儲存裝置內部的部分電路示意圖。在本實施例中，快閃記憶體儲存裝置100包括記憶體晶胞陣列110以及記憶體控制電路120。記憶體晶胞陣列110包括如圖2所示的至少一個記憶體晶胞串（memory cell string）MCS，並且記憶體晶胞串MCS是耦接於位元線BL及源極線SL之間。記憶體控制電路120耦接至記憶體晶胞陣列110。記憶體控制電路120用以在讀取期間控制記憶體晶胞陣列110的讀取操作。

圖3是繪示本發明一實施例的快閃記憶體儲存裝置進行讀取操作的訊號波形圖。請參考圖1至圖3，在本實施例中，選擇電路130用以在讀取期間選擇欲讀取的記憶體晶胞串MCS。在本實施例中，選擇電路130包括電晶體M0以及電晶體M1。電晶體M0具有第一端、第二端及控制端。電晶體M0的第一端耦接至源極線SL。電晶體M0的第二端耦接至記憶體晶胞串MCS的一端。電晶體M0的控制端耦接至記憶體控制電路120以接收選擇訊號SELS。電晶體M1具有第一端、第二端以及控制端。電晶體M1的第一端耦接至記憶體晶胞串MCS的另一端。電晶體M1的第二端耦接至位元線BL。電晶體M1的控制端耦接至記憶體控制電路120以接收選擇訊號SELB。

在本實施例中，偏壓電路140用以在讀取期間提供用以感測位元線BL的電壓準位V_BL所需的偏壓。偏壓電路140包括電晶體M2、電晶體M3以及電晶體M4。電晶體M2具有第一端、第二端以及控制端。電晶體M2的第一端耦接至位元線BL。電晶體M2的控制端耦接至記憶體控制電路120以接收位元線選擇訊號BLSEL。電晶體M3具有第一端、第二端以及控制端。電晶體M3的第一端耦接至電晶體M2的第二端。電晶體M3的第二端耦接至感測節點NSENSE。電晶體M3的控制端耦接至記憶體控制電路120以接收位元線鉗位訊號BLCLAMP。電晶體M4具有第一端、第二端及控制端。電晶體M4的第一端耦接至感測節點NSENSE。電晶體M4的第二端耦接至系統電源VCC。電晶體M4的控制端耦接至記憶體控制電路120以接收預充電訊號PRE。

在本實施例中，感測電路150耦接至感測節點NSENSE，用以在讀取期間透過偏壓電路140所提供的偏壓以感測位元線BL的電壓準位V_BL，並且輸出感測結果。感測電路150包括閂鎖電路152、電晶體M5、電晶體M6以及電晶體M7。閂鎖電路152具有輸出節點A1與節點A2，用以閂鎖（latch）輸出節點A1上的感測結果以維持感測結果的邏輯準位。電晶體M5、電晶體M6、電晶體M7分別具有第一端、第二端及控制端。電晶體M5的第一端耦接至電晶體M6的第二端。電晶體M5的第二端耦接至閂鎖電路152的輸出節點A1。電晶體M5的控制端耦接至感測節點NSENSE。電晶體M6的第一端耦接至接地電壓。電晶體M6的第二端耦接至電晶體M5的第一端。電晶體M6的控制端耦接至記憶體控制電路120以接收感測控制訊號SEN。電晶體M7的第一端耦接至接地電壓。電晶體M7的第二端耦接至閂鎖電路152的節點A2。電晶體M7的的控制端耦接至記憶體控制電路120以接收重置訊號RES。在其他實施例中，閂鎖電路152可以是雙穩態（bistable）電路或是正反器（flip-flop），因此本發明的閂鎖電路並不以本實施例為限。

在一實施例中，選擇電路130、偏壓電路140以及感測電路150可被配置於記憶體晶胞陣列110之內、記憶體控制電路120之內或者是記憶體晶胞陣列110與記憶體控制電路120之外，本發明對選擇電路130、偏壓電路140以及感測電路150的設置位置並不加以限制。

在本實施例中，記憶體晶胞串MCS耦接於電晶體M0與電晶體M1之間。記憶體晶胞串MCS例如具有32個相互串接的記憶體晶胞，並且每個記憶體晶胞的控制端分別耦接至對應的字元線WL0至WL31。記憶體晶胞的數量不用以限定本發明。

請繼續參考圖2與圖3。在本實施例中，讀取期間包括預充電期間T1以及放電期間T2。在預充電期間，源極線SL經由訊號傳遞路徑P1對位元線BL進行預充電操作，在放電期間T2，源極線SL經由相同的訊號傳遞路徑P2對位元線BL進行放電操作。訊號傳遞路徑P1、P2包括記憶體晶胞串MCS。應注意的是，在本實施例中，訊號傳遞路徑P1、P2包括記憶體晶胞串MCS。具體來說，在預充電期間T1，記憶體控制電路120控制源極線SL經由包括記憶體晶胞串MCS的訊號傳遞路徑P1，對記憶體晶胞串MCS所耦接的位元線BL進行預充電操作。並且，記憶體控制電路120在放電期間T2，控制位元線BL經由包括記憶體晶胞串MCS的訊號傳遞路徑P2，對記憶體晶胞串MCS的源極線SL進行放電操作。

在本實施例中，在預充電期間T1，透過預充電操作，偏壓電路140中的電晶體M4的控制端接收高準位的預充電訊號PRE，以使系統電源對感測節點NSENSE進行充電，使得感測節點NSENSE具有與系統電壓VDD相等的電壓準位。在本實施例中，預充電訊號PRE的電壓準位例如為VDD+Vtm4，其中Vtm4為電晶體M4的臨界電壓，以確保電晶體M4導通後，感測節點NSENSE可達到與系統電壓VDD相等的電壓準位。當感測節點NSENSE達到與系統電壓VDD相等的電壓準位後，可在預充電期間T1將預充電訊號PRE由高準位切換到低準位。也就是說，系統電壓VDD對感測節點NSENSE的充電操作可在預充電期間T1進行與結束，並且使感測節點NSENSE維持與系統電壓VDD相當的電壓準位。

在預充電期間T1，透過預充電操作，感測電路150中的電晶體M5的控制端接收感測節點NSENSE的系統電壓VDD，電晶體M6的控制端接收低準位的感測控制訊號SEN，並且電晶體M7接收高準位的重置訊號RES，以重置感測電路150的輸出節點A1的輸出準位。在本實施例中，重置後的輸出節點A1的邏輯準位為“1”，並且輸出節點A1的準位被閂鎖在閂鎖電路152中。在其他實施例中，重置後的輸出準位的邏輯準位可以為“0”。重置訊號RES可在完成感測電路的輸出節點A1的準位在重置之後即切換到低準位，以完成輸出準位的重置作業。也就是說，重置訊號RES的準位切換可在預充電期間T1進行。

此外，在本實施例中，在預充電期間T1，源極線SL耦接至高準位的預充電電壓，記憶體晶胞串MCS、電晶體M0以及電晶體M1被導通，並且電晶體M2與電晶體M3不導通，以使源極線SL經由訊號傳遞路徑P1對位元線BL進行預充電操作。

具體來說，在本實施例中，在預充電期間T1透過預充電操作，所選的記憶體晶胞串MCS中的所有記憶體晶胞的各個字元線WL0至WL31的電壓準位V_WL被施加致能電壓VPASS，源極線SL耦接到系統電壓VDD以提高源極線SL的電壓準位V_SL，電晶體M0的控制端耦接至選擇訊號SELS，電晶體M1的控制端耦接至高準位的選擇訊號SELB，以使電晶體M0與電晶體M1達到導通的狀態。並且電晶體M2與電晶體M3的控制端分別耦接至低準位的位元線選擇訊號BLSEL與位元線鉗位訊號BLCLAMP，以使電晶體M2與電晶體M3不導通，從而使系統電壓VDD自源極線SL經由包括電晶體M0、記憶體晶胞串MCS以及電晶體M1的訊號傳遞路徑P1，對位元線BL進行預充電操作。在本實施例中，位元線BL的電壓準位V_BL在預充電期間T1透過預充電操作開始被提升。

應注意的是，電晶體M0的控制端所接收的選擇訊號SELS，可低於系統電壓VDD的電壓準位，以限制所選的位元線BL在預充電操期間的準位。舉例來說，當設定選擇訊號SELS的電壓準位為V1+Vtm0，其中Vtm0為電晶體M0的臨界電壓，則位元線BL在預充電操期間的最高準位為V1。

應注意的是，在圖2與圖3的實施例中，記憶體晶胞串MCS的儲存資料會影響記憶體晶胞串MCS的等效電阻值，因此在預充電期間T1，依據記憶體晶胞串MCS的儲存資料，位元線BL有不同的預充電斜率，因此在預充電期間T1，位元線BL以不同的充電斜率被預充電至不同的電壓準位。

進一步來說，記憶體晶胞串MCS中所包括的多個串聯耦接的記憶體晶胞。記憶體晶胞依據儲存資料結果而處於抹除（Erased）狀態或編程（Programmed）狀態。當記憶體晶胞串MCS中處於抹除狀態的記憶體晶胞的數量愈多，記憶體晶胞串MCS的等效電阻值愈小，則充電斜率愈大。當記憶體晶胞串MCS中處於編程狀態的記憶體晶胞的數量愈多，記憶體晶胞串MCS的等效電阻值愈大，則預充電斜率愈小。因此，在預充電期間T1結束時，較多抹除狀態的記憶體晶胞的記憶體晶胞串MCS所對應於的位元線BL，具有較高的電壓準位V_BL。在預充電期間T1結束時，較多編程狀態的記憶體晶胞的記憶體晶胞串MCS所對應於的位元線BL，具有較低的電壓準位V_BL。在預充電期間T1結束時，全處於抹除狀態的記憶體晶胞的記憶體晶胞串MCS，其所對應於的位元線BL具有最高的電壓準位，並且受限於選擇訊號SELS的電壓準位。

值得一提的是，在預充電期間T1結束時，位元線BL的電壓準位V_BL的差異，是依據記憶體晶胞串MCS的儲存資料來決定。也就是說，在預充電期間T1，透過源極線SL經由包括記憶體晶胞串MCS的訊號傳遞路徑P1，對記憶體晶胞串MCS的位元線BL進行預充電操作時，記憶體晶胞串MCS的儲存資料的背圖案偏壓，會反應到位元線BL的電壓準位V_BL上。也就是說，透過預充電操作，快閃記憶體裝置100可依據背圖案效應，在所對應的位元線BL上進行電壓準位V_BL的補償。

再請參照圖2與圖3的實施例，在放電期間T2，源極線SL耦接至接地電壓GND，記憶體晶胞、電晶體M0、電晶體M1以及電晶體M2被導通，並且電晶體M3不導通，以致使位元線BL經由相同的訊號傳遞路徑P2，對源極線SL進行放電操作。

具體來說，在放電期間T2，源極線SL耦接至接地電壓GND。電晶體M0的控制端耦接至具有系統電壓VDD準位的選擇訊號SELS，電晶體M1的控制端持續耦接至高準位的選擇訊號SELB，以及電晶體M2的控制端耦接至高準位的位元線選擇訊號BLSEL，以使選擇電路中的電晶體M0、電晶體M1以及偏壓電路中的電晶體M2導通。電晶體M4在預充電過程中對感測節點NSENSE充電結束後則維持不導通的狀態，並且偏壓電路140中的電晶體M3同樣也維持不導通的狀態，以使位元線BL上的電壓準位V_BL，經由包括電晶體M1、記憶體晶胞串MCS以及電晶體M0的訊號傳遞路徑P2，進行放電操作。

應注意的是，記憶體晶胞中包括單一個被讀取的目標記憶體晶胞以及多個非目標記憶體晶胞。在放電期間T2，多個非目標記憶體晶胞的字元線被施加致能電壓VPASS，並且其餘目標記憶體晶胞的字元線被施加致能電壓VRD。致能電壓VPASS的電壓準位V_WL大於致能電壓VRD的電壓準位V_WL。因此記憶體晶胞串MCS在放電操作中的導通方式，不同於在預充電操作中所提到藉由提供致能電壓VPASS到記憶體晶胞的字元線WL0至WL31上。

應注意的是，在圖2與圖3的實施例中，依據記憶體晶胞串MCS的儲存資料，會影響記憶體晶胞串MCS的等效電阻值結果。因此，在放電期間T2，位元線BL會依據所對應的記憶體晶胞串MCS其自身的儲存資料，而有不同的線性放電斜率的絕對值，進行放電。

進一步來說，記憶體晶胞串MCS中所包括被讀取的目標記憶體晶胞外以及多個非目標記憶體晶胞，當記憶體晶胞串MCS中處於抹除狀態的記憶體晶胞的數量愈多，記憶體晶胞串MCS中等效電阻愈小，則放電斜率的絕對值愈大。也就是說，當記憶體晶胞串MCS中處於抹除狀態的記憶體晶胞的數量愈多，具有較快的放電速度。以及相對地，當記憶體晶胞串MCS中處於編程狀態的記憶體晶胞的數量愈多，記憶體晶胞串MCS中等效電阻愈大，則放電斜率的絕對值愈小。也就是說，當記憶體晶胞串MCS中處於抹除狀態的記憶體晶胞的數量愈多，具有較慢的放電速度。

值得一提的是，請參照圖3與圖4，圖4繪示本發明一實施例的位元線在預充電期間T1與放電期間T2的電壓準位變化示意圖。當目標記憶體晶胞的儲存資料為抹除狀態時，並且具有較多抹除狀態的非目標記憶體晶胞的記憶體晶胞串所對應的位元線BL的波形C1在預充電期間T1具有較大的充電斜率，以在預充電期間T1結束時達到較高的電壓準位V_BL，接著進入放電期間T2，同樣位元線BL的波形C1的電壓準位V_BL在放電期間T2也會具有較快的放電速度。相反的，具有較多編程狀態的非目標記憶體晶胞的記憶體晶胞串對應的位元線BL的波形C2在預充電期間T1具有較小的充電斜率，以在預充電期間T1結束時達到較低的電壓準位V_BL，接著進入放電期間T2，位元線BL的波形C2的電壓準位V_BL在放電期間T2則具有較慢的放電速度。也因此，自開始進行放電操作後，並且當目標記憶體晶胞的儲存資料為抹除狀態時，記憶體晶胞陣列中的多個記憶體晶胞串所對應的多個位元線BL，其已進行背圖案效應補償的電壓準位V_BL變化趨勢與準位變異（level variation），會隨著放電時間T2而逐漸收斂。如此的結果可在低於預設的判斷準位（judge level）Vj下，具有較小的準位變異以及較大的感測視窗（sensing window），以可提高讀取操作的準確性。

進行放電操作後，多個位元線BL的電壓準位V_BL在低於預設的判斷準位Vj，並且當多個位元線BL的電壓準位V_BL變異達到最大的收斂結果時，其時間點則為最佳感測時間t_SEN。電晶體M3的控制端可在最佳感測時間t_SEN的當下或是之後，耦接至具有感測電壓準位V_SEN的位元線鉗位訊號BLCLAMP，電晶體M2持續導通，而電晶體M4則持續不導通，以開始進入感測期間T3以開始進行感測結果的產生與輸出。並且，選擇電路中的電晶體M0、電晶體M1持續導通，並且記憶體晶胞串MCS中的被讀取的目標記憶體晶胞以及多個非目標記憶體晶胞的字線也持續被分別施加致能電壓VRD以及致能電壓VPASS。

再請參照圖2與圖3，在本實施例中，感測電壓準位V_SEN是低於系統電壓VDD，用以作為感測節點NSENSE依據位元線BL的準位而決定是否進行放電的判斷標準。舉例來說明，將感測電壓準位V_SEN設定為0.9 V，當開始進入感測期間T3時位元線BL的準位維持大於1 V，表示被讀取的目標記憶體晶胞為編程狀態，其所對應的位元線BL並不會有放電的狀況。因此在位元線BL的準位大於感測電壓準位V_SEN的情況下，位元線鉗位訊號BLCLAMP不足以使電晶體M3導通，而處於系統電壓VDD準位的感測節點NSENSE，無法透過電晶體M3進行放電而維持系統電壓VDD的準位。反之，當開始進入感測期間T3時位元線BL的準位接近0V（如，0.2至0.3V），表示被讀取的目標記憶體晶胞為抹除狀態而使所對應的位元線BL進行放電。因此在位元線BL的準位小於感測電壓準位V_SEN的情況下，位元線鉗位訊號BLCLAMP可使電晶體M3導通，而處於系統電壓VDD準位的感測節點NSENSE，即透過電晶體M3進行放電到低準位。

隨後，記憶體控制電路提供高準位的感測控制訊號SEN到感測電路150中。在本實施例中，當感測節點NSENSE與感測控制訊號SEN皆為高準位時，也就是被讀取的目標記憶體晶胞為編程狀態，原本被閂鎖在閂鎖電路152中的重置後的高輸出準位會被放電到低準位，並且自節點A1輸出低準位的感測結果。並且當感測節點NSENSE為低準位，也就是被讀取的目標記憶體晶胞為抹除狀態，被閂鎖在閂鎖電路152中重置後的高輸出準位不會進行放電而維持高準位，並且自節點A1輸出高準位的感測結果。也就是說，本發明的感測電路150可藉由耦接感測節點NSENSE，與記憶體控制電路的控制下，在感測期間T3輸出對應於目標記憶體晶胞的記憶狀態的感測結果。

請參照圖2與圖5，圖5是繪示本發明一實施例的快閃記憶體儲存裝置的讀取方法流程圖。本實施例的讀取方法可至少適用於圖1至圖4的快閃記憶體儲存裝置，但本發明不限於此。在本實施例中，在步驟S510中，在預充電期間T1，記憶體控制電路120控制源極線SL經由訊號傳遞路徑P1對位元線BL進行預充電操作。在步驟S520中，在放電期間T2，記憶體控制電路120控制位元線BL經由相同的訊號傳遞路徑P2對源極線SL進行放電操作。在步驟S530中，在感測期間T3，感測電路150輸出感測結果。另外，本發明之實施例的快閃記憶體儲存裝置的讀取方法可以由圖1至圖4實施例之敘述中獲致足夠的教示、建議與實施說明。

請參照圖6A、圖6B以及圖6C，圖6A與圖6B分別繪示本發明不同相關例的快閃記憶體儲存裝置的讀取操作示意圖。圖6C是繪示本發明一實施例的快閃記憶體儲存裝置的讀取操作示意圖。在圖6A、圖6B與圖6C中，其讀取操作都包括了位元線的充電操作以及放電操作。在圖6A的相關例中，預充電操作是透過系統電源經由訊號傳遞路徑P61對位元線BL進行預充電，接著放電操作是位元線BL經由訊號傳遞路徑P62進行放電，隨後進行位元線BL電壓準位的感測。由圖6A的相關例的訊號傳遞路徑P61並沒有經過記憶體晶胞串，所以此相關例位元線BL在預充電操作後會具有固定的電壓準位，而不會有背圖案效應的電壓準位上的補償。接著位元線BL經由訊號傳遞路徑P62進行放電時，訊號傳遞路徑P62包括記憶體晶胞串，位元線BL的放電速度會因為記憶體晶胞串的儲存資料的不同而有差異，如此會造成位元線BL間的電壓值的變異會隨放電操作的進行而逐漸增加。在圖6B的相關例中，是先對位元線BL經由通往感測節點NSENSE的訊號傳遞路徑P63進行放電操作，再由源極線SL經由訊號傳遞路徑P64對位元線BL進行充電，隨後進行位元線BL電壓準位的感測。由於圖6B的相關例的訊號傳遞路徑P63並沒有經過記憶體晶胞串，所以此相關例位元線BL在放電操作後會具有固定的低準位，而不會有背圖案效應的電壓準位上的補償，也因此會造成位元線BL間的電壓值的變異會隨充電操作的進行而逐漸增加。圖6A與圖6B的相關例並沒有分別在訊號傳遞路徑P61與在訊號傳遞路徑P63中依據記憶體晶胞串的儲存資料對位元線BL進行背圖案效應的電壓準位補償，因此圖6A、圖6B的相關例中無法有效縮小準位變異以及放大感測視窗。

在圖6C的實施例中，預充電操作是源極線SL經由訊號傳遞路徑P65，對位元線BL進行預充電，並且放電操作是位元線BL經由訊號傳遞路徑P66進行放電，而其中訊號傳遞路徑P65與訊號傳遞路徑P66相同且包括記憶體晶胞串，但方向相反，因此位元線BL會以不同的充電速度被預充電至不同的電壓準位。接著在放電期間位元線經由相同的訊號傳遞路徑，對源極線進行放電操作，以降低快閃記憶體儲存裝置因背圖案效應所造成的準位讀取誤判。

綜上所述，本發明的實施例提供一種快閃記憶體儲存裝置及其讀取方法。藉由讀取操作，在預充電期間自源極線經由訊號傳遞路徑，對位元線進行預充電操作，並且依據記憶體晶胞串的儲存資料的不同，位元線會以不同的充電速度被預充電至不同的電壓準位。接著在放電期間位元線經由相同的訊號傳遞路徑，對源極線進行放電操作，由於記憶體晶胞串的儲存資料的不同而有不同的放電速度，因此多個具有不同儲存資料的記憶體晶胞串所對應的位元線已進行背圖案效應補償，從而降低快閃記憶體儲存裝置因背圖案效應所造成的準位讀取誤判。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧快閃記憶體儲存裝置

110‧‧‧記憶體晶胞陣列

120‧‧‧記憶體控制電路

130‧‧‧選擇電路

140‧‧‧偏壓電路

150‧‧‧感測電路

T2‧‧‧放電期間

T3‧‧‧感測期間

Vj‧‧‧判斷準位

t_SEN‧‧‧最佳感測時間

V_SEN‧‧‧感測電壓準位

S510、S520、S530‧‧‧步驟

152‧‧‧閂鎖電路

SL‧‧‧源極線

BL‧‧‧位元線

WL0、WL1、WL30、WL31‧‧‧字元線

V_SL、V_BL、V_WL‧‧‧電壓準位

MCS‧‧‧記憶體晶胞串

M0、M1、M2、M3、M4、M5、M6、M7‧‧‧電晶體

SELS、SELB‧‧‧選擇訊號

BLSEL‧‧‧位元線選擇訊號

NSENSE‧‧‧感測節點

BLCLAMP‧‧‧位元線鉗位訊號

SEN‧‧‧感測控制訊號

PRE‧‧‧預充電訊號

RES‧‧‧重置訊號

VCC‧‧‧系統電源

VDD‧‧‧系統電壓

VRD、VPASS‧‧‧致能電壓

Vtm0、Vtm4‧‧‧臨界電壓

C1、C2‧‧‧波形

A1、A2‧‧‧節點

P1、P2、P61、P62、P63、P64、P65、P66‧‧‧訊號傳遞路徑

T1‧‧‧預充電期間

圖1繪示本發明一實施例的快閃記憶體儲存裝置的概要示意圖。圖2繪示本發明圖1實施例的快閃記憶體儲存裝置內部的部分電路示意圖。圖3是繪示本發明一實施例的快閃記憶體儲存裝置進行讀取操作的訊號波形圖。圖4繪示本發明一實施例的位元線在預充電期間與放電期間的電壓準位變化示意圖。圖5繪示本發明一實施例的快閃記憶體儲存裝置的讀取方法流程圖。圖6A繪示本發明一相關例的快閃記憶體儲存裝置的讀取操作示意圖。圖6B繪示本發明另一相關例的快閃記憶體儲存裝置的讀取操作示意圖。圖6C繪示本發明一實施例的快閃記憶體儲存裝置的讀取操作示意圖。

Claims

一種快閃記憶體儲存裝置，包括：一記憶體晶胞陣列，包括至少一記憶體晶胞串，耦接在一位元線及一源極線之間；以及一記憶體控制電路，耦接至該記憶體晶胞陣列，用以在一讀取期間控制該記憶體晶胞陣列的一讀取操作，以及該讀取期間包括一預充電期間以及一放電期間，其中在該預充電期間該源極線經由一訊號傳遞路徑對該位元線進行一預充電操作，在該放電期間該位元線經由相同的該訊號傳遞路徑對該源極線進行一放電操作，以及該訊號傳遞路徑包括該記憶體晶胞串。
如申請專利範圍第1項所述的快閃記憶體儲存裝置，其中在該預充電期間該源極線耦接至一預充電電壓，在該放電期間該源極線耦接至一接地電壓，以及該預充電電壓大於該接地電壓。
如申請專利範圍第1項所述的快閃記憶體儲存裝置，其中在該預充電期間，依據該記憶體晶胞串的儲存資料，該位元線以不同的充電斜率被預充電至不同的電壓準位。
如申請專利範圍第3項所述的快閃記憶體儲存裝置，其中該記憶體晶胞串包括多個串聯耦接的記憶體晶胞，該些記憶體晶胞處於一第一狀態或一第二狀態，當處於該第一狀態的該些記憶體晶胞的數量愈多，該充電斜率愈大，以及當處於該第二狀態的該些記憶體晶胞的數量愈多，該充電斜率愈小。
如申請專利範圍第1項所述的快閃記憶體儲存裝置，其中在該放電期間，依據該記憶體晶胞串的儲存資料，該位元線以不同的放電斜率進行放電。
如申請專利範圍第5項所述的快閃記憶體儲存裝置，其中該記憶體晶胞串包括多個串聯耦接的記憶體晶胞，該些記憶體晶胞處於一第一狀態或一第二狀態，當處於該第一狀態的該些記憶體晶胞的數量愈多，該放電斜率的絕對值愈大，以及當處於該第二狀態的該些記憶體晶胞的數量愈多，該放電斜率的絕對值愈小。
如申請專利範圍第1項所述的快閃記憶體儲存裝置，其中該記憶體晶胞串包括多個串聯耦接的記憶體晶胞，其控制端分別耦接至對應的字元線，以及在該預充電期間，該些記憶體晶胞的該些字元線被施加一第一致能電壓。
如申請專利範圍第7項所述的快閃記憶體儲存裝置，其中該些記憶體晶胞包括一目標記憶體晶胞以及多個非目標記憶體晶胞，在該放電期間該些非目標記憶體晶胞的該些字元線被施加該第一致能電壓，以及該目標記憶體晶胞的該字元線被施加一第二致能電壓，以及該第一致能電壓大於該第二致能電壓。
如申請專利範圍第1項所述的快閃記憶體儲存裝置，更包括一選擇電路，其中該選擇電路包括：一第一電晶體，具有一第一端、一第二端及一控制端，其中該第一電晶體的該第一端耦接至該源極線，該第一電晶體的該第二端耦接至該記憶體晶胞串之一端，以及該第一電晶體的該控制端耦接至一第一選擇訊號；以及一第二電晶體，具有一第一端、一第二端及一控制端，其中該第二電晶體的該第一端耦接至該記憶體晶胞串之另一端，該第二電晶體的該第二端耦接至該位元線，以及該第二電晶體的該控制端耦接至一第二選擇訊號，其中在該預充電期間及該放電期間，該第一電晶體以及該第二電晶體被導通。
如申請專利範圍第9項所述的快閃記憶體儲存裝置，更包括一偏壓電路，其中該偏壓電路包括：一第三電晶體，具有一第一端、一第二端及一控制端，其中該第三電晶體的該第一端耦接至該位元線，以及該第三電晶體的該控制端耦接至一位元線選擇訊號；一第四電晶體，具有一第一端、一第二端及一控制端，其中該第四電晶體的該第一端耦接至該第三電晶體的該第二端，該第四電晶體的該第二端耦接至一感測節點，以及該第四電晶體的該控制端耦接至一位元線鉗位訊號；以及一第五電晶體，具有一第一端、一第二端及一控制端，其中該第五電晶體的該第一端耦接至該感測節點，該第五電晶體的該第二端耦接至一系統電壓，以及該第五電晶體的該控制端耦接至一預充電訊號，其中在該預充電期間，該第三電晶體不導通。
如申請專利範圍第10項所述的快閃記憶體儲存裝置，更包括一感測電路，耦接至該感測節點，用以在一感測期間輸出一感測結果，其中該讀取期間包括該感測期間。
一種快閃記憶體儲存裝置的讀取方法，其中該快閃記憶體儲存裝置包括一記憶體晶胞陣列，以及該記憶體晶胞陣列包括至少一記憶體晶胞串，耦接在一位元線及一源極線之間，所述讀取方法包括：在一預充電期間，控制該源極線經由一訊號傳遞路徑對該位元線進行一預充電操作，其中該訊號傳遞路徑包括該記憶體晶胞串；以及在一放電期間，控制該位元線經由相同的該訊號傳遞路徑對該源極線進行一放電操作。
如申請專利範圍第12項所述的快閃記憶體儲存裝置的讀取方法，其中在該預充電期間控制該源極線經由該訊號傳遞路徑對該位元線進行該預充電操作的步驟包括：在該預充電期間，提供一預充電電壓至該位元線，其中該預充電電壓的充電斜率是依據該記憶體晶胞串的儲存資料來決定，以將該位元線預充電到不同的電壓準位。
如申請專利範圍第13項所述的快閃記憶體儲存裝置的讀取方法，其中該記憶體晶胞串包括多個串聯耦接的記憶體晶胞，該些記憶體晶胞處於一第一狀態或一第二狀態，當處於該第一狀態的該些記憶體晶胞的數量愈多，該充電斜率愈大，以及當處於該第二狀態的該些記憶體晶胞的數量愈多，該充電斜率愈小。
如申請專利範圍第13項所述的快閃記憶體儲存裝置的讀取方法，其中在該放電期間控制該位元線經由相同的該訊號傳遞路徑對該源極線進行該放電操作的步驟包括：依據該記憶體晶胞串的儲存資料，以不同的放電斜率對該位元線進行放電，其中在該放電期間該源極線耦接至一接地電壓。
如申請專利範圍第15項所述的快閃記憶體儲存裝置的讀取方法，其中該記憶體晶胞串包括多個串聯耦接的記憶體晶胞，該些記憶體晶胞處於一第一狀態或一第二狀態，當處於該第一狀態的該些記憶體晶胞的數量愈多，該放電斜率的絕對值愈大，以及當處於該第二狀態的該些記憶體晶胞的數量愈多，該放電斜率的絕對值愈小。
如申請專利範圍第15項所述的快閃記憶體儲存裝置的讀取方法，其中該預充電電壓大於該接地電壓。
如申請專利範圍第12項所述的快閃記憶體儲存裝置的讀取方法，其中該記憶體晶胞串包括多個串聯耦接的記憶體晶胞，其控制端分別耦接至對應的字元線，並且在該預充電期間控制該源極線經由該訊號傳遞路徑對該位元線進行該預充電操作的步驟包括：施加一第一致能電壓到該些記憶體晶胞的該些字元線。
如申請專利範圍第18項所述的快閃記憶體儲存裝置的讀取方法，其中該些記憶體晶胞包括一目標記憶體晶胞以及多個非目標記憶體晶胞，並且在該放電期間控制該位元線經由相同的該訊號傳遞路徑對該源極線進行該放電操作的步驟包括：施加該第一致能電壓到該些非目標記憶體晶胞的該些字元線；以及施加一第二致能電壓到該目標記憶體晶胞的該字元線，其中該第一致能電壓大於該第二致能電壓。
如申請專利範圍第12項所述的快閃記憶體儲存裝置的讀取方法，更包括在一感測期間輸出一感測結果。