JPH097383A - 不揮発性半導体メモリ装置とそのワードライン駆動方法 - Google Patents

不揮発性半導体メモリ装置とそのワードライン駆動方法

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JPH097383A JP14727096A JP14727096A JPH097383A JP H097383 A JPH097383 A JP H097383A JP 14727096 A JP14727096 A JP 14727096A JP 14727096 A JP14727096 A JP 14727096A JP H097383 A JPH097383 A JP H097383A
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Abstract

(57)【要約】 【課題】 マルチビット記憶の場合でも確実な読出動作
を遂行できるようなＮＡＮＤ形不揮発性半導体メモリの
ワードライン駆動方法を提供する。 【解決手段】 マルチビットのような微小差を感知する
場合には、パス電圧で導通する非選択メモリセルのＯＮ
抵抗による読出電圧Ｖｒｅａｄの降下でソース電圧と基
板バイアスとの差が各セルで微妙に違ってくるためのボ
ディ効果が影響する。そこで、複数のワードライン電圧
発生回路４０Ａ〜４０Ｐをメモリストリング内のメモリ
セル数分設け、異なるセレクト電圧を発生して選択ワー
ドラインへ提供する。読出選択セルがビットラインへ近
いほど高いセレクト電圧を対応する選択ワードラインへ
提供するようにし、しきい値電圧の変化分を補償する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置、特に、ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】最近では、データ記憶手段としてＮＡＮ
Ｄ形フラッシュメモリを使用する場合の素子の大容量化
及び低価格化が重要視されている。そこで、１つのメモ
リセルに複数のデータを記憶するマルチビット記憶の不
揮発性メモリ技術が提案されている。このマルチビット
不揮発性メモリのデータ読出方法は、電流感知法と電圧
感知法とに大別される。電流感知法については、ISSCC
'95 に発表のインテル社（米）の論文“A MULTI-LEVEL
CELL 32MB FLASH MEMORY”に詳しい。
【０００３】電圧感知法においては、ＮＡＮＤ形フラッ
シュメモリのようにメモリセルが直列接続されている場
合、選択されたメモリセルの位置に応じてセルのソース
電圧が異なってくる。これは非選択メモリセルの導通抵
抗によるもので、従って、メモリストリング内のメモリ
セルの位置により異なるＶｓｂ（ソース電圧と基板バイ
アス電圧との差）を生じることになる。ソースに対し基
板バイアスが正（＋）へ大きくなるほどメモリセルのし
きい値電圧Ｖｔは高くなるので、Ｖｓｂが異なれば、消
去メモリセルのしきい電圧Ｖｔが一定であってもメモリ
セルの位置によって異なる値のビットライン電圧が発生
する結果となる。
【０００４】図１に、ＮＡＮＤ形フラッシュメモリの要
部を示す。図示のように、パス電圧を発生するパス電圧
発生回路２０と、セレクト電圧を発生するワードライン
電圧発生回路３０と、ローアドレスＲＡに基づいてワー
ドライン選択を行い、選択メモリセル該当の選択ワード
ラインへセレクト電圧を印加し、非選択ワードラインへ
パス電圧を印加するローデコーダ１０と、が備えられて
いる。多数のメモリセルＭ１〜Ｍ１６は、第１選択トラ
ンジスタＳＴ１と第２選択トランジスタＳＴ２との間に
直列接続したＮＡＮＤ構造のフローティングゲート形ト
ランジスタである。
【０００５】この従来のＮＡＮＤ形マルチビットメモリ
の電圧感知動作では、一定のセレクト電圧が選択メモリ
セルのゲートに印加され、残りの非選択メモリセルのゲ
ートには、第２選択トランジスタＳＴ２を通じて供給さ
れる読出電圧Ｖreadを通過させるためのパス電圧が印加
される。このときビットラインＢＬには、選択メモリセ
ルのゲート電圧（＝セレクト電圧）から該選択メモリセ
ルのしきい値電圧Ｖｔを引いた分の電圧が加えられる。
そして、感知動作の進行と共に各メモリセルのソース電
圧が増加する。例えば、第１選択トランジスタＳＴ１、
メモリセルＭ１，Ｍ２のそれぞれについてのノードＮ
０，Ｎ１，Ｎ２の電圧（ソース電圧）が増加する。この
ソース電圧の上昇に際して、メモリセルＭ１のソース電
圧とメモリセルＭ２のソース電圧とは、若干異なる値と
なる。これは、非選択メモリセルがゲートにパス電圧を
受けて導通状態になっても、そのＯＮ抵抗による電圧降
下の影響が僅かながらあるためである。
【０００６】ソース電圧がメモリストリング（直列接続
したメモリセルの１ユニット）のノード位置により異な
ることになれば、ソース電圧と基板電圧との差がメモリ
セルの位置により異なる結果となり、これによるボディ
効果で、メモリセルのしきい値電圧Ｖｔが場所によって
微妙に変化する現象が生じる。例えば、等しいしきい値
のはずの消去メモリセルであっても、ストリング内の位
置により感知されるビットライン電圧が異なることにな
ってくる。従って、マルチビット記憶のような微小な電
圧差を感知せざるを得ないメモリでは、読出誤動作の可
能性が出てくる。
【０００７】
【発明が解決しようとする課題】そこで本発明では、マ
ルチビット記憶の場合でも確実な読出動作を遂行できる
ような手法を提供するものである。
【０００８】
【課題を解決するための手段】この目的のために本発明
によれば、複数のメモリセルを直列接続してなるメモリ
ストリングを備えたＮＡＮＤ形セル構造の不揮発性半導
体メモリ装置におけるワードライン駆動方法において、
読出選択されたメモリセルのビットラインからの距離に
応じて異なるセレクト電圧を選択ワードラインに提供す
ることを特徴とする。そしてこの場合に、読出選択され
たメモリセルがビットラインに近いほど高いセレクト電
圧を提供することを特徴とする。
【０００９】このワードライン駆動方法を実行する不揮
発性半導体メモリ装置として本発明では、メモリストリ
ング内のメモリセル数と同数設けられ、それぞれ異なる
セレクト電圧を発生する複数のワードライン電圧発生回
路を備えたことを特徴とする不揮発性半導体メモリ装置
を提供する。
【００１０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。なお、図中の同じ部
分には共通の符号を使用して説明する。
【００１１】図２は、本発明による不揮発性半導体メモ
リ装置について示す、図１相当の要部回路図である。こ
の例ではメモリセルを１６個備えたＮＡＮＤ形メモリス
トリングを一例として説明する。
【００１２】図示のようにこのメモリ装置は、読出動作
時に非選択ワードラインへ提供するパス電圧を発生する
パス電圧発生回路２０と、メモリセルＭ１〜Ｍ１６のそ
れぞれについて設定された異なるレベルのセレクト電圧
を発生する１６個のワードライン電圧発生回路４０Ａ，
４０Ｂ，…，４０Ｐと、ローアドレスＲＡに基づいて選
択メモリセルのワードラインへセレクト電圧を印加し、
非選択メモリセルのワードラインへパス電圧を印加する
ローデコーダ１０と、を有する。
【００１３】ローデコーダ１０は、１６個のワードライ
ン電圧発生回路４０Ａ〜４０Ｐからそれぞれ供給される
セレクト電圧を受けて、ローアドレスＲＡのデコーディ
ングに従ってそのうちのいずれかを選択し、対応するワ
ードラインへ提供する。例えばローデコーダ１０は、メ
モリストリングを所定数ずつまとめてなるメモリブロッ
クを選択するためのブロックアドレス信号及びこれによ
り選択されたメモリブロック内のワードラインのいずれ
かを選択するコーディング信号を使用することにより、
選択メモリストリング内の選択ワードラインへ該当する
セレクト電圧を供給し、そして選択メモリストリング内
の非選択ワードラインにはパス電圧を供給する。このよ
うなローデコード回路（図示略）は、アドレス信号をデ
コードする論理回路と、その出力に従いセレクト電圧を
選択的に通過させる伝送ゲートと、を主な構成要素とし
て設計できる。
【００１４】図３に、ワードライン電圧発生回路４０Ａ
〜４０Ｐの回路例を示す。
【００１５】抵抗Ｒ１，Ｒ２とＮＭＯＳトランジスタＴ
１，Ｔ２とは、電源電圧と接地電圧との間に直列接続で
設けられ、ＰＭＯＳトランジスタＴ３が、２つの抵抗Ｒ
１，Ｒ２の間のノードＮ２０と２つのＮＭＯＳトランジ
スタＴ１，Ｔ２の間のノードＮ３０との間に接続されて
いる。このＰＭＯＳトランジスタＴ３のゲートは、抵抗
Ｒ２とＮＭＯＳトランジスタＴ１のドレインとの間のノ
ードに接続される。ＮＭＯＳトランジスタＴ２のゲート
が外部電源入力端ＶＩＮへ接続されており、この外部電
源入力端ＶＩＮはまた、差動増幅器５０の接地接続スイ
ッチであるＮＭＯＳトランジスタＴ８のゲートに接続さ
れる。ノードＮ２０は、ＮＭＯＳトランジスタＴ１のゲ
ート及び差動増幅器５０内のＮＭＯＳトランジスタＴ６
のゲートに接続される。
【００１６】図２のローデコーダ１０へセレクト電圧を
送出する出力端ＶＯＵＴと接地電圧との間には可変抵抗
ＲＶと抵抗Ｒ３が直列に設けられており、その間のノー
ドＮ５０が、差動増幅器５０内のＮＭＯＳトランジスタ
Ｔ７のゲートへ接続される。また、出力端ＶＯＵＴと電
源電圧との間には、差動増幅器５０内の出力ノードＮ４
０にゲートを接続したＮＭＯＳトランジスタＴ９が設け
られている。差動増幅器５０は、ＮＭＯＳトランジスタ
Ｔ６，Ｔ７及びＰＭＯＳトランジスタＴ４，Ｔ５を用い
た公知のカレントミラーの構成をもつ。
【００１７】それぞれが上記構成をもつ１６個のワード
ライン電圧発生回路４０Ａ〜４０Ｐは、それぞれ異なる
レベルのセレクト電圧を出力する回路で、例えば、ワー
ドラインＷＬ１６に１Ｖを印加する場合、ワードライン
Ｗ１には１．６Ｖを印加するように調整する。即ち、ワ
ードライン電圧発生回路４０Ｐから１Ｖをワードライン
ＷＬ１６の電圧として出力し、ワードライン電圧発生回
路４０Ｏから１Ｖ＋０．６／１５ＶをワードラインＷＬ
１５の電圧として出力し、ワードライン電圧発生回路４
０Ｎから１Ｖ＋２×（０．６／１５）Ｖをワードライン
ＷＬ１４の電圧として出力するようにして順次、１６個
の差別化したセレクト電圧が出力される。このような出
力セレクト電圧値の調整は、可変抵抗ＲＶの値を調節す
ることにより可能である。
【００１８】読出動作において、ワードライン電圧発生
回路４０Ａ〜４０Ｐから発生されるレベルの異なる各セ
レクト電圧は、ローデコーダ１０による選択で該当ワー
ドラインへ提供される。このとき、非選択ワードライン
には、読出電圧Ｖreadを通過させるため、例えば２．８
Ｖのパス電圧が印加される。このパス電圧を発生させる
パス電圧発生回路２０は、公知のチャージポンプ回路を
用いて構成される。第２選択トランジスタＳＴ２を通じ
て提供された読出電圧Ｖreadは、非選択メモリセルの導
通抵抗による電圧降下及び選択メモリセルによる電圧降
下［Ｖｇｓ（ゲート・ソース間電圧）−Ｖｔ］を経てビ
ットライン電圧を発生させる。
【００１９】このとき、従来のようにセレクト電圧がメ
モリセルの位置に関係なく一定とされるのではなく、ビ
ットライン近くに位置したメモリセルほど高いセレクト
電圧を印加するようにしてあるので、ボデイ効果により
高まったしきい値電圧Ｖｔ分を補償することができる。
従って、メモリセルの位置に関係なく正確なビットライ
ン電圧を発生することが可能になり、マルチビットでも
正確なデータ感知動作を実行することができる。
【図面の簡単な説明】
【図１】従来技術による不揮発性半導体メモリの構成を
示す要部回路図。
【図２】本発明による不揮発性半導体メモリの構成を示
す要部回路図。
【図３】本発明に係るワードライン電圧発生回路の具体
例を示す回路図。
【符号の説明】
１０ ローデコーダ ２０ パス電圧発生回路 ４０Ａ〜Ｐ ワードライン電圧発生回路 ＢＬ１ ビットライン ＷＬ１〜ＷＬ１６ ワードライン Ｍ１〜Ｍ１６ メモリセル ＳＬ１，ＳＬ２ ストリング選択ライン ＳＴ１，ＳＴ２ ストリング選択トランジスタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを直列接続してなるメ
    モリストリングを備えたＮＡＮＤ形セル構造の不揮発性
    半導体メモリ装置におけるワードライン駆動方法におい
    て、読出選択されたメモリセルのビットラインからの距
    離に応じて異なるセレクト電圧を選択ワードラインに提
    供するようにしたことを特徴とするワードライン駆動方
    法。
  2. 【請求項２】 読出選択されたメモリセルがビットライ
    ンに近いほど高いセレクト電圧を提供する請求項１記載
    のワードライン駆動方法。
  3. 【請求項３】 請求項１又は請求項２に記載のワードラ
    イン駆動方法を実行する不揮発性半導体メモリ装置であ
    って、メモリストリング内のメモリセル数と同数設けら
    れ、それぞれ異なるセレクト電圧を発生する複数のワー
    ドライン電圧発生回路を備えたことを特徴とする不揮発
    性半導体メモリ装置。
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