JPH07192478A - メモリアレイ内のメモリセルによって記憶される複数個の可能な状態における１つの状態を定めるための基準、メモリ、アレイセルのしきい値電圧を読出すのに用いられる複数個の基準セルをプログラムするための装置、ｎ個の基準セルをプログラムする方法、およびアレイセルを読出す方法 - Google Patents
メモリアレイ内のメモリセルによって記憶される複数個の可能な状態における１つの状態を定めるための基準、メモリ、アレイセルのしきい値電圧を読出すのに用いられる複数個の基準セルをプログラムするための装置、ｎ個の基準セルをプログラムする方法、およびアレイセルを読出す方法Info
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- JPH07192478A JPH07192478A JP29465394A JP29465394A JPH07192478A JP H07192478 A JPH07192478 A JP H07192478A JP 29465394 A JP29465394 A JP 29465394A JP 29465394 A JP29465394 A JP 29465394A JP H07192478 A JPH07192478 A JP H07192478A
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Abstract
(57)【要約】
【目的】 多密度または低電圧源一括消去型ＥＥＰＲＯ
Ｍメモリアレイにおけるアレイセルの状態を認識するの
に用いられるプログラム可能基準を提供する。 【構成】 プログラム可能基準は１つ以上の基準セルを
含む。アレイセルはアレイセルと基準セルとのゲートに
同一の電圧を与え、出力を比較してアレイセルの状態を
判断することによって読出される。読出中、プログラム
可能基準セルはアレイセルと同じようにバイアスされる
ので、基準セルとアレイセルとの間のしきい値の差はＶ
ＣＣの変化とともに一定のままである。単純な抵抗器の
比を用いて基準セルをプログラムするために回路が含ま
れる。プログラミングはＶＣＣを厳密な許容誤差内に保
つため、好ましくは製造者によってテスト時間に行なわ
れる。アレイセルは抵抗器をバイアスすることなく、か
つより緩やかな許容誤差内で後に基準セルを用いてプロ
グラムされかつ読出される。
Ｍメモリアレイにおけるアレイセルの状態を認識するの
に用いられるプログラム可能基準を提供する。 【構成】 プログラム可能基準は１つ以上の基準セルを
含む。アレイセルはアレイセルと基準セルとのゲートに
同一の電圧を与え、出力を比較してアレイセルの状態を
判断することによって読出される。読出中、プログラム
可能基準セルはアレイセルと同じようにバイアスされる
ので、基準セルとアレイセルとの間のしきい値の差はＶ
ＣＣの変化とともに一定のままである。単純な抵抗器の
比を用いて基準セルをプログラムするために回路が含ま
れる。プログラミングはＶＣＣを厳密な許容誤差内に保
つため、好ましくは製造者によってテスト時間に行なわ
れる。アレイセルは抵抗器をバイアスすることなく、か
つより緩やかな許容誤差内で後に基準セルを用いてプロ
グラムされかつ読出される。
Description
【０００１】
【発明の分野】この発明は一般に、メモリアレイのため
の基準化方式に関し、より特定的には低電圧源および多
密度メモリアレイで使用される一括電気的消去可能プロ
グラム可能リードオンリメモリ（ＥＥＰＲＯＭ）セルの
しきい値を決定するのに用いられる基準化方式に関す
る。
の基準化方式に関し、より特定的には低電圧源および多
密度メモリアレイで使用される一括電気的消去可能プロ
グラム可能リードオンリメモリ（ＥＥＰＲＯＭ）セルの
しきい値を決定するのに用いられる基準化方式に関す
る。
【０００２】
【関連技術の説明】メモリセルのしきい値を決定するの
に用いられる伝統的な基準化方式の１つは、センス比と
結合されたプログラムされていない基準セルを含む。図
１はセンス比と結合されてアレイセル１０２のための基
準を提供するそのような基準セル１００を示す。センス
比は、ＶＣＣとアレイセル１００のドレインとの間に接
続された同一の値Ｒを有する２つの並列の抵抗素子１１
２および１１４、ならびにＶＣＣとアレイセル１０２の
ドレインとの間に接続された値Ｒの付加的な抵抗素子１
１６によって提供される。基準セル１００のドレインは
コンパレータ１０４の１つの入力に基準出力を与える。
アレイセル１０２のドレインはコンパレータ１０４の第
２の入力にアレイセル出力を与える。コンパレータ１０
４の出力はアレイセル１０２のしきい値状態を示す。
に用いられる伝統的な基準化方式の１つは、センス比と
結合されたプログラムされていない基準セルを含む。図
１はセンス比と結合されてアレイセル１０２のための基
準を提供するそのような基準セル１００を示す。センス
比は、ＶＣＣとアレイセル１００のドレインとの間に接
続された同一の値Ｒを有する２つの並列の抵抗素子１１
２および１１４、ならびにＶＣＣとアレイセル１０２の
ドレインとの間に接続された値Ｒの付加的な抵抗素子１
１６によって提供される。基準セル１００のドレインは
コンパレータ１０４の１つの入力に基準出力を与える。
アレイセル１０２のドレインはコンパレータ１０４の第
２の入力にアレイセル出力を与える。コンパレータ１０
４の出力はアレイセル１０２のしきい値状態を示す。
【０００３】図１におけるアレイセル１０２の状態を読
出すため、基準セル１００とアレイセル１０２とのゲー
トにＶＣＣが与えられる。ＶＣＣが与えられると、セン
ス比はコンパレータ１０４が基準セル１００のドレイン
に見る電圧を、アレイセル１０２のドレインと比べて変
動させる。コンパレータ１０４が基準セル１００のドレ
インに見る電圧は、したがってＶＣＣ−１／２ＲＩD で
あり、コンパレータがアレイセル１０２のドレインに見
る電圧はＶＣＣ−ＩD Ｒである。ＩD はＭＯＳトランジ
スタのための飽和領域の式ＩD ＝Ｋ（ＶGS−Ｖt ）2 か
らわかるように基準セル１００およびアレイセル１０２
のしきい値Ｖt によって制御される。ここでＶGSはＶＣ
Ｃに等しい。基準セル１００とアレイセル１０２との両
方がプログラムされていない、または同一のしきい値Ｖ
t を有している場合、センス比はアレイセル出力よりも
コンパレータ１０４への基準出力においてより高い電圧
を与え、それによりコンパレータ１０４が第１の状態を
出力することになる。アレイセルがある一定のレベルま
で高められたしきい値を有するようにプログラムされて
いれば、そのアレイセルのためのＩD は低減され、アレ
イセル出力の電圧は基準セル出力における電圧を超えて
上昇し、これによりコンパレータ１０４は第２の状態を
出力するようになる。
出すため、基準セル１００とアレイセル１０２とのゲー
トにＶＣＣが与えられる。ＶＣＣが与えられると、セン
ス比はコンパレータ１０４が基準セル１００のドレイン
に見る電圧を、アレイセル１０２のドレインと比べて変
動させる。コンパレータ１０４が基準セル１００のドレ
インに見る電圧は、したがってＶＣＣ−１／２ＲＩD で
あり、コンパレータがアレイセル１０２のドレインに見
る電圧はＶＣＣ−ＩD Ｒである。ＩD はＭＯＳトランジ
スタのための飽和領域の式ＩD ＝Ｋ（ＶGS−Ｖt ）2 か
らわかるように基準セル１００およびアレイセル１０２
のしきい値Ｖt によって制御される。ここでＶGSはＶＣ
Ｃに等しい。基準セル１００とアレイセル１０２との両
方がプログラムされていない、または同一のしきい値Ｖ
t を有している場合、センス比はアレイセル出力よりも
コンパレータ１０４への基準出力においてより高い電圧
を与え、それによりコンパレータ１０４が第１の状態を
出力することになる。アレイセルがある一定のレベルま
で高められたしきい値を有するようにプログラムされて
いれば、そのアレイセルのためのＩD は低減され、アレ
イセル出力の電圧は基準セル出力における電圧を超えて
上昇し、これによりコンパレータ１０４は第２の状態を
出力するようになる。
【０００４】センス比の方法は、基準セルおよびアレイ
セルのドレインに接続された異なる抵抗器の比を用いる
ので、このセンス比の方法は抵抗素子の温度およびプロ
セスの変動によってもＶＣＣの変動によってもアレイセ
ル出力に関して変動する基準出力を提供する。
セルのドレインに接続された異なる抵抗器の比を用いる
ので、このセンス比の方法は抵抗素子の温度およびプロ
セスの変動によってもＶＣＣの変動によってもアレイセ
ル出力に関して変動する基準出力を提供する。
【０００５】図３の回路は、バイアスゲート方法と呼ば
れる別の伝統的な基準化方式を示す。バイアスゲート方
法はセンス比の方法よりも正確な基準を提供するが、こ
れはセンス比の方法と比べてプロセスや温度やＶＣＣの
変動の影響が低減されているからである。図３の回路
は、図１のセンス比回路に類似のプログラムされていな
い基準セル１００、アレイセル１０２、およびコンパレ
ータ１０４を含む。便宜上、図３およびそれ以降の図面
では、前の図面から引継がれる構成要素を示すために使
用されている参照番号は、同様に引継がれている。
れる別の伝統的な基準化方式を示す。バイアスゲート方
法はセンス比の方法よりも正確な基準を提供するが、こ
れはセンス比の方法と比べてプロセスや温度やＶＣＣの
変動の影響が低減されているからである。図３の回路
は、図１のセンス比回路に類似のプログラムされていな
い基準セル１００、アレイセル１０２、およびコンパレ
ータ１０４を含む。便宜上、図３およびそれ以降の図面
では、前の図面から引継がれる構成要素を示すために使
用されている参照番号は、同様に引継がれている。
【０００６】基準セル１００とアレイセル１０２とのド
レインに直接接続された抵抗器の比を提供する、図１の
センス比の方法とは違って、図３の回路は基準セル１０
０のゲートに接続されてＶGSを変動させる抵抗器の比を
有する。抵抗器の比は、ＶＣＣと基準セル１００のゲー
トとの間に接続された抵抗素子３０２、ならびに基準セ
ル１００のゲートを接地する抵抗素子３０４によって提
供される。基準セル１００のドレインはコンパレータ１
０４の１つの入力に基準出力を与える。アレイセル１０
２のドレインはコンパレータ１０４の第２の入力にアレ
イセル出力を与える。同じものである抵抗素子３０６お
よび３０８がＶＣＣを基準およびアレイセル出力に接続
して、それらのＩD 出力をコンパレータ１０４の入力に
おける電圧に変換する。直接ＩD を変える代わりに、Ｖ
GSを変動させることによって、抵抗素子に対するプロセ
スおよび温度の影響、ならびにＶＣＣの変動が基準セル
とアレイセルとの出力間にもたらす変動は、センス比の
方法における場合よりも少なくなる。
レインに直接接続された抵抗器の比を提供する、図１の
センス比の方法とは違って、図３の回路は基準セル１０
０のゲートに接続されてＶGSを変動させる抵抗器の比を
有する。抵抗器の比は、ＶＣＣと基準セル１００のゲー
トとの間に接続された抵抗素子３０２、ならびに基準セ
ル１００のゲートを接地する抵抗素子３０４によって提
供される。基準セル１００のドレインはコンパレータ１
０４の１つの入力に基準出力を与える。アレイセル１０
２のドレインはコンパレータ１０４の第２の入力にアレ
イセル出力を与える。同じものである抵抗素子３０６お
よび３０８がＶＣＣを基準およびアレイセル出力に接続
して、それらのＩD 出力をコンパレータ１０４の入力に
おける電圧に変換する。直接ＩD を変える代わりに、Ｖ
GSを変動させることによって、抵抗素子に対するプロセ
スおよび温度の影響、ならびにＶＣＣの変動が基準セル
とアレイセルとの出力間にもたらす変動は、センス比の
方法における場合よりも少なくなる。
【０００７】図３におけるアレイセル１０２の状態を読
出すために、電圧ＶＣＣがアレイセル１０２のゲートに
は直接に与えられる一方で、基準セル１００のゲートに
は抵抗素子３０２および３０４を介して与えられる。基
準セル１００とアレイセル１０２とが双方ともプログラ
ムされていない、または同一のＶt を有している場合、
抵抗素子３０２および３０４はより低いＶGSを与え、し
たがってコンパレータ１０４への基準セル出力において
アレイセル出力における電流よりも低いＩD を与える。
それによりコンパレータ１０４は第１の状態を示すよう
になる。アレイセルがある一定のレベルまで高められた
しきい値を有するようにプログラムされていれば、アレ
イセル出力は基準セル出力を超えて上昇し、コンパレー
タ１０４に第２の状態を出力させる。
出すために、電圧ＶＣＣがアレイセル１０２のゲートに
は直接に与えられる一方で、基準セル１００のゲートに
は抵抗素子３０２および３０４を介して与えられる。基
準セル１００とアレイセル１０２とが双方ともプログラ
ムされていない、または同一のＶt を有している場合、
抵抗素子３０２および３０４はより低いＶGSを与え、し
たがってコンパレータ１０４への基準セル出力において
アレイセル出力における電流よりも低いＩD を与える。
それによりコンパレータ１０４は第１の状態を示すよう
になる。アレイセルがある一定のレベルまで高められた
しきい値を有するようにプログラムされていれば、アレ
イセル出力は基準セル出力を超えて上昇し、コンパレー
タ１０４に第２の状態を出力させる。
【０００８】センス比やバイアスゲート方式などの基準
方式では、アレイセル出力に関してのプロセス、温度、
およびＶＣＣの変動による基準出力の変動は、読出エラ
ーを生じることがあり得る。エラーの起こる可能性は、
多密度の、または低電圧源のメモリなどアレイセルのし
きい値状態間の動作マージンが低いメモリで、より著し
い。図２は、単一密度、３／２密度、および２倍密度と
なるように構成された典型的な多密度メモリのための基
準レベルおよびアレイセルのしきい値状態を示す。示さ
れるように、密度が高まるにつれ、基準レベルとアレイ
セル状態との間の動作マージンは減少する。たとえば、
単一密度を用いるなら、ゼロ状態と基準状態との間のマ
ージンは（４．００−２．９Ｖ＝１．１０Ｖ）である。
３／２密度では、マージンは５０％低減されて（４．０
０Ｖ−３．４５Ｖ＝０．５５Ｖ）となり、２倍密度では
マージンは０．３３Ｖまで低減される。低電圧源メモリ
における動作マージンが制限されているのは、ＶＣＣの
低減がアレイセルのしきい値状態に利用可能な範囲を制
限するからである。動作マージンが低ければ、起こるか
もしれないエラーを低減するため、アレイセルの電気的
特性における変動に追随する基準が必要である。
方式では、アレイセル出力に関してのプロセス、温度、
およびＶＣＣの変動による基準出力の変動は、読出エラ
ーを生じることがあり得る。エラーの起こる可能性は、
多密度の、または低電圧源のメモリなどアレイセルのし
きい値状態間の動作マージンが低いメモリで、より著し
い。図２は、単一密度、３／２密度、および２倍密度と
なるように構成された典型的な多密度メモリのための基
準レベルおよびアレイセルのしきい値状態を示す。示さ
れるように、密度が高まるにつれ、基準レベルとアレイ
セル状態との間の動作マージンは減少する。たとえば、
単一密度を用いるなら、ゼロ状態と基準状態との間のマ
ージンは（４．００−２．９Ｖ＝１．１０Ｖ）である。
３／２密度では、マージンは５０％低減されて（４．０
０Ｖ−３．４５Ｖ＝０．５５Ｖ）となり、２倍密度では
マージンは０．３３Ｖまで低減される。低電圧源メモリ
における動作マージンが制限されているのは、ＶＣＣの
低減がアレイセルのしきい値状態に利用可能な範囲を制
限するからである。動作マージンが低ければ、起こるか
もしれないエラーを低減するため、アレイセルの電気的
特性における変動に追随する基準が必要である。
【０００９】
【発明の概要】この発明は、アレイセルの電気的特性に
おける変動に追随する基準を備えた基準化方式を提供す
る。
おける変動に追随する基準を備えた基準化方式を提供す
る。
【００１０】この発明はプログラム可能基準であって、
１つまたはそれ以上の基準セルを含み、各基準セルはそ
のしきい値を設定するために制御された環境の中でプロ
グラムされたフローティングゲートを有する。アレイセ
ルの状態を読出すために、アレイセルおよび基準セルの
ゲートに同一の電圧ＶＣＣが与えられる。加えて、アレ
イセルおよび基準セルの出力は同じバイアス条件下に維
持される。読出中、基準セルのドレインは、基準セルの
しきい値に対するアレイセルのしきい値を決定するため
にアレイセルのドレイン出力と比較される出力を提供す
る。
１つまたはそれ以上の基準セルを含み、各基準セルはそ
のしきい値を設定するために制御された環境の中でプロ
グラムされたフローティングゲートを有する。アレイセ
ルの状態を読出すために、アレイセルおよび基準セルの
ゲートに同一の電圧ＶＣＣが与えられる。加えて、アレ
イセルおよび基準セルの出力は同じバイアス条件下に維
持される。読出中、基準セルのドレインは、基準セルの
しきい値に対するアレイセルのしきい値を決定するため
にアレイセルのドレイン出力と比較される出力を提供す
る。
【００１１】この発明はさらに、プログラムされていな
いセルに関してバイアスを行なうためのバイアスゲート
方法を用いる基準セルをプログラムするための回路を含
む。基準セルは好ましくは製造者によってテスト時間に
プログラムされ、それにより確実にＶＣＣおよび温度が
厳密な許容誤差内に留まって、バイアスゲート方法を用
いて基準しきい値をプログラムするときの変動が排除さ
れる。アレイセルは次により緩やかなＶＣＣおよび温度
の許容誤差のもとでプログラムされ読出されて、その後
基準セルが使用される。
いセルに関してバイアスを行なうためのバイアスゲート
方法を用いる基準セルをプログラムするための回路を含
む。基準セルは好ましくは製造者によってテスト時間に
プログラムされ、それにより確実にＶＣＣおよび温度が
厳密な許容誤差内に留まって、バイアスゲート方法を用
いて基準しきい値をプログラムするときの変動が排除さ
れる。アレイセルは次により緩やかなＶＣＣおよび温度
の許容誤差のもとでプログラムされ読出されて、その後
基準セルが使用される。
【００１２】アレイセルの読出中、基準セルおよびアレ
イセルはセンス比またはバイアスされたゲートの方法を
用いるのではなく、むしろ同じバイアス条件下に維持さ
れ、それにより基準およびアレイセル出力に対するプロ
セス変動の影響が低減される。ＶＣＣは基準セルのゲー
トにもアレイセルのゲートにも同じように読出電圧とし
て与えられるので、基準セルおよびアレイセルの出力間
の動作マージンはＶＣＣの変化に対して実質的に一定を
維持する。しきい値の変化が確実に温度に対し一定に留
まるようにするため、アレイセルおよび基準セルはま
た、好ましくは同じ集積回路上のコアセルとして含まれ
る。
イセルはセンス比またはバイアスされたゲートの方法を
用いるのではなく、むしろ同じバイアス条件下に維持さ
れ、それにより基準およびアレイセル出力に対するプロ
セス変動の影響が低減される。ＶＣＣは基準セルのゲー
トにもアレイセルのゲートにも同じように読出電圧とし
て与えられるので、基準セルおよびアレイセルの出力間
の動作マージンはＶＣＣの変化に対して実質的に一定を
維持する。しきい値の変化が確実に温度に対し一定に留
まるようにするため、アレイセルおよび基準セルはま
た、好ましくは同じ集積回路上のコアセルとして含まれ
る。
【００１３】
【詳しい説明】この発明のさらなる詳細は、添付の図面
の助けを借りて説明される。
の助けを借りて説明される。
【００１４】図４は、アレイセル４００を、このアレイ
セル４００を読出すのに用いられる本発明のプログラム
可能基準セル４０２−１から４０２−（ｎ−１）ととも
に示す。アレイセル４００は、ワード選択回路４０４で
デコードされるワードアドレスを与えかつアレイセル４
００のゲートに選択電圧ＶSEL を印加することによって
読出される。選択電圧は基準セル４０２−１から４０２
−（ｎ−１）のゲートに同じように与えられる。ＶSEL
は、１９９３年１２月１日に提出された本件の発明者ら
による「多密度および低電圧源メモリのための基準トラ
ッキングを備える昇圧・安定化ゲート電源（Boosted an
d Regulated Gate Power Supply With Reference Track
ing for Multi-Density and Low Voltage Supply Memor
ies ）」と題されここに引用により援用される米国特許
出願連続番号０８／１６０，５７８号で開示されるよう
にＶＣＣでも、ＶDDでも、または昇圧ゲート電圧でもよ
い。アレイセル４００の出力は、本発明の基準セル４０
２−１から４０２−（ｎ−１）の１つまたはそれ以上の
出力に接続され、比較回路４０６に至る。比較回路４０
６は、アレイセル４００の状態を示す信号を出力する。
セル４００を読出すのに用いられる本発明のプログラム
可能基準セル４０２−１から４０２−（ｎ−１）ととも
に示す。アレイセル４００は、ワード選択回路４０４で
デコードされるワードアドレスを与えかつアレイセル４
００のゲートに選択電圧ＶSEL を印加することによって
読出される。選択電圧は基準セル４０２−１から４０２
−（ｎ−１）のゲートに同じように与えられる。ＶSEL
は、１９９３年１２月１日に提出された本件の発明者ら
による「多密度および低電圧源メモリのための基準トラ
ッキングを備える昇圧・安定化ゲート電源（Boosted an
d Regulated Gate Power Supply With Reference Track
ing for Multi-Density and Low Voltage Supply Memor
ies ）」と題されここに引用により援用される米国特許
出願連続番号０８／１６０，５７８号で開示されるよう
にＶＣＣでも、ＶDDでも、または昇圧ゲート電圧でもよ
い。アレイセル４００の出力は、本発明の基準セル４０
２−１から４０２−（ｎ−１）の１つまたはそれ以上の
出力に接続され、比較回路４０６に至る。比較回路４０
６は、アレイセル４００の状態を示す信号を出力する。
【００１５】アレイセル４００はプログラム可能なしき
い値を有するフローティングゲートを備えたトランジス
タとして示されているが、アレイセル４００がしきい値
の固定されたＲＯＭトランジスタであってもよい。アレ
イセル４００は、図２に示されるように３／２密度セル
の０ ０状態、０ ０．５状態、または１ １状態など
の状態を示すｎ個のしきい値の１つを記憶する。
い値を有するフローティングゲートを備えたトランジス
タとして示されているが、アレイセル４００がしきい値
の固定されたＲＯＭトランジスタであってもよい。アレ
イセル４００は、図２に示されるように３／２密度セル
の０ ０状態、０ ０．５状態、または１ １状態など
の状態を示すｎ個のしきい値の１つを記憶する。
【００１６】基準セル４０２−１から４０２−（ｎ−
１）は、各々フローティングゲートを有しており、この
フローティングゲートは基準しきい値を設定するべくプ
ログラムされてもよい電荷を蓄積する。合計ｎ−１個の
基準セルが用いられ、これらは各々が図２の３／２密度
セルにおける基準状態ＡおよびＢなどの連続的なしきい
値レベルにプログラムされる。基準セル４０２−１から
４０２−（ｎ−１）とアレイセル４００とを同様にバイ
アスし、それらのゲートに同一の電圧ＶSEL を印加する
ことにより、基準セル４０２−１から４０２−（ｎ−
１）のしきい値を、アレイセル４００のしきい値と比較
することができる。
１）は、各々フローティングゲートを有しており、この
フローティングゲートは基準しきい値を設定するべくプ
ログラムされてもよい電荷を蓄積する。合計ｎ−１個の
基準セルが用いられ、これらは各々が図２の３／２密度
セルにおける基準状態ＡおよびＢなどの連続的なしきい
値レベルにプログラムされる。基準セル４０２−１から
４０２−（ｎ−１）とアレイセル４００とを同様にバイ
アスし、それらのゲートに同一の電圧ＶSEL を印加する
ことにより、基準セル４０２−１から４０２−（ｎ−
１）のしきい値を、アレイセル４００のしきい値と比較
することができる。
【００１７】比較回路４０６は、選択電圧ＶSEL が印加
されたときにアレイセル４００の出力を基準セル４０２
−１から４０２−（ｎ−１）の出力と比較することによ
ってしきい値の比較を行なう。比較回路４０６のための
典型的な回路構成は、「メモリセル１つあたりＮビット
を備える電気的に書換え可能な不揮発性メモリ（Electr
ically Alterable Non-volatile Memory）」と題された
バンクス（Banks ）による米国特許第５，２１８，５６
９号、および「多ビットリードオンリメモリ回路（Mult
i-bit Read Only Memory Circuit）」と題されたシェパ
ード（Sheppard）による米国特許第４，４９５，６０２
号に示されており、これらは双方ともここに引用によっ
て援用される。比較回路４０６は、アレイセル４００に
よって記憶可能なしきい値の状態により示されることの
できる数のビットを有するデジタル信号として比較結果
を出力する。
されたときにアレイセル４００の出力を基準セル４０２
−１から４０２−（ｎ−１）の出力と比較することによ
ってしきい値の比較を行なう。比較回路４０６のための
典型的な回路構成は、「メモリセル１つあたりＮビット
を備える電気的に書換え可能な不揮発性メモリ（Electr
ically Alterable Non-volatile Memory）」と題された
バンクス（Banks ）による米国特許第５，２１８，５６
９号、および「多ビットリードオンリメモリ回路（Mult
i-bit Read Only Memory Circuit）」と題されたシェパ
ード（Sheppard）による米国特許第４，４９５，６０２
号に示されており、これらは双方ともここに引用によっ
て援用される。比較回路４０６は、アレイセル４００に
よって記憶可能なしきい値の状態により示されることの
できる数のビットを有するデジタル信号として比較結果
を出力する。
【００１８】図５は、アレイセル４００をプログラムす
るため、およびアレイセル４００をプログラムするのに
用いられる本発明の基準セル４０２−１から４０２−
（ｎ−１）および５０２−１から５０２−ｎをプログラ
ムするために接続される回路のブロック図である。アレ
イセル４００をプログラムするためにはアレイセルプロ
グラムベリファイ回路５０４が設けられており、その一
方で基準セルをプログラムするためには基準セルプログ
ラムベリファイ回路５０６が設けられている。基準セル
５０２−１から５０２−ｎは、図２で３／２密度セルに
ついて示されたような０ ０状態、０ ０．５状態、ま
たは１ １状態などのｎ個の状態のうちの１つに各々が
プログラムされたプログラム可能しきい値を有してお
り、これらの状態は３／２密度設計における状態Ａおよ
びＢなどの状態間のものであって、基準セル４０２−１
から４０２−（ｎ−１）によって記憶可能である。
るため、およびアレイセル４００をプログラムするのに
用いられる本発明の基準セル４０２−１から４０２−
（ｎ−１）および５０２−１から５０２−ｎをプログラ
ムするために接続される回路のブロック図である。アレ
イセル４００をプログラムするためにはアレイセルプロ
グラムベリファイ回路５０４が設けられており、その一
方で基準セルをプログラムするためには基準セルプログ
ラムベリファイ回路５０６が設けられている。基準セル
５０２−１から５０２−ｎは、図２で３／２密度セルに
ついて示されたような０ ０状態、０ ０．５状態、ま
たは１ １状態などのｎ個の状態のうちの１つに各々が
プログラムされたプログラム可能しきい値を有してお
り、これらの状態は３／２密度設計における状態Ａおよ
びＢなどの状態間のものであって、基準セル４０２−１
から４０２−（ｎ−１）によって記憶可能である。
【００１９】アレイセルプログラムベリファイ回路５０
４はアレイセル４００のゲートおよびドレインに接続さ
れて、アレイセル４００をプログラムする。アレイセル
プログラムベリファイ回路５０４はまた、基準セル５０
２−１から５０２−ｎのドレインにも接続されて、アレ
イセルの出力と基準セルの出力とを比較し、アレイセル
４００が適正にプログラムされているかどうかを判断す
る。アレイセルプログラムベリファイ回路５０４のため
の典型的な回路構成は、多密度セルをプログラムするの
に用いられる方法とともに、前に引用したバンクスによ
る米国特許第５，２１８，５６９号で示され、説明され
ている。
４はアレイセル４００のゲートおよびドレインに接続さ
れて、アレイセル４００をプログラムする。アレイセル
プログラムベリファイ回路５０４はまた、基準セル５０
２−１から５０２−ｎのドレインにも接続されて、アレ
イセルの出力と基準セルの出力とを比較し、アレイセル
４００が適正にプログラムされているかどうかを判断す
る。アレイセルプログラムベリファイ回路５０４のため
の典型的な回路構成は、多密度セルをプログラムするの
に用いられる方法とともに、前に引用したバンクスによ
る米国特許第５，２１８，５６９号で示され、説明され
ている。
【００２０】基準セルプログラムベリファイ回路５０６
は、ゲートおよびドレインに接続されて、基準セル４０
２−１から４０２−（ｎ−１）および基準セル５０２−
１から５０２−ｎのプログラムができるようにする。基
準セルプログラムベリファイ回路５０６は、伝統的な方
法を用いてプログラムおよびベリファイ電圧を供給し、
基準セルのプログラミングを可能にする。基準プログラ
ムベリファイ回路５０６はさらに、適正なプログラミン
グをベリファイするのにバイアスゲート方法を用いるプ
ログラムされていないセルに関して各基準をバイアスす
るための回路を用いる。回路はさらに、基準ビットの各
々を最後まで順序付けて、プログラムされている基準セ
ルの適正なビットラインおよびワードラインを能動化す
るためにも設けられる。
は、ゲートおよびドレインに接続されて、基準セル４０
２−１から４０２−（ｎ−１）および基準セル５０２−
１から５０２−ｎのプログラムができるようにする。基
準セルプログラムベリファイ回路５０６は、伝統的な方
法を用いてプログラムおよびベリファイ電圧を供給し、
基準セルのプログラミングを可能にする。基準プログラ
ムベリファイ回路５０６はさらに、適正なプログラミン
グをベリファイするのにバイアスゲート方法を用いるプ
ログラムされていないセルに関して各基準をバイアスす
るための回路を用いる。回路はさらに、基準ビットの各
々を最後まで順序付けて、プログラムされている基準セ
ルの適正なビットラインおよびワードラインを能動化す
るためにも設けられる。
【００２１】基準プログラムベリファイ回路５０６は、
好ましくは製造者がテスト時間に基準をプログラムする
のに用いられ、それによりＶＣＣおよび温度はバイアス
されたゲートの方法を使用している場合に基準しきい値
を設定する際の変動を排除するべく厳密な許容誤差内に
留まる。アレイプログラムベリファイ回路５０４は、後
にＶＣＣおよび温度のより緩やかな許容誤差を用いたア
レイセルをプログラムするのに利用される。
好ましくは製造者がテスト時間に基準をプログラムする
のに用いられ、それによりＶＣＣおよび温度はバイアス
されたゲートの方法を使用している場合に基準しきい値
を設定する際の変動を排除するべく厳密な許容誤差内に
留まる。アレイプログラムベリファイ回路５０４は、後
にＶＣＣおよび温度のより緩やかな許容誤差を用いたア
レイセルをプログラムするのに利用される。
【００２２】図６および７は図２に示されるような３／
２密度のメモリアレイのために設計された本発明のプロ
グラムされた基準の一実施例を表わす。図６および７
は、図５の基準セルプログラムベリファイ回路５０６を
構成する構成要素を、プログラムされるべき基準セルを
含む基準アレイ６００とともに含む。基準セルをプログ
ラムするのに必要とされる回路の量および複雑さを低減
するため、図６および７の回路は基準セルを１度に１つ
ずつプログラムするように設計される。
２密度のメモリアレイのために設計された本発明のプロ
グラムされた基準の一実施例を表わす。図６および７
は、図５の基準セルプログラムベリファイ回路５０６を
構成する構成要素を、プログラムされるべき基準セルを
含む基準アレイ６００とともに含む。基準セルをプログ
ラムするのに必要とされる回路の量および複雑さを低減
するため、図６および７の回路は基準セルを１度に１つ
ずつプログラムするように設計される。
【００２３】図６および７の回路はプログラムベリファ
イ信号回路６０２を含み、これは基準がプログラムされ
るべきであるということを示すＰＲＲＥＦ信号を受取る
と、プログラム信号とベリファイ信号とを交互に生成し
て個々の基準セルをプログラムする。プログラム中、基
準セルのドレインに与えられるプログラム電圧は、信号
ＶＰＲＯＧとして供給される。信号ＶＰＸは基準セルの
ゲートにプログラム電圧とベリファイ電圧とを交互に与
えて、基準セルをプログラムする。ＶＰＸはアレイセル
のプログラミングを読出している、またはベリファイし
ている間、読出電圧を与える。ベリファイの間、信号Ｖ
ＥＲＩＦＹがアサートされる。プログラム中は、信号Ｐ
ＧＭがアサートされる。プログラムベリファイ信号回路
６０２を設けるには、単一フローティングゲートメモリ
セルをプログラムするための伝統的な回路を用いること
ができる。そのような伝統的な回路は一般的に前述のバ
ンクスによる米国特許第５，２１８，５６９号に記載さ
れている。
イ信号回路６０２を含み、これは基準がプログラムされ
るべきであるということを示すＰＲＲＥＦ信号を受取る
と、プログラム信号とベリファイ信号とを交互に生成し
て個々の基準セルをプログラムする。プログラム中、基
準セルのドレインに与えられるプログラム電圧は、信号
ＶＰＲＯＧとして供給される。信号ＶＰＸは基準セルの
ゲートにプログラム電圧とベリファイ電圧とを交互に与
えて、基準セルをプログラムする。ＶＰＸはアレイセル
のプログラミングを読出している、またはベリファイし
ている間、読出電圧を与える。ベリファイの間、信号Ｖ
ＥＲＩＦＹがアサートされる。プログラム中は、信号Ｐ
ＧＭがアサートされる。プログラムベリファイ信号回路
６０２を設けるには、単一フローティングゲートメモリ
セルをプログラムするための伝統的な回路を用いること
ができる。そのような伝統的な回路は一般的に前述のバ
ンクスによる米国特許第５，２１８，５６９号に記載さ
れている。
【００２４】すべての基準セルを最後まで順序付し、選
択されたセルにプログラムおよびベリファイ電圧を送る
には、制御論理が設けられて適正な基準ビットラインお
よび基準ワードラインを能動化する。制御論理は、基準
カウント回路６０４およびそれに伴ういくらかの混合論
理からなる。基準カウント回路６０４は、ＰＲＲＥＦ信
号を受取ると順序付を始め、列信号（ＣＯＬ０〜ＣＯＬ
３）および行信号（ＲＯＷ０〜ＲＯＷ５）を与えて、プ
ログラムおよびベリファイ電圧をどの基準セルが受取る
のかを示す。基準カウント回路６０４は前のセルが適正
にプログラムされたことを示す信号ＲＤＳＯ０〜ＲＤＳ
Ｏ３およびＶＥＲＩＦＹが与えられると、次の順序の基
準セルビットに進む。
択されたセルにプログラムおよびベリファイ電圧を送る
には、制御論理が設けられて適正な基準ビットラインお
よび基準ワードラインを能動化する。制御論理は、基準
カウント回路６０４およびそれに伴ういくらかの混合論
理からなる。基準カウント回路６０４は、ＰＲＲＥＦ信
号を受取ると順序付を始め、列信号（ＣＯＬ０〜ＣＯＬ
３）および行信号（ＲＯＷ０〜ＲＯＷ５）を与えて、プ
ログラムおよびベリファイ電圧をどの基準セルが受取る
のかを示す。基準カウント回路６０４は前のセルが適正
にプログラムされたことを示す信号ＲＤＳＯ０〜ＲＤＳ
Ｏ３およびＶＥＲＩＦＹが与えられると、次の順序の基
準セルビットに進む。
【００２５】データバッファ基準６０６とセンスバイア
ス回路６０８とは、基準カウント回路６０４によって出
力された列および行信号をデコードして、選択された基
準セルにプログラムおよびベリファイ電圧を与える。デ
ータバッファ基準６０６はＰＲＲＥＦとＰＧＭとを受取
ると、列信号（ＣＯＬ０〜ＣＯＬ３）をデコードして、
基準ビットライン（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）の１
つにおけるプログラム電圧信号ＶＰＲＯＧを基準アレイ
６００における基準セルの列のドレインに向ける。セン
スバイアス回路６０８はＰＲＲＥＦを受取ると、行信号
（ＲＯＷ０〜ＲＯＷ３）をデコードして、基準ワードラ
イン（ＲＥＦＷＬ０〜ＲＥＦＷＬ５）の１つにおけるプ
ログラムおよびベリファイ電圧信号ＶＰＸを基準アレイ
６００内の基準セルの列のゲートに送る。センスバイア
ス回路６０８は読出信号をも受取り、アレイセルの読出
またはベリファイ中に、すべてのワードラインへＶＰＸ
を与える。ＰＧＭは、アレイセルのプログラム中に、セ
ンスバイアス回路６０８を不能化するために受取られ
る。
ス回路６０８とは、基準カウント回路６０４によって出
力された列および行信号をデコードして、選択された基
準セルにプログラムおよびベリファイ電圧を与える。デ
ータバッファ基準６０６はＰＲＲＥＦとＰＧＭとを受取
ると、列信号（ＣＯＬ０〜ＣＯＬ３）をデコードして、
基準ビットライン（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）の１
つにおけるプログラム電圧信号ＶＰＲＯＧを基準アレイ
６００における基準セルの列のドレインに向ける。セン
スバイアス回路６０８はＰＲＲＥＦを受取ると、行信号
（ＲＯＷ０〜ＲＯＷ３）をデコードして、基準ワードラ
イン（ＲＥＦＷＬ０〜ＲＥＦＷＬ５）の１つにおけるプ
ログラムおよびベリファイ電圧信号ＶＰＸを基準アレイ
６００内の基準セルの列のゲートに送る。センスバイア
ス回路６０８は読出信号をも受取り、アレイセルの読出
またはベリファイ中に、すべてのワードラインへＶＰＸ
を与える。ＰＧＭは、アレイセルのプログラム中に、セ
ンスバイアス回路６０８を不能化するために受取られ
る。
【００２６】基準アレイ６００における１つのビットが
基準ビットをプログラムするための基準として設けられ
る。このビットを黄金基準と呼ぶ。バイアスゲート方法
を用いてこの黄金基準のゲートをバイアスするために、
基準バイアス回路６１０によって提供されるいくつかの
抵抗器の比の１つを、黄金基準のゲートへのマスタワー
ドライン（ＭＳＴＲＷＬ）に接続することができる。基
準バイアス回路６１０の特定の抵抗器の比が、基準カウ
ント回路６０４から受取られる列信号（ＣＯＬ０〜ＣＯ
Ｌ３）によって制御される。
基準ビットをプログラムするための基準として設けられ
る。このビットを黄金基準と呼ぶ。バイアスゲート方法
を用いてこの黄金基準のゲートをバイアスするために、
基準バイアス回路６１０によって提供されるいくつかの
抵抗器の比の１つを、黄金基準のゲートへのマスタワー
ドライン（ＭＳＴＲＷＬ）に接続することができる。基
準バイアス回路６１０の特定の抵抗器の比が、基準カウ
ント回路６０４から受取られる列信号（ＣＯＬ０〜ＣＯ
Ｌ３）によって制御される。
【００２７】基準信号が適正にプログラムされたかどう
かをベリファイするため、プログラム基準は基準センス
回路６１２、カスコードプリアンプ６１４、およびセン
スアンプ６１６を含む。ＶＥＲＩＦＹとＰＲＲＥＦとが
アサートされたときに、基準センス回路６１２は列信号
（ＣＯＬ０〜ＣＯＬ３）をデコードしてイネーブル信号
（ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４）を与え、適正な回
路６１４のカスコードプリアンプと回路６１６のセンス
アンプとを能動化する。回路６１４の能動化されたカス
コードプリアンプは、プログラムされている基準セルの
ビットライン（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）からの電
流を受取るように接続され、能動化された基準セル出力
電圧（ＳＡＲＥＦ０〜ＳＡＲＥＦ３）を印加する。回路
６１４における付加的なカスコードプリアンプは、黄金
基準のビットライン（ＧＯＬＢＬ）からの電流を受取る
ように接続されて、イネーブル信号（ＲＥＦＳＥＮ０〜
ＲＥＦＳＥＮ４）が受取られると黄金基準出力電圧（Ｓ
ＡＲＥＦ４）を与える。回路６１６の能動化されたセン
スアンプは、能動化された基準セル出力電圧（ＳＡＲＥ
Ｆ０〜ＳＡＲＥＦ３）を黄金基準出力電圧（ＳＡＲＥＦ
４）と比較し、能動化された基準セル出力電圧と黄金基
準セル出力電圧とが実質的に等しいかどうかを示す信号
（ＲＤＳＯ０〜ＲＥＳＯ３）を出力する。
かをベリファイするため、プログラム基準は基準センス
回路６１２、カスコードプリアンプ６１４、およびセン
スアンプ６１６を含む。ＶＥＲＩＦＹとＰＲＲＥＦとが
アサートされたときに、基準センス回路６１２は列信号
（ＣＯＬ０〜ＣＯＬ３）をデコードしてイネーブル信号
（ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４）を与え、適正な回
路６１４のカスコードプリアンプと回路６１６のセンス
アンプとを能動化する。回路６１４の能動化されたカス
コードプリアンプは、プログラムされている基準セルの
ビットライン（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）からの電
流を受取るように接続され、能動化された基準セル出力
電圧（ＳＡＲＥＦ０〜ＳＡＲＥＦ３）を印加する。回路
６１４における付加的なカスコードプリアンプは、黄金
基準のビットライン（ＧＯＬＢＬ）からの電流を受取る
ように接続されて、イネーブル信号（ＲＥＦＳＥＮ０〜
ＲＥＦＳＥＮ４）が受取られると黄金基準出力電圧（Ｓ
ＡＲＥＦ４）を与える。回路６１６の能動化されたセン
スアンプは、能動化された基準セル出力電圧（ＳＡＲＥ
Ｆ０〜ＳＡＲＥＦ３）を黄金基準出力電圧（ＳＡＲＥＦ
４）と比較し、能動化された基準セル出力電圧と黄金基
準セル出力電圧とが実質的に等しいかどうかを示す信号
（ＲＤＳＯ０〜ＲＥＳＯ３）を出力する。
【００２８】図６および７の構成要素のための詳細な回
路構成は、後続する図面に示されており、それらは以下
で説明される。
路構成は、後続する図面に示されており、それらは以下
で説明される。
【００２９】［基準アレイ６００］図８は、図６に示し
た基準アレイ６００の基準セルおよび黄金基準のための
回路を示す。基準セルのゲートにはワードライン接続
（ＲＥＦＷＬ０〜ＲＥＦＷＬ５）が提供され、基準セル
のドレインにはビットライン接続（ＲＥＦＢＬ０〜ＲＥ
ＦＢＬ３）が提供される。基準セルは、予め定められた
しきい値にプログラムされてよいフローティングゲート
を有する。
た基準アレイ６００の基準セルおよび黄金基準のための
回路を示す。基準セルのゲートにはワードライン接続
（ＲＥＦＷＬ０〜ＲＥＦＷＬ５）が提供され、基準セル
のドレインにはビットライン接続（ＲＥＦＢＬ０〜ＲＥ
ＦＢＬ３）が提供される。基準セルは、予め定められた
しきい値にプログラムされてよいフローティングゲート
を有する。
【００３０】図６の回路は、８ビット出力を有する３／
２密度設計に必要とされる合計２４個の基準セルを含
む。図２の３／２密度設計の値からわかるように、１つ
のアレイセルに４つの基準セルビットライン出力を与え
るには４つの基準セルが必要である。２つの基準セル
は、アレイセルのしきい値状態を定めるために読出中に
必要な基準状態ＡおよびＢ値を提供する。２つの付加的
な基準セルが、アレイセルの適正なプログラミングをベ
リファイするのに必要な０ ０状態および０ ０．５状
態を提供する。ここで１ １状態はプログラムされてい
ない状態である。４ビットライン出力のそれぞれ異なっ
た６つの組を６つの異なったアレイセルに与えて８ビッ
ト出力を提供するには、４つの基準セルが６組必要であ
る。３／２密度設計で８ビット出力を提供するのに６個
のアレイセルが使用されているのは、各アレイセルが３
つの可能な状態のうち単一密度設計でのように２つでは
なく１つの状態を記憶している場合には、８ビットを表
わすのに必要とされる可能な値を記憶するのに要求され
るセルは６個だけだからである。
２密度設計に必要とされる合計２４個の基準セルを含
む。図２の３／２密度設計の値からわかるように、１つ
のアレイセルに４つの基準セルビットライン出力を与え
るには４つの基準セルが必要である。２つの基準セル
は、アレイセルのしきい値状態を定めるために読出中に
必要な基準状態ＡおよびＢ値を提供する。２つの付加的
な基準セルが、アレイセルの適正なプログラミングをベ
リファイするのに必要な０ ０状態および０ ０．５状
態を提供する。ここで１ １状態はプログラムされてい
ない状態である。４ビットライン出力のそれぞれ異なっ
た６つの組を６つの異なったアレイセルに与えて８ビッ
ト出力を提供するには、４つの基準セルが６組必要であ
る。３／２密度設計で８ビット出力を提供するのに６個
のアレイセルが使用されているのは、各アレイセルが３
つの可能な状態のうち単一密度設計でのように２つでは
なく１つの状態を記憶している場合には、８ビットを表
わすのに必要とされる可能な値を記憶するのに要求され
るセルは６個だけだからである。
【００３１】図８の回路はさらに、ワードライン接続
（ＭＳＴＲＷＬ）とビットライン接続（ＧＯＬＢＬ）と
を備える黄金基準セルを含む。黄金ビットはプログラム
されないままのＵＶ（紫外線）消去されたフローティン
グゲートを有する。図８の基準セルは好ましくはアレイ
セルと同じ集積回路上にコアセルとして含まれ、アレイ
セルはプログラムおよび読出にこの基準セルを用いるの
で、温度およびプロセスが変動しても、基準セルとアレ
イセルとの間での変動は実質的に均一なもののままとな
る。
（ＭＳＴＲＷＬ）とビットライン接続（ＧＯＬＢＬ）と
を備える黄金基準セルを含む。黄金ビットはプログラム
されないままのＵＶ（紫外線）消去されたフローティン
グゲートを有する。図８の基準セルは好ましくはアレイ
セルと同じ集積回路上にコアセルとして含まれ、アレイ
セルはプログラムおよび読出にこの基準セルを用いるの
で、温度およびプロセスが変動しても、基準セルとアレ
イセルとの間での変動は実質的に均一なもののままとな
る。
【００３２】［基準カウント回路６０４］図９および１
０は、図６の基準カウント回路６０４のための回路を示
す。カウンタを提供するため、図９および１０の回路は
複数個のシフトレジスタ８０１〜８０６を含む。カウン
トを同期させるため、ＶＥＲＩＦＹ信号が、シフタ８０
１のＣＬＫ入力と、インバータ８１０を介してシフタ８
０１のＣＬＫＢ入力とに与えられる。ＲＤＳＯ０〜ＲＤ
ＳＯ３信号がＮＯＲゲート８１２およびインバータ８１
４によって受取られてＯＲ処理され、シフタ８０１のＤ
ＡＴＡ入力を提供する。ビットがプログラムされるべく
ベリファイされると、ＲＤＳＯ０〜ＲＤＳＯ３信号の１
つがアサートされ、それによりＶＥＲＩＦＹの立下がり
端縁で、シフタ８０１のＱおよびＱＢが状態を変える。
０は、図６の基準カウント回路６０４のための回路を示
す。カウンタを提供するため、図９および１０の回路は
複数個のシフトレジスタ８０１〜８０６を含む。カウン
トを同期させるため、ＶＥＲＩＦＹ信号が、シフタ８０
１のＣＬＫ入力と、インバータ８１０を介してシフタ８
０１のＣＬＫＢ入力とに与えられる。ＲＤＳＯ０〜ＲＤ
ＳＯ３信号がＮＯＲゲート８１２およびインバータ８１
４によって受取られてＯＲ処理され、シフタ８０１のＤ
ＡＴＡ入力を提供する。ビットがプログラムされるべく
ベリファイされると、ＲＤＳＯ０〜ＲＤＳＯ３信号の１
つがアサートされ、それによりＶＥＲＩＦＹの立下がり
端縁で、シフタ８０１のＱおよびＱＢが状態を変える。
【００３３】シフタ８０１のＱおよびＱＢ出力は、それ
ぞれシフタ８０２のＣＬＫＢおよびＣＬＫ入力に接続さ
れる。さらに、シフタ８０２および８０３のＱおよびＱ
Ｂ出力がシフタ８０３および８０４のそれぞれのＣＬＫ
およびＣＬＫＢ入力に接続され、その一方でシフタ８０
２、８０３、および８０４のＱＢ出力がそれらのＤＡＴ
Ａ入力それぞれにフィードバックされる。シフタ８０
２、８０３、および８０４のＱおよびＱＢ出力は、それ
ぞれＱ０、ＱＢ０、Ｑ１、ＱＢ１、Ｑ２、およびＱＢ２
出力を形成する。Ｑ１およびＱ２出力はシフタ８０５の
ＣＬＫ入力に至るＮＡＮＤゲート８１６に接続され、そ
の一方でＮＡＮＤゲート８１６の出力はインバータ８１
８を介してシフタ８０５のＣＬＫＢ入力に接続される。
シフタ８０５のＱおよびＱＢ出力はシフタ８０６のＣＬ
ＫおよびＣＬＫＢ入力に接続され、シフタ８０５および
８０６のＱＢ出力はそれらのＤＡＴＡ入力それぞれにフ
ィードバックされる。シフタ８０５および８０６のＱお
よびＱＢ出力は、それぞれＱ３、ＱＢ３、Ｑ４、および
ＱＢ４出力を形成する。
ぞれシフタ８０２のＣＬＫＢおよびＣＬＫ入力に接続さ
れる。さらに、シフタ８０２および８０３のＱおよびＱ
Ｂ出力がシフタ８０３および８０４のそれぞれのＣＬＫ
およびＣＬＫＢ入力に接続され、その一方でシフタ８０
２、８０３、および８０４のＱＢ出力がそれらのＤＡＴ
Ａ入力それぞれにフィードバックされる。シフタ８０
２、８０３、および８０４のＱおよびＱＢ出力は、それ
ぞれＱ０、ＱＢ０、Ｑ１、ＱＢ１、Ｑ２、およびＱＢ２
出力を形成する。Ｑ１およびＱ２出力はシフタ８０５の
ＣＬＫ入力に至るＮＡＮＤゲート８１６に接続され、そ
の一方でＮＡＮＤゲート８１６の出力はインバータ８１
８を介してシフタ８０５のＣＬＫＢ入力に接続される。
シフタ８０５のＱおよびＱＢ出力はシフタ８０６のＣＬ
ＫおよびＣＬＫＢ入力に接続され、シフタ８０５および
８０６のＱＢ出力はそれらのＤＡＴＡ入力それぞれにフ
ィードバックされる。シフタ８０５および８０６のＱお
よびＱＢ出力は、それぞれＱ３、ＱＢ３、Ｑ４、および
ＱＢ４出力を形成する。
【００３４】ＲＯＷ０〜ＲＯＷ５およびＣＯＬ０〜ＣＯ
Ｌ３出力信号を与えるためには、論理回路がシフタ８０
２〜８０６のＱ１〜Ｑ４およびＱＢ１〜ＱＢ４出力に接
続されるように設けられる。論理回路８２０は、図示さ
れているようにＱ０〜Ｑ２およびＱＢ０〜ＱＢ２出力の
いくつかの組合せに接続されて行ビット（ＲＯＷ０〜Ｒ
ＯＷ５）を最後まで順序付し、その一方で作用される列
（ＣＯＬ０〜ＣＯＬ３）は論理８２２に接続されたＱ
３、ＱＢ３、Ｑ４、およびＱＢ４の出力の組合せによっ
て制御されるにつれ更新される。
Ｌ３出力信号を与えるためには、論理回路がシフタ８０
２〜８０６のＱ１〜Ｑ４およびＱＢ１〜ＱＢ４出力に接
続されるように設けられる。論理回路８２０は、図示さ
れているようにＱ０〜Ｑ２およびＱＢ０〜ＱＢ２出力の
いくつかの組合せに接続されて行ビット（ＲＯＷ０〜Ｒ
ＯＷ５）を最後まで順序付し、その一方で作用される列
（ＣＯＬ０〜ＣＯＬ３）は論理８２２に接続されたＱ
３、ＱＢ３、Ｑ４、およびＱＢ４の出力の組合せによっ
て制御されるにつれ更新される。
【００３５】プログラム基準モードに入る際、シフトレ
ジスタをリセットするため、シフトレジスタ８０１、８
０５、および８０６には、インバータ８１０を介してＰ
ＲＲＥＦ信号の補信号を受取るべく接続されたリセット
がある。さらに、シフトレジスタ８０２〜８０４はプロ
グラム基準モードに入る際にＮＡＮＤゲート８２４を介
してＰＲＲＥＦ信号の補信号を受取る。ＮＡＮＤゲート
８１６の出力はさらに、作用される列が更新されるとき
にシフトレジスタ８０２〜８０４をリセットするようＮ
ＡＮＤゲート８２４を介して接続される。
ジスタをリセットするため、シフトレジスタ８０１、８
０５、および８０６には、インバータ８１０を介してＰ
ＲＲＥＦ信号の補信号を受取るべく接続されたリセット
がある。さらに、シフトレジスタ８０２〜８０４はプロ
グラム基準モードに入る際にＮＡＮＤゲート８２４を介
してＰＲＲＥＦ信号の補信号を受取る。ＮＡＮＤゲート
８１６の出力はさらに、作用される列が更新されるとき
にシフトレジスタ８０２〜８０４をリセットするようＮ
ＡＮＤゲート８２４を介して接続される。
【００３６】図１１は、図９および１０のシフトレジス
タ８０１〜８０６のための回路を示す。図１１のシフト
レジスタは、２つのラッチ９０２および９０４を含む。
トランジスタ９０６はＤＡＴＡ入力信号をラッチ９０２
の入力に結合する電流経路を有する。トランジスタ９０
６はＣＬＫ入力に接続されるゲートを有する。ラッチ９
０２の入力はさらにトランジスタ９０８を介して接地さ
れ、トランジスタ９０８はＲＥＳＥＴ入力に接続された
ゲートを有する。トランジスタ９１０は、そのゲートに
接続されたＣＬＫＢ入力によって制御され、ラッチ９０
２の出力をラッチ９０４の入力に結合する電流経路を有
する。ラッチ９０４はさらにＲＥＳＥＴ入力によって制
御されるトランジスタ９１２を介してＶＣＣに接続され
る。ラッチ９０４の出力はシフタのＱ出力を提供し、そ
の一方でＱＢ出力がラッチ９０４の出力からインバータ
９１４を介して提供される。
タ８０１〜８０６のための回路を示す。図１１のシフト
レジスタは、２つのラッチ９０２および９０４を含む。
トランジスタ９０６はＤＡＴＡ入力信号をラッチ９０２
の入力に結合する電流経路を有する。トランジスタ９０
６はＣＬＫ入力に接続されるゲートを有する。ラッチ９
０２の入力はさらにトランジスタ９０８を介して接地さ
れ、トランジスタ９０８はＲＥＳＥＴ入力に接続された
ゲートを有する。トランジスタ９１０は、そのゲートに
接続されたＣＬＫＢ入力によって制御され、ラッチ９０
２の出力をラッチ９０４の入力に結合する電流経路を有
する。ラッチ９０４はさらにＲＥＳＥＴ入力によって制
御されるトランジスタ９１２を介してＶＣＣに接続され
る。ラッチ９０４の出力はシフタのＱ出力を提供し、そ
の一方でＱＢ出力がラッチ９０４の出力からインバータ
９１４を介して提供される。
【００３７】［データバッファ基準回路６０６］図１２
は、図６に示したデータバッファ基準回路６０６のため
の回路構成を示す。図１２の回路はプログラム基準モー
ドに入るとＰＲＲＥＦ信号を受取り、プログラムベリフ
ァイ信号回路６０２からのＰＧＭ信号はプログラム信号
が与えられたことを示し、ＣＯＬ０〜ＣＯＬ３信号は図
６に示されるように基準カウント回路６０４から出力さ
れる。ＰＲＲＥＦおよびＰＧＭ信号はＣＯＬ０〜ＣＯＬ
３信号の各々とともにそれぞれのＮＡＮＤゲート１００
１〜１００４の入力に接続されて、ＰＲＲＥＦ、ＰＧ
Ｍ、およびそれぞれのＣＯＬ０〜ＣＯＬ３入力が能動化
されるとバッファ１０１１〜１０１４の１つを能動化す
る。バッファ１０１１〜１０１４は、図６のプログラム
ベリファイ信号回路６０２から高電圧ＶＰＲＯＧ信号を
受取り、ＶＰＲＯＧをそれぞれの基準セルビットライン
（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）にそのバッファそれぞ
れが能動化されたときに与える。ＶＰＲＯＧが与えられ
ていないときには、ＲＥＦＢＬ０〜ＲＥＦＢＬ３出力は
ハイインピーダンスを与える。
は、図６に示したデータバッファ基準回路６０６のため
の回路構成を示す。図１２の回路はプログラム基準モー
ドに入るとＰＲＲＥＦ信号を受取り、プログラムベリフ
ァイ信号回路６０２からのＰＧＭ信号はプログラム信号
が与えられたことを示し、ＣＯＬ０〜ＣＯＬ３信号は図
６に示されるように基準カウント回路６０４から出力さ
れる。ＰＲＲＥＦおよびＰＧＭ信号はＣＯＬ０〜ＣＯＬ
３信号の各々とともにそれぞれのＮＡＮＤゲート１００
１〜１００４の入力に接続されて、ＰＲＲＥＦ、ＰＧ
Ｍ、およびそれぞれのＣＯＬ０〜ＣＯＬ３入力が能動化
されるとバッファ１０１１〜１０１４の１つを能動化す
る。バッファ１０１１〜１０１４は、図６のプログラム
ベリファイ信号回路６０２から高電圧ＶＰＲＯＧ信号を
受取り、ＶＰＲＯＧをそれぞれの基準セルビットライン
（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）にそのバッファそれぞ
れが能動化されたときに与える。ＶＰＲＯＧが与えられ
ていないときには、ＲＥＦＢＬ０〜ＲＥＦＢＬ３出力は
ハイインピーダンスを与える。
【００３８】バッファ１０１１〜１０１４は同一の回路
構成を有しているので、バッファ１０１１の回路だけを
説明する。バッファ１０１１はＮＡＮＤゲート１００１
の出力からの選択入力信号をｐチャネルトランジスタ１
０２２のゲートで受取り、このｐチャネルトランジスタ
１０２２はＶＰＲＯＧをＲＥＦＢＬ０に結合する電流経
路を有する。したがって、バッファが選択されていない
とき、トランジスタ１０２２はラインＲＥＦＢＬ０にハ
イインピーダンス出力を与える。ｎチャネルトランジス
タ１０２４がトランジスタ１０２２のゲートとＮＡＮＤ
ゲート１００１の出力との間で接続され、このｎチャネ
ルトランジスタ１０２４のゲートはＶＰＲＯＧに接続さ
れて、ＶＰＲＯＧがＶＣＣより下まで降下することがあ
れば保護を提供する。ＶＰＲＯＧはＶＣＣよりも著しく
高い値を有しているので、ＶＰＲＯＧのフィードバック
を阻止するため、ｎチャネルトランジスタ１０２６がト
ランジスタ１０２２のゲートとＮＡＮＤゲート１００１
の出力との間に接続され、このｎチャネルトランジスタ
１０２６のゲートはＶＣＣに接続される。別のｐチャネ
ルトランジスタ１０２８がＶＰＲＯＧをトランジスタ１
０２２の入力に結合し、バッファ１０１１が非選択のと
きトランジスタ１０２２が確実にオフに留まるようにす
る。トランジスタ１０２８は、インバータ１０３０によ
って制御されるゲートを有しており、インバータ１０３
０はトランジスタ１０２２の入力とＶＰＲＯＧによって
供給される電力とに接続された入力を有する。図１２、
およびそれ以降の図面では、トランジスタ１０２２での
ようにトランジスタのドレインからソースにかけて引か
れた斜めの線はｐチャネルトランジスタを表わし、線が
なければｎチャネルトランジスタを表わす。
構成を有しているので、バッファ１０１１の回路だけを
説明する。バッファ１０１１はＮＡＮＤゲート１００１
の出力からの選択入力信号をｐチャネルトランジスタ１
０２２のゲートで受取り、このｐチャネルトランジスタ
１０２２はＶＰＲＯＧをＲＥＦＢＬ０に結合する電流経
路を有する。したがって、バッファが選択されていない
とき、トランジスタ１０２２はラインＲＥＦＢＬ０にハ
イインピーダンス出力を与える。ｎチャネルトランジス
タ１０２４がトランジスタ１０２２のゲートとＮＡＮＤ
ゲート１００１の出力との間で接続され、このｎチャネ
ルトランジスタ１０２４のゲートはＶＰＲＯＧに接続さ
れて、ＶＰＲＯＧがＶＣＣより下まで降下することがあ
れば保護を提供する。ＶＰＲＯＧはＶＣＣよりも著しく
高い値を有しているので、ＶＰＲＯＧのフィードバック
を阻止するため、ｎチャネルトランジスタ１０２６がト
ランジスタ１０２２のゲートとＮＡＮＤゲート１００１
の出力との間に接続され、このｎチャネルトランジスタ
１０２６のゲートはＶＣＣに接続される。別のｐチャネ
ルトランジスタ１０２８がＶＰＲＯＧをトランジスタ１
０２２の入力に結合し、バッファ１０１１が非選択のと
きトランジスタ１０２２が確実にオフに留まるようにす
る。トランジスタ１０２８は、インバータ１０３０によ
って制御されるゲートを有しており、インバータ１０３
０はトランジスタ１０２２の入力とＶＰＲＯＧによって
供給される電力とに接続された入力を有する。図１２、
およびそれ以降の図面では、トランジスタ１０２２での
ようにトランジスタのドレインからソースにかけて引か
れた斜めの線はｐチャネルトランジスタを表わし、線が
なければｎチャネルトランジスタを表わす。
【００３９】［センスバイアス回路６０８］図１３は図
６に示したセンスバイアス回路６０８のための回路を示
す。図１３の回路は、プログラム基準モードに入り、Ｒ
ＯＷ０〜ＲＯＷ５信号が図６に示した基準カウント回路
６０４から出力されると、ＰＲＲＥＦ信号を受取る。Ｐ
ＲＲＥＦ信号はＲＯＷ０〜ＲＯＷ５信号の各々とともに
それぞれのＮＡＮＤゲート１１０１〜１１０６の入力に
接続されて、ＰＲＲＥＦ信号とそれぞれのＲＯＷ０〜Ｒ
ＯＷ５入力とが能動化されると、バッファ１１１１〜１
１１６の１つを能動化する。バッファ１１１１〜１１１
６は、図６のプログラムベリファイ信号回路６０２から
ＶＰＸを介してプログラム電圧とベリファイ電圧とを交
互に受取り、そのそれぞれのバッファが能動化されたと
きにＶＰＸをそれぞれの基準セルワードライン（ＲＥＦ
ＷＬ０〜ＲＥＦＷＬ５）に結合する。選択されないワー
ドラインは、典型的には接地される。
６に示したセンスバイアス回路６０８のための回路を示
す。図１３の回路は、プログラム基準モードに入り、Ｒ
ＯＷ０〜ＲＯＷ５信号が図６に示した基準カウント回路
６０４から出力されると、ＰＲＲＥＦ信号を受取る。Ｐ
ＲＲＥＦ信号はＲＯＷ０〜ＲＯＷ５信号の各々とともに
それぞれのＮＡＮＤゲート１１０１〜１１０６の入力に
接続されて、ＰＲＲＥＦ信号とそれぞれのＲＯＷ０〜Ｒ
ＯＷ５入力とが能動化されると、バッファ１１１１〜１
１１６の１つを能動化する。バッファ１１１１〜１１１
６は、図６のプログラムベリファイ信号回路６０２から
ＶＰＸを介してプログラム電圧とベリファイ電圧とを交
互に受取り、そのそれぞれのバッファが能動化されたと
きにＶＰＸをそれぞれの基準セルワードライン（ＲＥＦ
ＷＬ０〜ＲＥＦＷＬ５）に結合する。選択されないワー
ドラインは、典型的には接地される。
【００４０】図１３の回路はさらに読出またはベリファ
イモードに入るとＲＥＡＤ信号を受取って、アレイセル
の状態を判断する。ＰＧＭ信号もインバータ１１０８を
介して受取られ、これはアレイセルをプログラムするま
たは消去するためにＶＰＸ信号が与えられてはいないと
いうことを示す。ＰＲＲＥＦ信号がさらにインバータ１
１０９を介して受取られ、これは基準セルのベリファイ
が行なわれていないということを示す。ＲＥＡＤ信号と
インバータ１１０８および１１０９の出力とはＮＡＮＤ
ゲート１１１０の入力に与えられる。アレイセルの読出
中、バッファ１１１１〜１１１６はＶＰＸを介して読出
電圧またはベリファイ電圧を受取り、ＶＰＸ信号をすべ
ての基準セルワードライン（ＲＥＦＷＬ０〜ＲＥＦＷＬ
５）に与える。
イモードに入るとＲＥＡＤ信号を受取って、アレイセル
の状態を判断する。ＰＧＭ信号もインバータ１１０８を
介して受取られ、これはアレイセルをプログラムするま
たは消去するためにＶＰＸ信号が与えられてはいないと
いうことを示す。ＰＲＲＥＦ信号がさらにインバータ１
１０９を介して受取られ、これは基準セルのベリファイ
が行なわれていないということを示す。ＲＥＡＤ信号と
インバータ１１０８および１１０９の出力とはＮＡＮＤ
ゲート１１１０の入力に与えられる。アレイセルの読出
中、バッファ１１１１〜１１１６はＶＰＸを介して読出
電圧またはベリファイ電圧を受取り、ＶＰＸ信号をすべ
ての基準セルワードライン（ＲＥＦＷＬ０〜ＲＥＦＷＬ
５）に与える。
【００４１】バッファ１１１１〜１１１６は同一の回路
構成を有しているので、バッファ１１１１の回路のみを
説明する。バッファ１１１１はＮＡＮＤゲート１１１８
の入力でＮＡＮＤゲート１１０１および１１１０の出力
からの選択入力信号を受取る。ＮＡＮＤゲート１１１８
の出力はインバータ１１２０を介してトランジスタ１１
２２および１１２４によって形成されるインバータの入
力に与えられる。インバータ１１２２・１１２４の出力
はＲＥＦＷＬ０信号を与える。プルアップトランジスタ
１１２２は出力インバータ１１２０がローであるとき
に、ＲＥＦＷＬ０出力にＶＰＸ信号を結合する。プルダ
ウントランジスタ１１２４はインバータ１１２０の出力
がハイであるときにＲＥＦＷＬ０出力を接地する。トラ
ンジスタ１１２６は、ＶＰＸとインバータ１１２２・１
１２４の入力との間に接続された電流経路を有してお
り、かつＲＥＦＷＬ０出力に接続されたゲートを有して
いて、それによりバッファ１１１１が非選択のときトラ
ンジスタ１１２２は確実にオフとなる。ＶＰＸはプログ
ラム中、ＶＣＣよりも著しく高い値を有しているので、
フィードバックを阻止するため、インバータ１１２２・
１１２４の入力とインバータ１１２０の出力との間にｎ
チャネルトランジスタ１１２８が接続され、そのゲート
がＶＣＣに接続される。
構成を有しているので、バッファ１１１１の回路のみを
説明する。バッファ１１１１はＮＡＮＤゲート１１１８
の入力でＮＡＮＤゲート１１０１および１１１０の出力
からの選択入力信号を受取る。ＮＡＮＤゲート１１１８
の出力はインバータ１１２０を介してトランジスタ１１
２２および１１２４によって形成されるインバータの入
力に与えられる。インバータ１１２２・１１２４の出力
はＲＥＦＷＬ０信号を与える。プルアップトランジスタ
１１２２は出力インバータ１１２０がローであるとき
に、ＲＥＦＷＬ０出力にＶＰＸ信号を結合する。プルダ
ウントランジスタ１１２４はインバータ１１２０の出力
がハイであるときにＲＥＦＷＬ０出力を接地する。トラ
ンジスタ１１２６は、ＶＰＸとインバータ１１２２・１
１２４の入力との間に接続された電流経路を有してお
り、かつＲＥＦＷＬ０出力に接続されたゲートを有して
いて、それによりバッファ１１１１が非選択のときトラ
ンジスタ１１２２は確実にオフとなる。ＶＰＸはプログ
ラム中、ＶＣＣよりも著しく高い値を有しているので、
フィードバックを阻止するため、インバータ１１２２・
１１２４の入力とインバータ１１２０の出力との間にｎ
チャネルトランジスタ１１２８が接続され、そのゲート
がＶＣＣに接続される。
【００４２】［基準バイアス回路６１０］図１４は、図
６に示した基準バイアス回路６１０のための回路を示
す。図１４の回路は図６に示した基準カウント回路６０
４から出力されるＣＯＬ０〜ＣＯＬ３信号を受取る。Ｃ
ＯＬ０〜ＣＯＬ３信号はインバータ１２１１〜１２１４
を介してｐチャネルトランジスタ１２０１〜１２０４の
ゲートに接続され、抵抗器の比をＣＯＬ０〜ＣＯＬ３信
号によって選択された黄金基準ＭＳＴＲＷＬのゲートに
結合する。抵抗器の比は、トランジスタ１２０１〜１２
０４の電流経路をそれぞれ抵抗器１２２１〜１２２５の
連続するそれぞれのものとＭＳＴＲＷＬとの間で結合す
ることによって形成される。
６に示した基準バイアス回路６１０のための回路を示
す。図１４の回路は図６に示した基準カウント回路６０
４から出力されるＣＯＬ０〜ＣＯＬ３信号を受取る。Ｃ
ＯＬ０〜ＣＯＬ３信号はインバータ１２１１〜１２１４
を介してｐチャネルトランジスタ１２０１〜１２０４の
ゲートに接続され、抵抗器の比をＣＯＬ０〜ＣＯＬ３信
号によって選択された黄金基準ＭＳＴＲＷＬのゲートに
結合する。抵抗器の比は、トランジスタ１２０１〜１２
０４の電流経路をそれぞれ抵抗器１２２１〜１２２５の
連続するそれぞれのものとＭＳＴＲＷＬとの間で結合す
ることによって形成される。
【００４３】前述のように、図１４の回路は基準セルが
バイアスゲート方法を用いて適正にプログラムされたも
のとしてベリファイされることを可能にする。バイアス
ゲート方法は、抵抗器の比を黄金基準のゲートに結合
し、黄金基準出力をプログラムされている基準セルの出
力と比較して、基準セルのフローティングゲートが適正
なしきい値のレベルまで充電されているかどうかを判断
する。この方法は、黄金ビットがＭＯＳトランジスタの
飽和領域の式ＩD ＝Ｋ（ＶGS−Ｖt ）2 に従って飽和さ
せられるため、ゲート電圧ＶGSを抵抗器の比を用いて固
定された量だけ低減することにより、所望のしきい値Ｖ
t にプログラムされた基準セルと同じだけの電流がもた
らされるということを利用するものである。
バイアスゲート方法を用いて適正にプログラムされたも
のとしてベリファイされることを可能にする。バイアス
ゲート方法は、抵抗器の比を黄金基準のゲートに結合
し、黄金基準出力をプログラムされている基準セルの出
力と比較して、基準セルのフローティングゲートが適正
なしきい値のレベルまで充電されているかどうかを判断
する。この方法は、黄金ビットがＭＯＳトランジスタの
飽和領域の式ＩD ＝Ｋ（ＶGS−Ｖt ）2 に従って飽和さ
せられるため、ゲート電圧ＶGSを抵抗器の比を用いて固
定された量だけ低減することにより、所望のしきい値Ｖ
t にプログラムされた基準セルと同じだけの電流がもた
らされるということを利用するものである。
【００４４】たとえばバイアスゲートの方法を用いる場
合、しきい値間の０．５５Ｖの差が４．０Ｖから１．８
Ｖのプログラム可能なしきい値電圧の最大範囲の間に留
まることが要求されるならば、図２に示すように４つの
基準しきい値が３／２密度アレイで３．４５Ｖ、２．９
０Ｖ、２．３５Ｖ、および１．８０Ｖにプログラムされ
るだろう。第１の基準を３．４５Ｖのレベルにプログラ
ムするためには、抵抗器の比が黄金基準のゲートをＶＣ
Ｃ−０．５５Ｖにバイアスするよう選択される。続いて
異なった抵抗器の比が黄金基準のゲートをバイアスする
ために選択され、残りの基準セルがプログラムされる。
前述のように、バイアスゲート方法ではＶＣＣが変動す
るにつれ、プログラムされるしきい値は互いに関して変
動するので、ＶＣＣを厳密な許容誤差の範囲内に維持す
るために製造者によってプログラミングは好ましくはテ
スト時間中に行なわれるということに注意されたい。同
様に、しきい値が互いに関して一定に維持されることを
確実にするために、製造者は好ましくは温度を厳密な許
容誤差の範囲内に制御する。
合、しきい値間の０．５５Ｖの差が４．０Ｖから１．８
Ｖのプログラム可能なしきい値電圧の最大範囲の間に留
まることが要求されるならば、図２に示すように４つの
基準しきい値が３／２密度アレイで３．４５Ｖ、２．９
０Ｖ、２．３５Ｖ、および１．８０Ｖにプログラムされ
るだろう。第１の基準を３．４５Ｖのレベルにプログラ
ムするためには、抵抗器の比が黄金基準のゲートをＶＣ
Ｃ−０．５５Ｖにバイアスするよう選択される。続いて
異なった抵抗器の比が黄金基準のゲートをバイアスする
ために選択され、残りの基準セルがプログラムされる。
前述のように、バイアスゲート方法ではＶＣＣが変動す
るにつれ、プログラムされるしきい値は互いに関して変
動するので、ＶＣＣを厳密な許容誤差の範囲内に維持す
るために製造者によってプログラミングは好ましくはテ
スト時間中に行なわれるということに注意されたい。同
様に、しきい値が互いに関して一定に維持されることを
確実にするために、製造者は好ましくは温度を厳密な許
容誤差の範囲内に制御する。
【００４５】［基準センス回路６１２］図１５は、図６
に示した基準センス回路６１２のための回路構成を示
す。図１５の回路は、回路６１４のカスコードプリアン
プと回路６１６のセンスアンプとを能動化するためのイ
ネーブル信号（ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４）を与
えて、現在選択されている基準が適正にプログラムされ
ているかどうかをベリファイする。ＲＥＦＳＥＮ０〜Ｒ
ＥＦＳＥＮ４信号は、ＶＥＲＩＦＹがアサートされＰＲ
ＲＥＦ信号が受取られると与えられる。電力を保存する
ため、基準カウント回路６０４からの列信号（ＣＯＬ０
〜ＣＯＬ３）を用いて必要なＲＥＦＳＥＮ０〜ＲＥＦＳ
ＥＮ４出力だけが選択され、選択された基準セルが適正
にプログラムされているかをベリファイするのに必要な
カスコードプリアンプとセンスアンプとを能動化する。
に示した基準センス回路６１２のための回路構成を示
す。図１５の回路は、回路６１４のカスコードプリアン
プと回路６１６のセンスアンプとを能動化するためのイ
ネーブル信号（ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４）を与
えて、現在選択されている基準が適正にプログラムされ
ているかどうかをベリファイする。ＲＥＦＳＥＮ０〜Ｒ
ＥＦＳＥＮ４信号は、ＶＥＲＩＦＹがアサートされＰＲ
ＲＥＦ信号が受取られると与えられる。電力を保存する
ため、基準カウント回路６０４からの列信号（ＣＯＬ０
〜ＣＯＬ３）を用いて必要なＲＥＦＳＥＮ０〜ＲＥＦＳ
ＥＮ４出力だけが選択され、選択された基準セルが適正
にプログラムされているかをベリファイするのに必要な
カスコードプリアンプとセンスアンプとを能動化する。
【００４６】図１５の回路はＮＡＮＤゲート１３０２の
入力でＶＥＲＩＦＹおよびＰＲＲＥＦ信号を受取る。Ｎ
ＡＮＤゲート１３０２の出力は、インバータ１３２１〜
１３２４を介して与えられるＣＯＬ０〜ＣＯＬ３のそれ
ぞれとともにＮＯＲゲート１３１１〜１３１４の入力に
接続される。ＮＯＲゲート１３１１〜１３１４の出力は
ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ３出力信号を与える。Ｎ
ＯＲゲート１３１１〜１３１４の出力はさらにＮＯＲゲ
ート１３２６およびインバータ１３２８によってＯＲ処
理されてＲＥＦＳＥＮ４信号を与え、このＲＥＦＳＥＮ
４信号はカスコードプリアンプを能動化するために与え
られるものであって、カスコードプリアンプはＲＥＦＳ
ＥＮ０〜ＲＥＦＳＥＮ３信号の１つが能動化されたとき
に黄金基準に接続される。
入力でＶＥＲＩＦＹおよびＰＲＲＥＦ信号を受取る。Ｎ
ＡＮＤゲート１３０２の出力は、インバータ１３２１〜
１３２４を介して与えられるＣＯＬ０〜ＣＯＬ３のそれ
ぞれとともにＮＯＲゲート１３１１〜１３１４の入力に
接続される。ＮＯＲゲート１３１１〜１３１４の出力は
ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ３出力信号を与える。Ｎ
ＯＲゲート１３１１〜１３１４の出力はさらにＮＯＲゲ
ート１３２６およびインバータ１３２８によってＯＲ処
理されてＲＥＦＳＥＮ４信号を与え、このＲＥＦＳＥＮ
４信号はカスコードプリアンプを能動化するために与え
られるものであって、カスコードプリアンプはＲＥＦＳ
ＥＮ０〜ＲＥＦＳＥＮ３信号の１つが能動化されたとき
に黄金基準に接続される。
【００４７】［カスコードプリアンプ６１４］図１６
は、図７に示したカスコードプリアンプ６１４で用いら
れるカスコードプリアンプの１つのための回路を示す。
図７のカスコードプリアンプ６１４は、図１６に示すよ
うなカスコードプリアンプを５つ含む。４つのカスコー
ドプリアンプはビットライン出力ＲＥＦＢＬ０〜ＲＥＦ
ＢＬ３の各々を受取るために設けられており、付加的な
カスコードプリアンプがＧＯＬＢＬ出力を受取る。カス
コードプリアンプは受取られたビットラインからの電流
をベリファイのプロセスの間に出力電圧ＳＡＲＥＦ１〜
ＳＡＲＥＦ４に変換する。各カスコードプリアンプは基
準センス回路６１２から前述のベリファイプロセスを能
動化するためのイネーブル信号ＲＥＦＳＥＮ０〜ＲＥＦ
ＳＥＮ４のそれぞれを受取る。
は、図７に示したカスコードプリアンプ６１４で用いら
れるカスコードプリアンプの１つのための回路を示す。
図７のカスコードプリアンプ６１４は、図１６に示すよ
うなカスコードプリアンプを５つ含む。４つのカスコー
ドプリアンプはビットライン出力ＲＥＦＢＬ０〜ＲＥＦ
ＢＬ３の各々を受取るために設けられており、付加的な
カスコードプリアンプがＧＯＬＢＬ出力を受取る。カス
コードプリアンプは受取られたビットラインからの電流
をベリファイのプロセスの間に出力電圧ＳＡＲＥＦ１〜
ＳＡＲＥＦ４に変換する。各カスコードプリアンプは基
準センス回路６１２から前述のベリファイプロセスを能
動化するためのイネーブル信号ＲＥＦＳＥＮ０〜ＲＥＦ
ＳＥＮ４のそれぞれを受取る。
【００４８】図示されるように図１６の回路は、特定の
ビットライン信号（ＲＥＦＢＬ０〜ＲＥＦＢＬ３または
ＧＯＬＢＬ）を表わすＲＥＦＢＬｉ信号、およびＲＥＦ
ＳＥＮ０〜ＲＥＦＳＥＮ４のイネーブル信号を表わすＲ
ＥＦＳＥＮｉ信号を受取る。出力ＳＡＲＥＦｉは、特定
のＳＡＲＥＦ０〜ＳＡＲＥＦ４信号出力を表わす。ドレ
インがＳＡＲＥＦｉ出力に接続されたカスコードトラン
ジスタ１４０２によって図１６の回路にはカスコード増
幅器が実現される。
ビットライン信号（ＲＥＦＢＬ０〜ＲＥＦＢＬ３または
ＧＯＬＢＬ）を表わすＲＥＦＢＬｉ信号、およびＲＥＦ
ＳＥＮ０〜ＲＥＦＳＥＮ４のイネーブル信号を表わすＲ
ＥＦＳＥＮｉ信号を受取る。出力ＳＡＲＥＦｉは、特定
のＳＡＲＥＦ０〜ＳＡＲＥＦ４信号出力を表わす。ドレ
インがＳＡＲＥＦｉ出力に接続されたカスコードトラン
ジスタ１４０２によって図１６の回路にはカスコード増
幅器が実現される。
【００４９】プリアンプは、インバータ１４０８を介し
てイネーブルトランジスタ１４０４のゲートに与えられ
るＲＥＦＳＥＮｉの補信号によって能動化される。イネ
ーブルトランジスタ１４０４はＶCCとＳＡＲＥＦｉ出力
との間でｎチャネルレベルシフトトランジスタ１４１８
およびｐチャネルロードトランジスタ１４０６に直列に
接続される。カスコード１４０２のためのバイアスを提
供するために、ＲＥＦＳＥＮｉの補数はさらにインバー
タ１４０８を介してスイッチングトランジスタ１４１０
のゲートに与えられる。トランジスタ１４１０は、ＶＣ
Ｃとカスコード１４０２のゲートとの間でフィードバッ
クロードトランジスタ１４２０へ直列に接続される。プ
リアンプを不能化するために、ｎチャネルスイッチング
トランジスタ１４１２がゲートをインバータ１４０８の
出力に接続されて設けられ、ＲＥＦＳＥＮｉの補数が提
供されていないときにカスコード１４０２のゲートを接
地する。
てイネーブルトランジスタ１４０４のゲートに与えられ
るＲＥＦＳＥＮｉの補信号によって能動化される。イネ
ーブルトランジスタ１４０４はＶCCとＳＡＲＥＦｉ出力
との間でｎチャネルレベルシフトトランジスタ１４１８
およびｐチャネルロードトランジスタ１４０６に直列に
接続される。カスコード１４０２のためのバイアスを提
供するために、ＲＥＦＳＥＮｉの補数はさらにインバー
タ１４０８を介してスイッチングトランジスタ１４１０
のゲートに与えられる。トランジスタ１４１０は、ＶＣ
Ｃとカスコード１４０２のゲートとの間でフィードバッ
クロードトランジスタ１４２０へ直列に接続される。プ
リアンプを不能化するために、ｎチャネルスイッチング
トランジスタ１４１２がゲートをインバータ１４０８の
出力に接続されて設けられ、ＲＥＦＳＥＮｉの補数が提
供されていないときにカスコード１４０２のゲートを接
地する。
【００５０】ＲＥＦＢＬｉ信号はトランジスタ１４１４
を介してカスコード１４０２のソースに与えられ、ＳＡ
ＲＥＦｉ出力で増幅される。トランジスタ１４１４のゲ
ートは、プリアンプが能動化されたときにＲＥＦＳＥＮ
ｉによって能動化される。カスコード１４０２のための
さらなるバイアスは、トランジスタ１４１６によるカス
コード１４０２のソースからのフィードバックによって
もたらされる。トランジスタ１４１６はトランジスタ１
４０２のソースに接続されたゲートと、トランジスタ１
４０２のゲートに接続されたドレインと、接地されたソ
ースとを有する。
を介してカスコード１４０２のソースに与えられ、ＳＡ
ＲＥＦｉ出力で増幅される。トランジスタ１４１４のゲ
ートは、プリアンプが能動化されたときにＲＥＦＳＥＮ
ｉによって能動化される。カスコード１４０２のための
さらなるバイアスは、トランジスタ１４１６によるカス
コード１４０２のソースからのフィードバックによって
もたらされる。トランジスタ１４１６はトランジスタ１
４０２のソースに接続されたゲートと、トランジスタ１
４０２のゲートに接続されたドレインと、接地されたソ
ースとを有する。
【００５１】［センスアンプ６１６］図１７は図７に示
したセンスアンプ６１６で用いられるセンスアンプの１
つのための回路を示す。図７のセンスアンプ６１６は、
図１７に示すようなセンスアンプを４つ含む。４つのセ
ンスアンプは能動化された基準セル出力電圧（ＳＡＲＥ
Ｆ０〜ＳＡＲＥＦ３）を黄金基準出力電圧（ＳＡＲＥＦ
４）に比較するために設けられる。センスアンプ出力信
号（ＲＤＳＯ０〜ＲＤＳＯ３）は、プログラムされてい
るセルが完全にプログラムされているかどうかを示す。
したセンスアンプ６１６で用いられるセンスアンプの１
つのための回路を示す。図７のセンスアンプ６１６は、
図１７に示すようなセンスアンプを４つ含む。４つのセ
ンスアンプは能動化された基準セル出力電圧（ＳＡＲＥ
Ｆ０〜ＳＡＲＥＦ３）を黄金基準出力電圧（ＳＡＲＥＦ
４）に比較するために設けられる。センスアンプ出力信
号（ＲＤＳＯ０〜ＲＤＳＯ３）は、プログラムされてい
るセルが完全にプログラムされているかどうかを示す。
【００５２】図示されるように、図１７の回路は選択さ
れた基準セルからの特定のカスコードプリアンプ出力
（ＳＡＲＥＦ０〜ＳＡＲＥＦ３）を表わすＳＡＲＥＦｉ
信号と、黄金基準に接続されたカスコードプリアンプか
らのＳＡＲＥＦ４信号とを受取る。図１７の回路はさら
に、ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ３イネーブル信号を
表わすＲＥＦＳＥＮｉ信号を受取り、特定のＲＤＳＯ１
〜ＲＤＳＯ３出力を表わすＲＤＳＯｉ信号を出力する。
れた基準セルからの特定のカスコードプリアンプ出力
（ＳＡＲＥＦ０〜ＳＡＲＥＦ３）を表わすＳＡＲＥＦｉ
信号と、黄金基準に接続されたカスコードプリアンプか
らのＳＡＲＥＦ４信号とを受取る。図１７の回路はさら
に、ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ３イネーブル信号を
表わすＲＥＦＳＥＮｉ信号を受取り、特定のＲＤＳＯ１
〜ＲＤＳＯ３出力を表わすＲＤＳＯｉ信号を出力する。
【００５３】図１７のセンスアンプは、差動増幅器１５
００であって、ＲＥＦＳＥＮｉ信号によって能動化され
る。センスアンプはＳＡＲＥＦｉ信号とＳＡＲＥＦ４信
号とを比較し、ＳＡＲＥＦｉの値がＳＡＲＥＦ４を上回
ったときにＲＤＳＯｉ信号を出力する。
００であって、ＲＥＦＳＥＮｉ信号によって能動化され
る。センスアンプはＳＡＲＥＦｉ信号とＳＡＲＥＦ４信
号とを比較し、ＳＡＲＥＦｉの値がＳＡＲＥＦ４を上回
ったときにＲＤＳＯｉ信号を出力する。
【００５４】以上でこの発明を特定的に説明してきた
が、これはこの発明をどのように作り上げ利用するかを
当業者に教示するためにすぎない。多くの変形がこの発
明の範囲内に包含され、この範囲は前掲の特許請求の範
囲によって規定されるものである。
が、これはこの発明をどのように作り上げ利用するかを
当業者に教示するためにすぎない。多くの変形がこの発
明の範囲内に包含され、この範囲は前掲の特許請求の範
囲によって規定されるものである。
【図１】センス比の方法を用いてメモリアレイのための
基準を提供するための回路の図である。
基準を提供するための回路の図である。
【図２】単一密度、３／２密度、および２倍密度のメモ
リのために必要とされる基準レベルを示す図である。
リのために必要とされる基準レベルを示す図である。
【図３】バイアスゲート方法を用いてメモリのための基
準を提供するための回路の図である。
準を提供するための回路の図である。
【図４】アレイセルを、そのアレイセルを読出すのに用
いられるこの発明のプログラム可能基準セルとともに示
す図である。
いられるこの発明のプログラム可能基準セルとともに示
す図である。
【図５】アレイセルをプログラムするのに用いられる回
路を、そのアレイセルのプログラムおよび読出中に用い
られる基準セルとともに示したブロック図である。
路を、そのアレイセルのプログラムおよび読出中に用い
られる基準セルとともに示したブロック図である。
【図６】３／２密度のメモリアレイのために設計された
この発明のプログラムされた基準の一実施例を示す図で
ある。
この発明のプログラムされた基準の一実施例を示す図で
ある。
【図７】３／２密度のメモリアレイのための設計された
この発明のプログラムされた基準の一実施例を示す図で
ある。
この発明のプログラムされた基準の一実施例を示す図で
ある。
【図８】図６に示した基準アレイの基準セルおよび黄金
基準のための回路図である。
基準のための回路図である。
【図９】図６に示した基準カウント回路の回路図であ
る。
る。
【図１０】図６に示した基準カウント回路の回路図であ
る。
る。
【図１１】図９および１０で用いられるシフトレジスタ
のための回路図である。
のための回路図である。
【図１２】図６に示したデータバッファ基準回路の回路
図である。
図である。
【図１３】図６に示したセンスバイアス回路のための回
路図である。
路図である。
【図１４】図６に示した基準バイアス回路のための回路
図である。
図である。
【図１５】図６に示した基準センス回路のための回路図
である。
である。
【図１６】図７に示した回路で用いられるカスコードプ
リアンプの１つのための回路図である。
リアンプの１つのための回路図である。
【図１７】図７に示した回路で用いられるセンスアンプ
の１つのための回路図である。
の１つのための回路図である。
４００ アレイセル ４０２−１ プログラム可能基準セル ４０２−２ プログラム可能基準セル ４０２−（ｎ−１） プログラム可能基準セル ４０４ ワード選択回路 ４０６ 比較回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェイン・シィ・ホールマー アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ラーセン・プレイ ス、1870 (72)発明者 リー・イー・クリーブランド アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ラーセン・プレイ ス、1870 (54)【発明の名称】 メモリアレイ内のメモリセルによって記憶される複数個の可能な状態における１つの状態を定め るための基準、メモリ、アレイセルのしきい値電圧を読出すのに用いられる複数個の基準セルを プログラムするための装置、ｎ個の基準セルをプログラムする方法、およびアレイセルを読出す 方法
Claims (25)
- 【請求項１】 予め定められたレベルにプログラムされ
る、電荷を蓄積するフローティングゲートを有するプロ
グラム可能基準セルを含む、 メモリアレイ内のメモリセルによって記憶される複数個
の可能な状態における１つの状態を定めるための基準。 - 【請求項２】 基準セルとアレイセルとは実質的に同じ
ようにバイアスされる、請求項１に記載の基準。 - 【請求項３】 アレイセルのゲートに与えられて、アレ
イセルによって記憶される状態を定めるための選択電圧
は、基準セルのゲートにも与えられる、請求項１に記載
の基準。 - 【請求項４】 選択電圧が変動する場合、複数個の可能
なアレイセルの状態間の動作マージンは実質的に変動し
ない、請求項３に記載の基準。 - 【請求項５】 基準セルとアレイセルとは、単一の集積
回路上にコアセルとして含まれており、これにより基準
セルとアレイセルとは実質的に同じ熱膨張率を有する、
請求項１に記載の基準。 - 【請求項６】 ゲート、出力、およびｎ個のアレイしき
い値の１つに設定されたアレイしきい値を有するアレイ
セルと、 ｎ−１個のプログラム可能基準セルとを含み、各基準セ
ルはゲート、出力、および電荷を蓄積して基準しきい値
がプログラムできるようにするフローティングゲートを
有し、各基準セルはそれぞれ基準しきい値がｎ個のアレ
イしきい値のうちの連続する２つの異なったものの間に
プログラムされており、さらに選択電圧をアレイセルの
ゲートおよび基準セルのゲートに供給するためのセレク
タと、 アレイセル出力および基準セル出力を受取るよう結合さ
れた比較手段とを含み、この比較手段はｎ個のアレイし
きい値のうちどれがアレイセルによって保持されるかを
示す信号を与える、メモリ。 - 【請求項７】 プログラム可能基準セルおよびアレイセ
ルは、実質的に同じようにバイアスされる、請求項６に
記載のメモリ。 - 【請求項８】 アレイセルのゲートに与えられる選択電
圧は、プログラム可能基準セルのゲートに与えられる選
択電圧と実質的に同じ値を有する、請求項６に記載のメ
モリ。 - 【請求項９】 プログラム可能基準セルとアレイセルと
は、単一の集積回路上にコアセルとして含まれており、
これによりプログラム可能基準セルとアレイセルとは実
質的に同じ熱膨張率を有する、請求項６に記載のメモ
リ。 - 【請求項１０】 選択電圧の値が変動する場合、アレイ
セル出力と基準セル出力との間の動作マージンは一定の
ままである、請求項６に記載のメモリ。 - 【請求項１１】 ゲート、および電荷を蓄積してアレイ
しきい値がプログラムできるようにするフローティング
ゲートを有するアレイセルと、 ｎ個のプログラム基準セルとを含み、各プログラム基準
セルはゲート、および電荷を蓄積して基準しきい値がプ
ログラムできるようにするフローティングゲートを有
し、さらにｎ−１個の読出基準セルを含み、各読出基準
セルは、ゲート、および電荷を蓄積して読出基準しきい
値のプログラムを可能にするフローティングゲートを有
し、さらにプログラムおよび基準ベリファイ電圧をｎ個
のプログラム基準セルに交互に与えてｎ個のプログラム
基準セルを異なったｎ個のプログラム基準しきい値にプ
ログラムし、かつプログラムおよび基準ベリファイ電圧
をｎ−１個の読出基準セルに交互に与えてプログラム基
準しきい値の連続する２つのものの間の連続する読出基
準セルの各々のための読出基準しきい値をプログラムす
るための、基準プログラムベリファイ手段と、 プログラムおよびアレイベリファイ電圧を、アレイしき
い値がｎ個のプログラム基準セルの所与の１つのプログ
ラム基準しきい値に等しくなるようにプログラムされる
までアレイセルのフローティングゲートに交互に与える
ためのアレイプログラムベリファイ手段と、 選択電圧をアレイセルのゲートおよび読出基準セルのゲ
ートに供給して読出基準セルの各々からアレイセル出力
および読出基準セル出力を得るためのセレクタと、 アレイセル出力および読出基準セル出力を受取るよう結
合された比較手段とを含み、比較手段はアレイセルをプ
ログラムするのに用いられるｎ個のプログラム基準セル
の所与の１つを示す信号を与える、メモリ。 - 【請求項１２】 基準ベリファイ電圧は、アレイベリフ
ァイ電圧よりも著しく変動の少ない値を有する、請求項
１１に記載のメモリ。 - 【請求項１３】 アレイセルが読出されている、または
プログラムされているとき、読出基準セル、プログラム
基準セル、およびアレイセルは実質的に同じようにバイ
アスされる、請求項１１に記載のメモリ。 - 【請求項１４】 アレイセルのゲートに与えられる選択
電圧は、読出基準セルのゲートに与えられる選択電圧と
実質的に同じ値を有する、請求項１１に記載のメモリ。 - 【請求項１５】 プログラム基準セル、読出基準セル、
およびアレイセルは単一の集積回路上にコアセルとして
含まれ、これによりプログラム基準セル、読出基準セ
ル、およびアレイセルは実質的に同じ熱膨張率を有す
る、請求項１１に記載のメモリ。 - 【請求項１６】 選択電圧の値が変動する場合、プログ
ラム基準セルの出力と読出基準セル出力とアレイセル出
力との間の動作マージンは一定のままである、請求項１
１に記載のメモリ。 - 【請求項１７】 アレイセルのしきい値電圧を読出すの
に用いられる複数個の基準セルをプログラムするための
装置であって、複数個の基準セルにおける各基準セルは
ゲートにＲＥＦＷＬ接続を、ドレインにＲＥＦＢＬ接続
を有し、装置は、 複数個の基準セルにおける特定の基準セルを順次的に選
択するための基準カウント回路を含み、基準カウント回
路はＣＯＬ信号およびＲＯＷ信号を出力して、ＲＤＳＯ
信号が受取られると次の順序の基準セルに順序付を行な
うことによって選択される特定の基準セルを示し、さら
に特定の基準セルのゲートに与えてその特定の基準セル
を交互にプログラムし、その特定の基準セルが完全にプ
ログラムされたかどうかをベリファイするためのプログ
ラムベリファイ電圧を供給し、かつプログラム中に特定
の基準セルのドレインに与えるためのプログラム電圧を
供給し、かつベリファイ中にベリファイ信号を供給する
ための、プログラムベリファイ信号回路と、 ＲＯＷ信号およびプログラムベリファイ電圧を受取り、
プログラムベリファイ電圧をＲＯＷ信号によって制御さ
れる特定の基準セルのＲＥＦＷＬ接続に結合するための
センスバイアス回路と、 ＣＯＬ信号およびプログラム電圧を受取り、プログラム
電圧をＣＯＬ信号によって制御される特定の基準セルの
ＲＥＦＢＬ接続に結合するためのデータバッファ基準回
路と、 ゲートにＭＳＴＲＷＬ接続を、ドレインにＧＯＬＢＬ接
続を有する黄金ビットセルと、 複数個の抵抗比を有する基準バイアス回路とを含み、各
抵抗比は読出電圧とＣＯＬ信号によって制御されるＭＳ
ＴＲＷＬ接続との間に結合され、さらにＣＯＬ信号、ベ
リファイ信号、ＧＯＬＢＬ接続からのＧＯＬＢＬ信号、
および特定の基準セルのＲＥＦＢＬ接続からのＲＥＦＢ
Ｌ信号を受取り、ＧＯＬＢＬ信号をベリファイ信号が与
えられている間にＲＥＦＢＬ信号と比較して、ＧＯＬＢ
Ｌ信号がＲＥＦＢＬ信号の電圧に実質的に等しいときに
ＲＤＳＯ信号を出力するための比較回路を含む、装置。 - 【請求項１８】 複数個の基準セルは、アレイセルのし
きい値電圧をプログラムするためにも用いられる、請求
項１７に記載の装置。 - 【請求項１９】 比較回路は、 ＣＯＬ信号およびベリファイ信号を受取り、ベリファイ
信号が与えられるときにＣＯＬ信号を示すＲＥＦＳＥＮ
信号を出力するための基準センス回路と、 ＲＥＦＳＥＮ信号およびＲＥＦＢＬ信号を受取り、ＲＥ
ＦＳＥＮ信号が与えられるときにＲＥＦＢＬ信号を示す
ＳＡＲＥＦ電圧を出力する第１のプリアンプと、 ＲＥＦＳＥＮ信号およびＧＯＬＢＬ信号を受取り、ＲＥ
ＦＳＥＮ信号が与えられるときにＧＯＬＢＬ信号を示す
ＳＡＲＥＦＧＢ電圧を出力する第２のプリアンプと、 ＳＡＲＥＦ電圧およびＳＡＲＥＦＧＢ電圧を受取り、Ｓ
ＡＲＥＦ電圧とＳＡＲＥＦＧＢ電圧とが実質的に等しい
ときにＲＤＳＯ信号を出力するセンスアンプとを含む、
請求項１７に記載の装置。 - 【請求項２０】 ｎ個の基準セルをプログラムする方法
であって、 （ａ） ｎ個の基準セルのうち第１のものを選択された
基準セルとして、かつｎ個の抵抗器の比の第１のものを
選択された抵抗器の比として選択するステップと、 （ｂ） 選択された抵抗器の比を黄金ビットセルのゲー
トに結合するステップと、 （ｃ） プログラム電圧を与えて選択された基準セルの
フローティングゲートに蓄積されている電荷を増大させ
るステップと、 （ｄ） 基準ベリファイ電圧を選択された基準セルのゲ
ートに、および選択された抵抗器の比を介して黄金ビッ
トのゲートに与えて、選択された基準セル出力および黄
金ビットセル出力を作出すステップと、 （ｅ） 選択された基準セル出力と黄金ビットセル出力
とを比較して、選択された基準セル出力が黄金ビットセ
ル出力に実質的に等しくなければステップ（ｃ）に進む
ステップと、 （ｆ） ｎ個の基準セルにおいて次に続く基準セルを選
択された基準セルとして選択し、ｎ個の抵抗器の比にお
いて次に続く抵抗器の比を選択された抵抗器の比として
選択して、ｎ個の基準セルにおけるｎ番目の基準セルが
以前に選択されていなければステップ（ｂ）に進むステ
ップとを連続的に含む、方法。 - 【請求項２１】 アレイセルをプログラムする方法であ
って、 （ａ） アレイセルがプログラムされるべき値を表わす
電荷を蓄積するフローティングゲートを有する、複数個
の基準セル内の１つの基準セルを選択するステップと、 （ｂ） プログラム電圧を与えてアレイセルのフローテ
ィングゲートに蓄積された電荷を増大させるステップ
と、 （ｃ） アレイベリファイ電圧を基準セルのゲートおよ
びアレイセルのゲートに与えて、基準セル出力およびア
レイセル出力を形成するステップと、 （ｄ） 基準セル出力とアレイセル出力とを比較して、
アレイセル出力が基準セル出力に実質的に等しくなけれ
ばステップ（ｂ）に進むステップとを含む、方法。 - 【請求項２２】 基準セルは請求項２０の方法に従って
プログラムされる、請求項２１に記載の方法。 - 【請求項２３】 基準ベリファイ電圧は、アレイベリフ
ァイ電圧よりも著しく変動が少ない値を有する、請求項
２２に記載の方法。 - 【請求項２４】 ｎ個のアレイしきい値の１つを記憶す
るアレイセルを読出す方法であって、 読出電圧をアレイセルのゲートに与えてアレイセル出力
を発生するステップと、 読出電圧を複数個の基準セルのゲートに与えてそれぞれ
の基準セル出力を発生するステップとを含み、各基準セ
ルは異なった電荷を蓄積して基準しきい値がプログラム
できるようにするフローティングゲートを有し、連続す
る基準セルの各々は、基準しきい値をｎ個のアレイしき
い値のうち異なった連続する２つのものの間にプログラ
ムされており、さらにアレイセル出力と基準セル出力と
を比較して、ｎ個のアレイしきい値のどれがアレイセル
によって保持されるかを示す信号を与えるステップとを
含む、方法。 - 【請求項２５】 アレイセルのゲートに与えられる読出
電圧は、基準セルのゲートに与えられる選択電圧と実質
的に同じ値を有する、請求項１に記載のプログラム可能
基準。
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|---|---|---|---|
| US160582 | 1993-12-01 | ||
| US08/160,582 US5828601A (en) | 1993-12-01 | 1993-12-01 | Programmed reference |
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| JP3813640B2 JP3813640B2 (ja) | 2006-08-23 |
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| JP (2) | JP3813640B2 (ja) |
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| DE (1) | DE69432452T2 (ja) |
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