KR100339023B1 - 문턱전압을조절할수있는플래쉬메모리장치의센싱회로 - Google Patents

문턱전압을조절할수있는플래쉬메모리장치의센싱회로 Download PDF

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Abstract

본 발명은 문턱 전압을 조절할 수 있는 플래쉬 메모리 장치의 센싱 회로에 관한 것이다.
하나의 데이터만이 저장 가능한 메모리 셀을 사용할 경우 데이터의 양에 비례하는 다수의 메모리 셀이 필요하여 소자의 집적도가 저하되는 문제점이 있다. 이에 따라 문턱 전압을 조절할 수 있는 메모리 셀이 개발되었고 이러한 셀에 저장된 다수의 데이터를 정확히 센싱할 수 있는 센스 앰프의 개발이 필요하게 되었다.
따라서, 본 발명에서는 문턱 전압을 조절할 수 있는 메모리 셀을 센싱함에 있어서, 메모리 셀을 구동하는 기준 전압 및 제어 전압을 발생시키는 다수의 제어 신호 및 주기 신호에 따라 다단계로 셀의 데이터를 센싱한 후, 이를 2진 데이터로 환산하여 출력하는 플래쉬 메모리 장치의 센싱 회로가 제시된다.

Description

문턱 전압을 조절할 수 있는 플래쉬 메모리 장치의 센싱 회로{Sensing circuit for threshold voltage regulatable flash memory device}
본 발명은 플래쉬 메모리 장치의 센싱 회로에 관한 것으로, 특히 문턱전압을 조절할 수 있는 플래쉬 메모리 셀의 데이터를 다수의 제어 신호 및 주기 신호에 따라 센싱한 후 이를 2진 데이터로 환산하여 출력하는 플래쉬 메모리 장치의 센싱 회로에 관한 것이다.
일반적으로 메모리 셀에 저장된 정보를 센싱할 경우에는 센싱하고자 하는 메모리 셀에 흐르는 전류량과 기준 메모리 셀에 흐르는 전류량에 의한 전압 차이를 비교하여 센싱한다. 이때 메모리 셀 및 기준 셀에 흐르는 전류는 제어 전압 발생 장치에서 발생된 전압에 따라 결정되어 진다.
종래의 메모리 셀은 하나의 데이터만을 저장할 수 있으며 이러한 셀을 센싱하는 센스 앰프 또한 하나의 데이터를 센싱하도록 설계되어 있다. 그러나 하나의 셀에 단 하나의 데이터를 저장하게 되면 데이터의 양에 비례하여 다수의 메모리 셀이 필요하게 되며, 이에 따라 소자의 고집적화를 저하시키는 문제점이 있었다. 이러한 문제를 해결하기 위하여 문턱 전압을 조절할 수 있는 메모리 셀이 개발되었다. 이에 따라 메모리 셀은 하나 이상의 데이터를 저장할 수 있게 되었으며, 이러한 셀에 저장된 데이터를 정확히 센싱할 수 있는 센스 앰프의 개발이 필요하게 되었다.
따라서, 본 발명은 문턱 전압이 조절 가능한 메모리 셀을 다수의 제어 신호 및 주기 신호를 이용하여 센싱한 후, 이를 2진 데이터로 환산하여 출력할 수 있는 플래쉬 메모리 장치의 다단계 센싱 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 문턱 전압을 조절할 수 있는 플래쉬 메모리 장치의 센싱 회로는 다수의 문턱 전압을 갖는 플래쉬 메모리 셀의 데이터를 센싱하기 위한 플래쉬 메모리 장치의 다단계 센싱 회로에 있어서, 센스 앰프 인에이블 신호에 따라 주기신호 및 다수의 제어 신호를 발생하는 제어신호 발생 장치와, 주기신호가 인에이블됨에 따라 전원 전압을 펌핑하여 메모리 셀의 프로그램 게이트로 인가될 다수의 제어 전압을 생성하고, 센스 앰프 인에이블 신호에 따라 기준 전압을 생성하는 제어 전압 발생 장치와, 다수의 제어 전압이 순차적으로 인가될 때마다 플래쉬 메모리 셀의 드레인 전류에 대한 데이터를 기준 셀의 데이터와 비교하여 센싱한 결과를 모두 저장한 후 저장된 결과를 2비트 데이터로 환산하여 출력하는 센스 앰프를 포함하여 구성된 것을 특징으로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 센싱 회로를 도시한 블럭도.
도 2는 도 1의 제어 신호 발생 장치의 상세 회로도.
도 3은 도 1의 제어 전압 발생 장치의 상세 회로도.
도 4는 도 1의 센스 앰프의 상세 회로도.
도 5는 본 발명에 따른 센싱 회로의 동작을 위한 각 신호의 타이밍도.
<도면의 주요 부분에 대한 부호 설명>
11 : 제어 신호 발생 장치12 : 제어 전압 발생 장치
13 : 센스 앰프14 : 메모리 셀
15 : 기준 셀
201 : 주기신호 발생기202 : 주기신호 카운터
202a 내지 202c : 제 1 내지 제 3 랫치203 : 멀티플랙서
M1 ∼ M7 : 트랜지스터G1 : 인버터
C1 : 캐패시터
REG1, REG2, REG3 및 REGr : 레귤레이터
OP1, OP2 및 OP3 : 연산증폭기41 : 랫치 블럭
41a ∼ 41b : 제 4 내지 제 6 랫치42 : 믹서 회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 센싱 회로를 도시한 블럭도이다.
일반적으로 다수의 문턱 전압을 갖는 플래쉬 메모리 셀에 저장된 데이터를 센싱할 때는 칼럼 디코더(column decoder) 및 로우 디코더(row decoder)로 입력된 어드레스 신호에 의해 플래쉬 메모리 셀 어레이 중 하나의 메모리 셀이 선택된 후 메모리 셀에 저장된 데이터가 센싱된다.
먼저 메모리 셀(14)을 읽기 위해 센스 앰프를 인에이블(enable)하는 신호(SAENb)가 제어 신호 발생 장치(11)에 입력되면 제어 신호 발생 장치(11)는 주기신호(CLKb) 및 제어신호(CLK1, CLK2, CLK3, VCCR1, VCCR2, VCCR3 및 OUTEN)를 발생시킨다. 제어 신호 발생 장치(11)에서 발생된 다수의 제어신호(CLK1, CLK2, CLK3, VCCR1, VCCR2, VCCR3 및 OUTEN)는 주기신호(CLKb)에 따라 순차적으로 인에이블되어 하나의 메모리 셀(14)에 저장되어 있는 다수의 데이터를 센싱할 수 있도록 한다. 제어 전압 발생 장치(12)는 메모리 셀(14)의 전위 및 기준 셀(15)의 프로그램 게이트에 인가될 전위를 발생시키는데, 제어 신호 발생 장치(11)의 제어 신호(VCCR1, VCCR2, 및 VCCR3)에 따라 각기 다른 문턱 전압을 갖는 메모리 셀(14)의 데이터가 센싱된다. 또한, 센스 앰프(13)는 메모리 셀(14)의 전압 중 제어 신호 발생 장치(11)로부터 입력받은 제어 신호(VCCR1, VCCR2, VCCR3)에 따라 선택된 메모리 셀(14)과 기준 셀(15)의 전류량을 비교하여 그 값을 저장한 후 2진 데이터로환산하여 출력한다.
도 2내지 도 4를 참조하여 다수의 문턱 전압을 갖는 메모리 셀에 세 개의 데이터가 저장된 경우를 예로 들어 본 발명을 상세히 설명하기로 한다.
도 2는 도 1의 제어 신호 발생 장치(도 1의 11)의 상세 회로도이다.
센스 앰프 인에이블 신호(SAENb)가 주기신호 발생기(201)로 입력되어 발생된 주기신호(CLKb)는 주기신호 카운터(202) 및 제어 전압 발생 장치(도 1의 12)로 입력된다. 먼저, 주기신호 카운터(202)는 제 1 내지 제 3 랫치(latch)기(202a 내지 202c)로 구성되며 각 랫치기(202a 내지 202c)는 주기신호(CLKb)를 일정한 순서로 저장한 후 다수의 비트를 한 그룹으로 하여 다수의 출력신호(Q0, Q1 및 Q2)를 발생시킨다. 주기신호 카운터(202)에서 발생된 세 개의 출력 신호(Q0, Q1 및 Q2)는 멀티플랙서(203)로 입력되어 각 경우에 따라 조합되며, 주기신호가 카운트되는 시점마다 다음 [표 1]에 나타난 진리값에 따라 다수의 제어신호(CLK1, CLK2, CLK3, VCCR1, VCCR2, VCCR 및 OUTEN) 중 하나의 신호가 인에이블되도록 한다.
Q0 Q1 Q2 시점
0 0 0 t0
1 0 0 t1
0 1 0 t2
1 1 0 t3
0 0 1 t4
1 0 1 t5
0 1 1 t6
1 1 1 t7
도 3은 도 1의 제어 전압 발생 장치의 상세 회로도로서, 주기신호 발생기(도 2의 201)에서 생성된 주기신호에 따라 제어 전압을 발생하는 구동수단과 제어 전압 및 기준 전압을 안정화시키는 레귤레이터 수단으로 구성된다.
제어 전압을 발생하는 구동수단의 동작은 다음과 같다. 제어 신호 발생 장치(도 1의 11)의 주기신호 발생기(도 2의 201)로부터 입력받은 주기신호(CLKb)는 인버터(G1)를 통해 반전되어 캐패시터 역할을 하는 제 1 트랜지스터(M1)로 입력된다. 또한 전원 전압을 입력받은 제 2 트랜지스터(M2)의 출력 전압은 제 1 트랜지스터(M1)의 전압과 더해져 제 3 트랜지스터(M3)로 입력되며 이 제 3 트랜지스터(M3)의 출력은 캐패시터(C1)에 저장된다. 이때, 캐패시터에 저장되는 전하량은 주기신호(CLKb)가 변화함에 따라 변하는 값이다.
주기신호(CLKb)에 따라 순차적으로 선택된 제어 신호(VCCR1, VCCR2 및 VCCR3)는 레귤레이터(REG1, REG2 및 REG3)를 순차적으로 인에이블 시키며 제어 신호(VCCR1, VCCR2 및 VCCR3)에 의해 인에이블된 레귤레이터(REG1, REG2 및 REG3)는 선택된 제어 전압(VCCR1, VCCR2 및 VCCR3)을 안정화시켜 출력한다. 또한 기준 레귤레이터(REGr)는 센스 앰프 인에이블 신호(SAENb)에 의해 안정화된 기준 제어 전압(VCCR_REF)을 발생시킨다.
도 4는 도 1의 센스 앰프의 상세 회로도이다.
센스 앰프 인에이블 신호(SAENb)에 따라 2V의 전원전압이 공급되는 제 1 연산 증폭기(OP1)는 노드 1이 2V를 유지하도록 제 5 트랜지스터(M5)를 제어한다. 마찬가지로, 제 2 연산 증폭기(OP2)는 노드 2가 2V를 유지하도록 제 7 트랜지스터(M7)를 제어한다. 제 4 및 제 6 트랜지스터(M4, M6)는 접지전압이 공급되므로 항상 턴온되어 있으며 제 5 및 제 7 트랜지스터(M5, M7)에 일정한 전류를 공급한다. 이에 따라 제 4 트랜지스터(M4)에 의해 노드 3으로 공급되는 전류량과 제 5 트랜지스터(M5)에 의해 노드 3으로 공급되는 전류량의 차이에 의하여 노드 3은 일정한 전위를 갖게 된다. 이와 마찬가지로, 제 6 트랜지스터(M6)에 의해 노드 4로 공급되는 전류량과 제 7 트랜지스터(M7)에 의해 노드 4로 공급되는 전류량의 차이에 의하여 노드 4는 일정한 전위를 갖게 된다. 노드 3과 노드 4의 전위차는 제 3 연산 증폭기(OP3)에서 최종적으로 비교되어 출력된다. 제 3 연산 증폭기(OP3)에서 출력된 값은 제어 신호 발생 장치(도 1의 11)에서 발생한 주기신호(CLKb)에 따른 멀티플랙서(도 2의 203)의 출력에 따라 선택된 제어신호(CLK1, CLK2 및 CLK3 중 어느 하나)를 이용하여 선택된 랫치 블럭(41)내의 제 4 랫치 내지 제 6 랫치(41a, 41b, 41c) 중 어느 하나의 랫치에 저장된다. 이러한 방법으로 셀의 문턱 전압에 대한 데이터가 각각 랫치기(41a, 41b, 41c)에 저장되면 제 4 랫치 내지 제 6 랫치(41a, 41b, 41c)에 저장된 값들은 제어신호(OUTEN)에 의하여 인코더 역할을 하는 믹서회로(42)로 입력된 후 플래쉬 메모리 셀에 저장된 데이터값으로 변환되어 출력된다.
도 5는 본 발명에 따른 센싱 회로의 동작을 위한 각 신호의 타이밍도로서, 상기한 [표 1]의 시점 및 제어 신호의 출력을 참고하여 설명하면 다음과 같다.
시점 t1에서, 센스 앰프 인에이블 신호(SAENb)가 디스에이블됨에 따라 주기신호 발생기(도 2의 201)로부터 주기신호(CLKb)가 발생되고 이 주기신호(CLKb)는 제어 신호 발생장치(도 1의11) 및 제어 전압 발생 장치(도 1의 12)로 입력된다. 이에 의해 캐패시터(도 3의 C1)가 일정 전위만큼 차지되고 동시에, CLKb를 입력받은 제어 신호 발생장치(도 1의11) 내의 주기신호 카운터(도 2의 202)는 '100'을 출력한다. 이를 입력으로 하는 멀티플랙서(도 2의 203)는 제어신호(VCCR1)를 구동한다. C1에 차지된 전압은 VCCR1에 의해 REG1에서 안정화되어 VCCR 노드로 보내진다. 또한 이 시점에서 메모리 셀의 프로그램 게이트의 전위도 VCCR1으로 된다. 이때, 센스 앰프의 센싱 수단(도 4의 OP3)은 플래쉬 메모리 셀에 흐르는 전류와 기준 셀에 흐르는 전류의 량을 비교한 후 결과값을 발생시킨다.
시점 t2에서, 제어 전압 발생 장치(도 1의 12)에 입력된 주기신호(CLKb)는 C1의 전하량을 시점 t1에서보다 높게 차지시킨다. VCCR 노드의 전위는 아직 VCCR1이고 메모리 셀의 프로그램 게이트의 전위 또한 VCCR1을 유지하고 있는 상태이며, CLKb에 따라 주기신호 카운터(도 2의 202)가 '010'을 출력하면 멀티플랙서(도 2의 203)는 CLK1을 인에이블시킨다. 이 CLK1 신호는 센스 앰프의 센싱 수단(도 4의 OP3)에서 발생된 결과값을 저장하기 위해 제 4 랫치(도 4의 41a)를 인에이블시킨다.
시점 t3에서, 제어 전압 발생 장치(도 1의 12)에 입력된 주기신호(CLKb)는 C1의 전하량이 시점 t2에서보다 조금 더 높게 차지되도록 하고, 이 주기신호(CLKb)에 의해 주기신호 카운터(도 2의 202)가 '110'을 출력하면 멀티플랙서(도 2의 203)는 제어신호(VCCR2)를 구동한다. 이제 C1에 차지된 전압은 제어신호 VCCR2에 의해 REG2에서 안정화되어 VCCR 노드로 보내진다. 또한 메모리 셀의 프로그램 게이트의 전위도 VCCR2로 상승하게 된다. 이때, 센스 앰프의 센싱 수단(도 4의 OP3)은 플래쉬 메모리 셀에 흐르는 전류와 기준 셀에 흐르는 전류의 량을 다시 비교한 후 결과값을 발생시킨다.
시점 t4에서, 제어 전압 발생 장치(도 1의 12)에 입력된 주기신호(CLKb)는 C1의 전하량을 시점 t3에서보다 조금 더 높게 차지시킨다. VCCR 노드의 전위는 아직 VCCR2이고 메모리 셀의 프로그램 게이트의 전위 또한 VCCR2를 유지하고 있는 상태이며, CLKb에 따라 주기신호 카운터(도 2의 202)가 '001'을 출력하면 멀티플랙서(도 2의 203)는 CLK2를 인에이블시킨다. 이후, CLK2 신호는 센스 앰프의 센싱 수단(도 4의 OP3)에서 새롭게 발생된 결과값을 저장하기 위해 제 5 랫치(도 4의 41b)를 인에이블시킨다.
시점 t5에서, 제어 전압 발생 장치(도 1의 12)에 입력된 주기신호(CLKb)는 C1의 전하량이 시점 t4에서보다 조금 더 높게 차지되도록 하고, 이 주기신호(CLKb)에 의해 주기신호 카운터(도 2의 202)가 '101'을 출력하면 멀티플랙서(도 2의 203)는 제어신호(VCCR3)를 구동한다. C1에 차지된 전압은 VCCR3에 의해 REG3에서 안정화되어 VCCR 노드로 보내진다. 또한 메모리 셀의 프로그램 게이트의 전위도 VCCR3으로 상승하게 된다. 이때, 센스 앰프의 센싱 수단(도 4의 OP3)은 플래쉬 메모리 셀에 흐르는 전류와 기준 셀에 흐르는 전류의 량을 또 한번 비교한 후 결과값을 발생시킨다.
시점 t6에서, 제어 전압 발생 장치(도 1의 12)에 입력된 주기신호(CLKb)는 C1의 전하량을 시점 t5에서보다 조금 더 높게 차지시킨다. VCCR 노드의 전위는 아직 VCCR3이고 메모리 셀의 프로그램 게이트의 전위 또한 VCCR3을 유지하고 있는 상태이며, CLKb에 따라 주기신호 카운터(도 2의 202)가 '001'을 출력하면 멀티플랙서(도 2의 203)는 CLK3을 인에이블시킨다. 이후, CLK3 신호는 센스 앰프의 센싱 수단(도 4의 OP3)에서 새롭게 발생된 결과값을 저장하기 위해 제 6 랫치(도 4의 41c)를 인에이블시킨다.
시점 t7에서, 센스 앰프 인에이블 신호(SAENb)가 디스에이블되고 더 이상 주기신호는 발생하지 않는다. 주기신호 카운터(도 2의 202)가 발생한 출력 '111'은 제어신호(OUTEN)를 인에이블시키며 OUTEN 신호는 시점 t1부터 t6까지 제 4 내지 제 6 랫치(도 4의 41a 내지 41c)에 저장된 결과값을 인코딩 동작으로 믹싱하여 데이터 신호가 믹서회로(도 4의 42)로부터 출력되도록 한다.
그리고, 시점 t8에서 주기신호 카운트 블록의 출력(Q0, Q1, Q2)이 모두 디스에이블되고 데이터 센싱이 마무리된다.
상술한 바와 같이 본 발명에 따르면 다수의 문턱 전압을 갖는 메모리 셀에 저장된 다수의 데이터를 주기신호 및 제어신호 발생 장치를 이용하여 다단계로 센싱한 후 이를 믹싱하여 2진 데이터로 환산하여 출력하므로써 소자의 집적도를 높이면서 셀에 저장된 데이터를 정확하게 센싱할 수 있는 효과가 있다.

Claims (4)

  1. 여러 가지 레벨의 문턱 전압을 갖는 플래쉬 메모리 셀의 데이터를 센싱하기 위한 플래쉬 메모리 장치의 다단계 센싱 회로에 있어서,
    센스 앰프 인에이블 신호에 따라 주기신호 및 다수의 제어 신호를 발생하는 제어신호 발생 장치와,
    상기 주기신호가 인에이블됨에 따라 전원 전압을 펌핑하여 상기 메모리 셀의 프로그램 게이트로 인가될 다수의 제어 전압을 생성하고, 상기 센스 앰프 인에이블 신호에 따라 기준 전압을 생성하는 제어 전압 발생 장치와,
    상기 플래쉬 메모리 셀의 프로그램 게이트에 상기 다수의 제어 전압이 단계적으로 인가될 때마다 상기 다수의 제어 신호에 따라 상기 플래쉬 메모리 셀에 흐르는 전류량과 상기 기준 셀에 흐르는 전류량을 각각 비교하고 결과값을 랫치 수단에 저장한 후 저장된 결과값에 상응하는 데이터 신호를 출력하는 센스 앰프를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 다단계 센싱 회로.
  2. 제 1 항에 있어서,
    상기 제어신호 발생 장치는 주기신호를 출력하기 위한 주기신호 발생기와,
    상기 센스 앰프 인에이블 신호에 따라 리셋되는 다수의 랫치기로 구성되며, 상기 주기신호를 일정한 순서로 저장한 후 다수의 비트를 한 그룹으로 하여 출력하도록 하는 주기신호 카운터와,
    상기 주기신호 카운터 출력의 조합에 따라 다수의 제어신호를 발생하는 멀티플랙서를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 다단계 센싱 회로.
  3. 제 1 항에 있어서,
    상기 제어 전압 발생 장치는 상기 주기신호에 따라 입력 전압을 펌핑하는 구동수단과,
    상기 구동 수단의 출력신호를 입력으로 하며, 상기 제어신호 발생 장치로부터 생성된 다수의 제어신호에 따라 인에이블되어 제어 전압을 생성하는 다수의 레귤레이터 및 상기 센스 앰프 인에이블 신호에 따라 인에이블 되어 기준 전압을 생성하는 레귤레이터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 다단계 센싱 회로.
  4. 제 1 항에 있어서,
    상기 센스 앰프는 상기 플래쉬 메모리 셀의 프로그램 게이트에 상기 다수의 제어 전압이 단계적으로 인가될 때마다 상기 다수의 제어 신호에 따라 상기 플래쉬 메모리 셀에 흐르는 전류량과 상기 기준 셀에 흐르는 전류량을 비교하는 센싱 수단과,
    상기 센싱 수단에서 발생된 다수의 결과값을 각각 저장하는 랫치 수단과,
    상기 랫치 수단에 저장된 결과값들을 인코딩 동작으로 믹싱하여 데이터 신호를 출력하는 센스 앰프를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 다단계 센싱 회로.
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