JP3125189B2 - 複数のしきい電圧を有するメモリのセンシング回路 - Google Patents
複数のしきい電圧を有するメモリのセンシング回路Info
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- G11C2211/5645—Multilevel memory with current-mirror arrangements
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Description
【０００１】
【発明の属する技術分野】本発明は、複数のしきい電圧
を有するメモリをセンシングする回路に係るもので、詳
しくは、各しきい電圧の分布幅とそれら分布幅間の間隔
とを、センシングに適した特性に変換して判読させるセ
ンシング回路に関する。
を有するメモリをセンシングする回路に係るもので、詳
しくは、各しきい電圧の分布幅とそれら分布幅間の間隔
とを、センシングに適した特性に変換して判読させるセ
ンシング回路に関する。
【０００２】
【従来の技術】一般に、複数のしきい電圧を有するメモ
リにおいて、各メモリセルの各しきい電圧は、製造ばら
つきや温度変化等によってそれぞれ多様な分布を示すこ
とになる。そして、各しきい電圧の分布の幅（各しきい
電圧のばらつき範囲）を減らすか、又は、各分布幅間の
間隔を広げることによりセンシング動作の信頼度を向上
させることができる。
リにおいて、各メモリセルの各しきい電圧は、製造ばら
つきや温度変化等によってそれぞれ多様な分布を示すこ
とになる。そして、各しきい電圧の分布の幅（各しきい
電圧のばらつき範囲）を減らすか、又は、各分布幅間の
間隔を広げることによりセンシング動作の信頼度を向上
させることができる。
【０００３】メモリの各しきい電圧を判読するセンシン
グ回路としては、従来、図３に示すようなものがあっ
た。図３に示すセンシング回路は、ソースに供給電圧VD
D が印加され、ゲートがドレインに共通連結されてメモ
リセルに連結された第１PMOSトランジスタPM１と、該第
１PMOSトランジスタPM１のドレインがそれぞれ第１入力
端に連結される一方、各基準電圧Vref1,Vref2,Vref3 が
第２入力端にそれぞれ印加され、前記第１入力端，第２
入力端にそれぞれ印加される電圧を比較してそれぞれに
出力電圧VO1,VO2,VO3 を出力する比較器COM1,COM2,COM3
と、から構成される。
グ回路としては、従来、図３に示すようなものがあっ
た。図３に示すセンシング回路は、ソースに供給電圧VD
D が印加され、ゲートがドレインに共通連結されてメモ
リセルに連結された第１PMOSトランジスタPM１と、該第
１PMOSトランジスタPM１のドレインがそれぞれ第１入力
端に連結される一方、各基準電圧Vref1,Vref2,Vref3 が
第２入力端にそれぞれ印加され、前記第１入力端，第２
入力端にそれぞれ印加される電圧を比較してそれぞれに
出力電圧VO1,VO2,VO3 を出力する比較器COM1,COM2,COM3
と、から構成される。
【０００４】しかし、上記のようなセンシング回路で
は、しきい電圧をセンシングするため、複数の基準電圧
（又は基準電流）を用いているが、製造ばらつきや温度
変化等の影響で分布特性が変化するしきい電圧をそのま
ま比較させているため、しきい電圧の数が多い場合やセ
ンシング回路に印加される電圧が低電圧になると、正確
なセンシングが困難になるという問題があった。
は、しきい電圧をセンシングするため、複数の基準電圧
（又は基準電流）を用いているが、製造ばらつきや温度
変化等の影響で分布特性が変化するしきい電圧をそのま
ま比較させているため、しきい電圧の数が多い場合やセ
ンシング回路に印加される電圧が低電圧になると、正確
なセンシングが困難になるという問題があった。
【０００５】そこで、上記のような問題を改善したセン
シング回路として図４に示すようなものが開発されてい
る。図４に示すセンシング回路は、一方側端子がメモリ
10に連結された電流ミラー20と、該電流ミラー20の他方
側端子に出力が連結された量子化電圧発生回路30と、前
記電流ミラー20及び量子化電圧発生回路30に一方側端子
が共通連結される一方、他方側端子は基準電圧分配器60
に連結され、両方側端子からの出力電圧を比較する比較
部40と、該比較部40から出力した信号をデコーディング
するデコーディング論理回路50と、から構成される。
シング回路として図４に示すようなものが開発されてい
る。図４に示すセンシング回路は、一方側端子がメモリ
10に連結された電流ミラー20と、該電流ミラー20の他方
側端子に出力が連結された量子化電圧発生回路30と、前
記電流ミラー20及び量子化電圧発生回路30に一方側端子
が共通連結される一方、他方側端子は基準電圧分配器60
に連結され、両方側端子からの出力電圧を比較する比較
部40と、該比較部40から出力した信号をデコーディング
するデコーディング論理回路50と、から構成される。
【０００６】ここで、前記電流ミラー20は、ソースとゲ
ートとが共通連結され供給電圧VDDが印加される第1PMOS
トランジスタPM21と、ゲートがドレインに共通連結さ
れ、前記メモリ10に連結された第2PMOS トランジスタPM
22と、から構成される。
ートとが共通連結され供給電圧VDDが印加される第1PMOS
トランジスタPM21と、ゲートがドレインに共通連結さ
れ、前記メモリ10に連結された第2PMOS トランジスタPM
22と、から構成される。
【０００７】また、前記量子化電圧発生回路30は、図５
に示すように、ソースが接地電圧VSS に、ドレインが基
準電流電源IREFに連結され、かつ、ゲートとドレインが
共通連結された第1NMOS トランジスタNM31と、該第1NMO
S トランジスタNM31のゲートにゲートが共通連結され、
各ドレインが接地電圧VSS に連結された複数個のNMOSト
ランジスタNM32〜NM35と、ゲートがドレインに共通連結
されたNMOSトランジスタNM36と、該NMOSトランジスタNM
36のソースにゲートが連結され、ドレインがNMOSトラン
ジスタNM36のドレインに共通連結されたNMOSトランジス
タNM37と、該NMOSトランジスタNM37のソースにゲートが
連結され、ドレインが前記各NMOSトランジスタNM36，NM
37のドレインに共通連結されたNMOSトランジスタNM38
と、から構成される。
に示すように、ソースが接地電圧VSS に、ドレインが基
準電流電源IREFに連結され、かつ、ゲートとドレインが
共通連結された第1NMOS トランジスタNM31と、該第1NMO
S トランジスタNM31のゲートにゲートが共通連結され、
各ドレインが接地電圧VSS に連結された複数個のNMOSト
ランジスタNM32〜NM35と、ゲートがドレインに共通連結
されたNMOSトランジスタNM36と、該NMOSトランジスタNM
36のソースにゲートが連結され、ドレインがNMOSトラン
ジスタNM36のドレインに共通連結されたNMOSトランジス
タNM37と、該NMOSトランジスタNM37のソースにゲートが
連結され、ドレインが前記各NMOSトランジスタNM36，NM
37のドレインに共通連結されたNMOSトランジスタNM38
と、から構成される。
【０００８】このように構成された従来のセンシング回
路の作用を以下に説明する。図４及び図５に示したセン
シング回路は、メモリの有するしきい電圧の不確実性に
鑑み、しきい電圧の分布に量子化技法を適用する量子化
電圧発生回路３０から量子化電圧を発生させ、該量子化
電圧の値に基づき、メモリのしきい電圧の判読を行うも
のである。
路の作用を以下に説明する。図４及び図５に示したセン
シング回路は、メモリの有するしきい電圧の不確実性に
鑑み、しきい電圧の分布に量子化技法を適用する量子化
電圧発生回路３０から量子化電圧を発生させ、該量子化
電圧の値に基づき、メモリのしきい電圧の判読を行うも
のである。
【０００９】ここで、前記量子化技法とは、図６（Ａ）
に示すような実際の各しきい電圧の分布を、図６（Ｂ）
に示すような量子化されたしきい電圧（V0，V1，……V
ｎ）に変換することを意味する。
に示すような実際の各しきい電圧の分布を、図６（Ｂ）
に示すような量子化されたしきい電圧（V0，V1，……V
ｎ）に変換することを意味する。
【００１０】このような電圧量子化技法を遂行する量子
化電圧発生回路30の入力端子電流と出力端子電流間のス
テップシェイプ関数(Step shape function) 曲線は、図
６（Ｃ）に示したように、関数曲線の斜めの部分が各し
きい電圧（V0，V1，……V ｎ）の分布に対応し、各電流
分布ΔＩ0 〜ΔＩ3 は、量子化された各しきい電圧（V
0，V1，……V ｎ）に対応してマッピング(Maping)され
ている。
化電圧発生回路30の入力端子電流と出力端子電流間のス
テップシェイプ関数(Step shape function) 曲線は、図
６（Ｃ）に示したように、関数曲線の斜めの部分が各し
きい電圧（V0，V1，……V ｎ）の分布に対応し、各電流
分布ΔＩ0 〜ΔＩ3 は、量子化された各しきい電圧（V
0，V1，……V ｎ）に対応してマッピング(Maping)され
ている。
【００１１】ここで、マッピングされた各しきい電圧
（V0，V1，……V ｎ）の分布は、各電流分布ΔＩ0 〜Δ
Ｉ3 毎の傾き部分によって決定され、傾きが急になれば
なるほど又傾き部分の幅が狭くなるほどマッピングされ
るしきい電圧（V0，V1，……Vｎ）の分布は狭くなる。
（V0，V1，……V ｎ）の分布は、各電流分布ΔＩ0 〜Δ
Ｉ3 毎の傾き部分によって決定され、傾きが急になれば
なるほど又傾き部分の幅が狭くなるほどマッピングされ
るしきい電圧（V0，V1，……Vｎ）の分布は狭くなる。
【００１２】前記図６（Ｃ）のような電流特性は、図５
に示す回路構成によって、所定電圧レベルのシフト区間
までは、電流電源に流入しようとする電流を遮断し、入
力出力の両端の電圧が所定電圧以上に増加すると遮断し
ていた電流を通過させる過程を順次繰り返して行うこと
により達成される。
に示す回路構成によって、所定電圧レベルのシフト区間
までは、電流電源に流入しようとする電流を遮断し、入
力出力の両端の電圧が所定電圧以上に増加すると遮断し
ていた電流を通過させる過程を順次繰り返して行うこと
により達成される。
【００１３】そして、このような特性曲線を有する量子
化電圧発生回路30を用いて、本来のしきい電圧分布とは
無関係な分布を有する出力を得ることができる。即ち、
例えば、４個のしきい電圧分布を有するメモリの各しき
い電圧分布を量子化する場合、量子化電圧発生回路30の
各トランジスタのサイズが同様であると仮定すると、カ
スコード電流電源を構成するNMOSトランジスタNM36はダ
イオード接続され、その他の各NMOSトランジスタNM37，
NM38のゲートはそれぞれNMOSトランジスタNM36，NM37の
ソースに連結されたため、電流ミラーを構成するNMOSト
ランジスタNM32が所定の電流を流し始めるときの出力電
圧V0は飽和電圧Vsatになり、最初のカスコード電流電源
を構成する各NMOSトランジスタNM33，NM36の電路がター
ンオンされる電圧は前記NMOSトランジスタNM36のしきい
電圧になり、１番目にカスコード電流電源が飽和され始
める電圧V1は、量子化電圧発生回路30の基準電圧Vrefに
前記飽和電圧Vsatを加えた値になる。
化電圧発生回路30を用いて、本来のしきい電圧分布とは
無関係な分布を有する出力を得ることができる。即ち、
例えば、４個のしきい電圧分布を有するメモリの各しき
い電圧分布を量子化する場合、量子化電圧発生回路30の
各トランジスタのサイズが同様であると仮定すると、カ
スコード電流電源を構成するNMOSトランジスタNM36はダ
イオード接続され、その他の各NMOSトランジスタNM37，
NM38のゲートはそれぞれNMOSトランジスタNM36，NM37の
ソースに連結されたため、電流ミラーを構成するNMOSト
ランジスタNM32が所定の電流を流し始めるときの出力電
圧V0は飽和電圧Vsatになり、最初のカスコード電流電源
を構成する各NMOSトランジスタNM33，NM36の電路がター
ンオンされる電圧は前記NMOSトランジスタNM36のしきい
電圧になり、１番目にカスコード電流電源が飽和され始
める電圧V1は、量子化電圧発生回路30の基準電圧Vrefに
前記飽和電圧Vsatを加えた値になる。
【００１４】次いで、同様に、２番目に飽和され始める
電圧V2は、２倍の基準電圧Vrefに飽和電圧Vsatを加えた
値になり、３番目に飽和され始める電圧V3は、３倍の基
準電圧Vrefに飽和電圧Vsatを加えた値になるため、図６
（Ｃ）に示したように、マッピングされたしきい電圧に
対する出力電流は、タミナール電圧の増加により、急に
増加する階段状に描かれる。
電圧V2は、２倍の基準電圧Vrefに飽和電圧Vsatを加えた
値になり、３番目に飽和され始める電圧V3は、３倍の基
準電圧Vrefに飽和電圧Vsatを加えた値になるため、図６
（Ｃ）に示したように、マッピングされたしきい電圧に
対する出力電流は、タミナール電圧の増加により、急に
増加する階段状に描かれる。
【００１５】このようなステップシェイプ関数曲線は、
基準電流Iref，基準電圧Vref及び各トランジスタの大き
さを調節することにより変化するため、基準電流Iref，
基準電圧Vref及び各トランジスタの大きさを適宜設定す
ることで、メモリのしきい電圧をセンシングに適した電
圧特性に変換して判読させることができ、メモリのセン
シング動作を正確に行うことができるものである。
基準電流Iref，基準電圧Vref及び各トランジスタの大き
さを調節することにより変化するため、基準電流Iref，
基準電圧Vref及び各トランジスタの大きさを適宜設定す
ることで、メモリのしきい電圧をセンシングに適した電
圧特性に変換して判読させることができ、メモリのセン
シング動作を正確に行うことができるものである。
【００１６】次いで、このようなステップシェイプ関数
特性により量子化電圧発生回路30で決定されたメモリセ
ルのしきい電圧分布の出力は、図４に示したように、比
較器40に入力され、前記基準電圧分配器６０から出力さ
れる各基準電圧(Vref1,Vref2,Vref3) と比較され、出力
が複数のしきい電圧(V0,V1,V2,V3) 中の何れに該当する
かが判読され、該判読された各出力（X1，X2，X3）は、
デコーディング論理回路50によりディジタル化され、デ
ィジタル値ＭＳＢ，ＬＳＢとして出力される。
特性により量子化電圧発生回路30で決定されたメモリセ
ルのしきい電圧分布の出力は、図４に示したように、比
較器40に入力され、前記基準電圧分配器６０から出力さ
れる各基準電圧(Vref1,Vref2,Vref3) と比較され、出力
が複数のしきい電圧(V0,V1,V2,V3) 中の何れに該当する
かが判読され、該判読された各出力（X1，X2，X3）は、
デコーディング論理回路50によりディジタル化され、デ
ィジタル値ＭＳＢ，ＬＳＢとして出力される。
【００１７】このとき、前記基準電圧分配器６０から出
力される各基準電圧(Vref1,Vref2,Vref3) は、メモリセ
ルの本来のしきい電圧分布特性とは関係なく電圧マッピ
ング電流電源の特性によりマッピングされたしきい電圧
(V0,V1,V2,V3) の特性（図６（Ｂ）参照）により決定さ
れるため、複数のしきい電圧(V0,V1,V2,V3) を確実に判
読できる値として設定し得る。
力される各基準電圧(Vref1,Vref2,Vref3) は、メモリセ
ルの本来のしきい電圧分布特性とは関係なく電圧マッピ
ング電流電源の特性によりマッピングされたしきい電圧
(V0,V1,V2,V3) の特性（図６（Ｂ）参照）により決定さ
れるため、複数のしきい電圧(V0,V1,V2,V3) を確実に判
読できる値として設定し得る。
【００１８】尚、前記各基準電圧(Vref1,Vref2,Vref3)
は、それぞれ次式のように決定される。 Vref1 ＝（Ｖ０＋Ｖ１）／2 Vref2 ＝（Ｖ１＋Ｖ２）／2 Vref3 ＝（Ｖ２＋Ｖ３）／2 また、上式のようにして決定される各基準電圧(Vref1,V
ref2,Vref3) は、メモリの有するしきい電圧の数がｎ個
である場合、ｎ−１個だけ必要になる。
は、それぞれ次式のように決定される。 Vref1 ＝（Ｖ０＋Ｖ１）／2 Vref2 ＝（Ｖ１＋Ｖ２）／2 Vref3 ＝（Ｖ２＋Ｖ３）／2 また、上式のようにして決定される各基準電圧(Vref1,V
ref2,Vref3) は、メモリの有するしきい電圧の数がｎ個
である場合、ｎ−１個だけ必要になる。
【００１９】
【発明が解決しようとする課題】しかし、このような従
来の複数のしきい電圧を有するメモリのセンシング回路
においては、メモリセルに貯蔵し得るしきい電圧の数が
増加するほど、しきい電圧の分布幅が広くなり、かつ、
しきい電圧の各分布幅間の間隔が狭くなるため、たとえ
量子化電圧発生回路30を用いて本来のしきい電圧分布と
は無関係な分布を有する出力を得ることができたとして
も、１つのメモリセルに貯蔵し得るしきい電圧の数が制
限され、また、しきい電圧の数が大きいとセンシングの
信頼度が低下するという不都合な点があった。
来の複数のしきい電圧を有するメモリのセンシング回路
においては、メモリセルに貯蔵し得るしきい電圧の数が
増加するほど、しきい電圧の分布幅が広くなり、かつ、
しきい電圧の各分布幅間の間隔が狭くなるため、たとえ
量子化電圧発生回路30を用いて本来のしきい電圧分布と
は無関係な分布を有する出力を得ることができたとして
も、１つのメモリセルに貯蔵し得るしきい電圧の数が制
限され、また、しきい電圧の数が大きいとセンシングの
信頼度が低下するという不都合な点があった。
【００２０】また、量子化電圧発生回路で決定されるし
きい電圧の分布幅と各分布幅間の間隔とが、基準電圧Vr
efの最小値である各トランジスタのしきい電圧により制
限されるため、例えば、3.3Vの外部電源電圧下では、４
個以上のしきい電圧の各分布幅とそれら各分布幅間の間
隔のセンシングができないという不都合な点があった。
きい電圧の分布幅と各分布幅間の間隔とが、基準電圧Vr
efの最小値である各トランジスタのしきい電圧により制
限されるため、例えば、3.3Vの外部電源電圧下では、４
個以上のしきい電圧の各分布幅とそれら各分布幅間の間
隔のセンシングができないという不都合な点があった。
【００２１】更に、実際にマッピングされたしきい電圧
の間隔が回路を構成するトランジスタの素子特性上、ト
ランジスタのしきい電圧より大きくならなければならな
いため、メモリのしきい電圧の数が多くなるほど、低電
圧でセンシングを行うことが困難になり、センシングの
信頼度及びセンシングの速度が低下するという不都合な
点があった。
の間隔が回路を構成するトランジスタの素子特性上、ト
ランジスタのしきい電圧より大きくならなければならな
いため、メモリのしきい電圧の数が多くなるほど、低電
圧でセンシングを行うことが困難になり、センシングの
信頼度及びセンシングの速度が低下するという不都合な
点があった。
【００２２】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、各しきい電圧の分布幅をより
減らし、分布幅間の間隔をより拡大し、しきい電圧の分
布数と構成素子の特性とに関係なく低電圧でも正確にセ
ンシングを行い得る複数のしきい電圧を有するメモリの
センシング回路を提供することを目的とする。
に鑑みてなされたもので、各しきい電圧の分布幅をより
減らし、分布幅間の間隔をより拡大し、しきい電圧の分
布数と構成素子の特性とに関係なく低電圧でも正確にセ
ンシングを行い得る複数のしきい電圧を有するメモリの
センシング回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】このような目的を達成す
るため請求項１に係る複数のしきい電圧を有するメモリ
セルのセンシング回路においては、選択されたメモリセ
ルのビットラインに流れる電流を入力し、予め設定され
た特性に基づく量子化によりメモリセルにおけるしきい
電圧の分布特性とは異なる分布特性のしきい電圧に変換
する量子化電圧発生回路として、第１量子化電圧発生回
路と、該第１量子化電圧発生回路に対して量子化電圧を
量子化電圧の間隔の半分だけシフトさせた第２量子化電
圧発生回路と、を備え、前記第１量子化電圧発生回路の
出力と前記第２量子化電圧発生回路の出力との加算値
を、複数の基準値とそれぞれに比較してしきい電圧を判
読するよう構成した。
るため請求項１に係る複数のしきい電圧を有するメモリ
セルのセンシング回路においては、選択されたメモリセ
ルのビットラインに流れる電流を入力し、予め設定され
た特性に基づく量子化によりメモリセルにおけるしきい
電圧の分布特性とは異なる分布特性のしきい電圧に変換
する量子化電圧発生回路として、第１量子化電圧発生回
路と、該第１量子化電圧発生回路に対して量子化電圧を
量子化電圧の間隔の半分だけシフトさせた第２量子化電
圧発生回路と、を備え、前記第１量子化電圧発生回路の
出力と前記第２量子化電圧発生回路の出力との加算値
を、複数の基準値とそれぞれに比較してしきい電圧を判
読するよう構成した。
【００２４】また、請求項２記載の発明に係る複数のし
きい電圧を有するメモリセルのセンシング回路は、供給
電源電圧により駆動され、一方側端子がメモリに連結さ
れた電流ミラーと、該電流ミラーの他方側端子に出力端
が連結され、予め設定された特性に基づく量子化により
メモリセルにおけるしきい電圧の分布特性とは異なる分
布特性のしきい電圧に変換する第１量子化電圧発生回路
と、前記電流ミラーの他方側端子に出力端が連結され、
予め設定された特性に基づく量子化によりメモリセルに
おけるしきい電圧の分布特性とは異なる分布特性のしき
い電圧に変換する回路であって、前記第１量子化電圧発
生回路に対して量子化電圧を量子化電圧の間隔の半分だ
けシフトさせた第２量子化電圧発生回路と、前記電流ミ
ラー，第１量子化電圧発生回路及び第２量子化電圧発生
回路が共通連結されたノードから出力された電圧と基準
電圧分配器から出力された各基準電圧とを比較する比較
部と、該比較部の出力をデコーディングしてデジタル値
に出力するデコーディング論理回路と、を備えて構成さ
れる。
きい電圧を有するメモリセルのセンシング回路は、供給
電源電圧により駆動され、一方側端子がメモリに連結さ
れた電流ミラーと、該電流ミラーの他方側端子に出力端
が連結され、予め設定された特性に基づく量子化により
メモリセルにおけるしきい電圧の分布特性とは異なる分
布特性のしきい電圧に変換する第１量子化電圧発生回路
と、前記電流ミラーの他方側端子に出力端が連結され、
予め設定された特性に基づく量子化によりメモリセルに
おけるしきい電圧の分布特性とは異なる分布特性のしき
い電圧に変換する回路であって、前記第１量子化電圧発
生回路に対して量子化電圧を量子化電圧の間隔の半分だ
けシフトさせた第２量子化電圧発生回路と、前記電流ミ
ラー，第１量子化電圧発生回路及び第２量子化電圧発生
回路が共通連結されたノードから出力された電圧と基準
電圧分配器から出力された各基準電圧とを比較する比較
部と、該比較部の出力をデコーディングしてデジタル値
に出力するデコーディング論理回路と、を備えて構成さ
れる。
【００２５】請求項３記載の発明では、前記第２量子化
電圧発生回路が、前記第１量子化電圧発生回路の回路構
成の接地電圧に代えて、量子化電圧の間隔の半分の電源
電圧を印加する構成の回路からなる構成とした。
電圧発生回路が、前記第１量子化電圧発生回路の回路構
成の接地電圧に代えて、量子化電圧の間隔の半分の電源
電圧を印加する構成の回路からなる構成とした。
【００２６】請求項４記載の発明では、前記基準電圧分
配器が、各量子化電圧の間の中間値である基準電圧を発
生する構成とした。
配器が、各量子化電圧の間の中間値である基準電圧を発
生する構成とした。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。本発明に係る複数のしきい電圧を有
するメモリのセンシング回路は、図１に示したように、
複数のしきい電圧を有する複数個のメモリセルからなる
不揮発性メモリ１００と、前記複数個のメモリセル中、
選択されたメモリセルのビットラインに流れる電流を伝
達する電流ミラー200 と、２個の量子化電圧発生回路３
０１，３０２の出力を共通連結した複合量子化電圧発生
回路300 と、該複合量子化電圧発生回路３００により生
成された各電圧分布の中間値を有する各基準電圧を出力
する基準電圧分配器400 と、該基準電圧分配器４００の
出力が一方側端子に入力され、他方側端子に前記複合量
子化電圧発生回路３００の出力が入力される、少なくと
も１個以上の電圧比較器を備えた比較部５００と、該比
較部５００から出力する信号をデコーディングしてデジ
タル値(LSB,MSB) に出力するデコーディング論理回路６
００と、を包含して構成されている。
を用いて説明する。本発明に係る複数のしきい電圧を有
するメモリのセンシング回路は、図１に示したように、
複数のしきい電圧を有する複数個のメモリセルからなる
不揮発性メモリ１００と、前記複数個のメモリセル中、
選択されたメモリセルのビットラインに流れる電流を伝
達する電流ミラー200 と、２個の量子化電圧発生回路３
０１，３０２の出力を共通連結した複合量子化電圧発生
回路300 と、該複合量子化電圧発生回路３００により生
成された各電圧分布の中間値を有する各基準電圧を出力
する基準電圧分配器400 と、該基準電圧分配器４００の
出力が一方側端子に入力され、他方側端子に前記複合量
子化電圧発生回路３００の出力が入力される、少なくと
も１個以上の電圧比較器を備えた比較部５００と、該比
較部５００から出力する信号をデコーディングしてデジ
タル値(LSB,MSB) に出力するデコーディング論理回路６
００と、を包含して構成されている。
【００２８】そして、前記複合量子化電圧発生回路３０
０は、前記図５に示した構成を備え、前記選択されたメ
モリセルのしきい電圧の分布による電流の分布を、前記
しきい電圧の分布より狭い電圧分布に属するように変
え、しきい電圧の各分布間の間隔を任意に変化させて出
力する第１量子化電圧発生回路３０１と、該第１量子化
電圧発生回路３０１と同様に構成されるが、前記第１量
子化電圧発生回路３０１の構成における接地電圧VSS の
代わりに、量子化電圧の間隔に相当する基準電圧Vrefの
半分の電圧を印加するための電源電圧に連結された第２
量子化電圧発生回路３０２と、を備えて構成されてい
る。
０は、前記図５に示した構成を備え、前記選択されたメ
モリセルのしきい電圧の分布による電流の分布を、前記
しきい電圧の分布より狭い電圧分布に属するように変
え、しきい電圧の各分布間の間隔を任意に変化させて出
力する第１量子化電圧発生回路３０１と、該第１量子化
電圧発生回路３０１と同様に構成されるが、前記第１量
子化電圧発生回路３０１の構成における接地電圧VSS の
代わりに、量子化電圧の間隔に相当する基準電圧Vrefの
半分の電圧を印加するための電源電圧に連結された第２
量子化電圧発生回路３０２と、を備えて構成されてい
る。
【００２９】以下、このように構成された本発明に係る
複数のしきい電圧を有するメモリのセンシング回路の動
作に対し説明する。メモリ１００のしきい電圧が電流ミ
ラー２００により複合量子化電圧発生回路３００に入力
されてマッピングされ、第１量子化電圧発生回路３０１
では図２（Ａ）に示したように、マッピングされたしき
い電圧V0,V1,V2,V3(量子化電圧）に対して出力電流が急
に増加する階段状になる。
複数のしきい電圧を有するメモリのセンシング回路の動
作に対し説明する。メモリ１００のしきい電圧が電流ミ
ラー２００により複合量子化電圧発生回路３００に入力
されてマッピングされ、第１量子化電圧発生回路３０１
では図２（Ａ）に示したように、マッピングされたしき
い電圧V0,V1,V2,V3(量子化電圧）に対して出力電流が急
に増加する階段状になる。
【００３０】一方、第２電圧回路３０２はマッピングさ
れたしきい電圧V0,V1,V2,V3 （量子化電圧）に、該量子
化電圧の間隔に相当する基準電圧Vrefの１／２を加えた
量子化電圧V0＋Vref, V1＋Vref, V2＋Vref, V3＋Vrefに
対する電流を、図２（Ｂ）に示した階段状にさせる。
れたしきい電圧V0,V1,V2,V3 （量子化電圧）に、該量子
化電圧の間隔に相当する基準電圧Vrefの１／２を加えた
量子化電圧V0＋Vref, V1＋Vref, V2＋Vref, V3＋Vrefに
対する電流を、図２（Ｂ）に示した階段状にさせる。
【００３１】従って、複合量子化電圧発生回路３００の
出力は、図２（Ａ）に図２（Ｂ）を加えた、図２（Ｃ）
に示したようになり、これは、第１量子化電圧発生回路
３０１のみでしきい電圧の量子化を行わせ場合に比べ
て、各電流分布ΔＩ0 〜ΔＩn毎の傾き部分の電圧幅を
半分にし、しきい電圧（V0,V1,V2,V3)の分布幅が半分に
減少されることを示す。
出力は、図２（Ａ）に図２（Ｂ）を加えた、図２（Ｃ）
に示したようになり、これは、第１量子化電圧発生回路
３０１のみでしきい電圧の量子化を行わせ場合に比べ
て、各電流分布ΔＩ0 〜ΔＩn毎の傾き部分の電圧幅を
半分にし、しきい電圧（V0,V1,V2,V3)の分布幅が半分に
減少されることを示す。
【００３２】即ち、本発明に係る複合量子化電圧発生回
路３００は、第１量子化電圧発生回路３０１と共に、接
地電圧VSS の代わりに基準電圧Vrefの半分の電圧が印加
される第２電圧回路３０２を備え、これら量子化電圧発
生回路３０１，３０２の出力を共通連結させるようにし
たことで、しきい電圧の分布幅がより狭い電圧特性に変
換して、比較部５００に出力させることができるもので
ある。
路３００は、第１量子化電圧発生回路３０１と共に、接
地電圧VSS の代わりに基準電圧Vrefの半分の電圧が印加
される第２電圧回路３０２を備え、これら量子化電圧発
生回路３０１，３０２の出力を共通連結させるようにし
たことで、しきい電圧の分布幅がより狭い電圧特性に変
換して、比較部５００に出力させることができるもので
ある。
【００３３】比較部５００では、前記複合量子化電圧発
生回路３００から出力されるしきい電圧の分布を、基準
電圧分配器４００から出力する基準電圧Vref１〜Vref７
とそれぞれ比較する。そして、前記比較部５００の電圧
比較器の出力が、デコーディング論理回路６００に印可
され、該デコーディング論理回路６００でディジタル化
されてディジタル値ＬＳＢ、ＭＳＢに出力される。
生回路３００から出力されるしきい電圧の分布を、基準
電圧分配器４００から出力する基準電圧Vref１〜Vref７
とそれぞれ比較する。そして、前記比較部５００の電圧
比較器の出力が、デコーディング論理回路６００に印可
され、該デコーディング論理回路６００でディジタル化
されてディジタル値ＬＳＢ、ＭＳＢに出力される。
【００３４】尚、前記基準電圧Vref１〜Vref７は、しき
い電圧V0,V1,V2,V3 と電圧（V0＋Vref, V1＋Vref, V2＋
Vref, V3＋Vref )との間の中間値に設定される。
い電圧V0,V1,V2,V3 と電圧（V0＋Vref, V1＋Vref, V2＋
Vref, V3＋Vref )との間の中間値に設定される。
【００３５】
【発明の効果】以上説明したように、請求項１，２記載
の発明に係るセンシング回路によれば、しきい電圧の分
布幅を、基準電圧の最小値である各トランジスタのしき
い電圧に制限されることなくより狭くできるため、低電
圧下においても正確にメモリのセンシングを行い得ると
いう効果がある。
の発明に係るセンシング回路によれば、しきい電圧の分
布幅を、基準電圧の最小値である各トランジスタのしき
い電圧に制限されることなくより狭くできるため、低電
圧下においても正確にメモリのセンシングを行い得ると
いう効果がある。
【００３６】また、請求項３記載の発明によれば、簡便
な構成によって電圧分布を細分化し得るという効果があ
る。更に、請求項４記載の発明によれば、各しきい電圧
をより確実に判読できるという効果がある。
な構成によって電圧分布を細分化し得るという効果があ
る。更に、請求項４記載の発明によれば、各しきい電圧
をより確実に判読できるという効果がある。
【図１】本発明に係る複数のしきい電圧を有するメモリ
のセンシング回路の実施の形態を示す回路図である。
のセンシング回路の実施の形態を示す回路図である。
【図２】実施形態における量子化電圧発生回路の特性を
示したグラフである。
示したグラフである。
【図３】従来のセンシング回路の一例を示した回路図で
ある。
ある。
【図４】従来のセンシング回路の例の例を示した回路図
である。
である。
【図５】図４の量子化電圧発生回路を示した回路図であ
る。
る。
【図６】図４の量子化電圧発生回路の特性を示したグラ
フである。
フである。
１００…メモリセル ２００…電流ミラー ３００…複合量子化電圧発生回路 ３０１…第１量子化電圧発生回路 ３０２…第２量子化電圧発生回路 ４００…基準電圧分配器 ５００…比較部 ６００…デコーディング論理回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 17/18 G11C 11/34 H03M 1/00
Claims (4)
- 【請求項１】選択されたメモリセルのビットラインに流
れる電流を入力し、予め設定された特性に基づく量子化
によりメモリセルにおけるしきい電圧の分布特性とは異
なる分布特性のしきい電圧に変換する量子化電圧発生回
路として、第１量子化電圧発生回路と、該第１量子化電
圧発生回路に対して量子化電圧を量子化電圧の間隔の半
分だけシフトさせた第２量子化電圧発生回路と、を備
え、前記第１量子化電圧発生回路の出力と前記第２量子
化電圧発生回路の出力との加算値を、複数の基準値とそ
れぞれに比較してしきい電圧を判読するよう構成したこ
とを特徴とする複数のしきい電圧を有するメモリのセン
シング回路。 - 【請求項２】供給電源電圧により駆動され、一方側端子
がメモリに連結された電流ミラーと、 該電流ミラーの他方側端子に出力端が連結され、予め設
定された特性に基づく量子化によりメモリセルにおける
しきい電圧の分布特性とは異なる分布特性のしきい電圧
に変換する第１量子化電圧発生回路と、 前記電流ミラーの他方側端子に出力端が連結され、予め
設定された特性に基づく量子化によりメモリセルにおけ
るしきい電圧の分布特性とは異なる分布特性のしきい電
圧に変換する回路であって、前記第１量子化電圧発生回
路に対して量子化電圧を量子化電圧の間隔の半分だけシ
フトさせた第２量子化電圧発生回路と、 前記電流ミラー，第１量子化電圧発生回路及び第２量子
化電圧発生回路が共通連結されたノードから出力された
電圧と基準電圧分配器から出力された各基準電圧とを比
較する比較部と、 該比較部の出力をデコーディングしてデジタル値に出力
するデコーディング論理回路と、 を備えて構成されることを特徴とする複数のしきい電圧
を有するメモリのセンシング回路。 - 【請求項３】前記第２量子化電圧発生回路が、前記第１
量子化電圧発生回路の回路構成の接地電圧に代えて、量
子化電圧の間隔の半分の電源電圧を印加する構成の回路
からなることを特徴とする請求項２記載の複数のしきい
電圧を有するメモリのセンシング回路。 - 【請求項４】前記基準電圧分配器が、各量子化電圧の間
の中間値である基準電圧を発生することを特徴とする請
求項２又は３に記載の複数のしきい電圧を有するメモリ
のセンシング回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1140/1998 | 1998-01-16 | ||
| KR1019980001140A KR100280428B1 (ko) | 1998-01-16 | 1998-01-16 | 다수의문턱전압을가지는메모리셀을센싱하는회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11260082A JPH11260082A (ja) | 1999-09-24 |
| JP3125189B2 true JP3125189B2 (ja) | 2001-01-15 |
Family
ID=19531591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP713599A Expired - Fee Related JP3125189B2 (ja) | 1998-01-16 | 1999-01-14 | 複数のしきい電圧を有するメモリのセンシング回路 |
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|---|---|
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| KR (1) | KR100280428B1 (ja) |
| DE (1) | DE19839108C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TWI261261B (en) * | 2005-07-29 | 2006-09-01 | Winbond Electronics Corp | Sensing circuit for multi-level flash memory |
| US7616029B1 (en) * | 2007-10-09 | 2009-11-10 | Lattice Semiconductor Corporation | Hysteresis-based processing for applications such as signal bias monitors |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2630573B1 (fr) * | 1988-04-26 | 1990-07-13 | Sgs Thomson Microelectronics | Memoire programmable electriquement avec plusieurs bits d'information par cellule |
| US5163021A (en) * | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
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1998
- 1998-01-16 KR KR1019980001140A patent/KR100280428B1/ko not_active IP Right Cessation
- 1998-07-14 TW TW087111426A patent/TW385447B/zh not_active IP Right Cessation
- 1998-07-30 US US09/124,915 patent/US5943272A/en not_active Expired - Lifetime
- 1998-08-27 DE DE19839108A patent/DE19839108C2/de not_active Expired - Fee Related
-
1999
- 1999-01-14 JP JP713599A patent/JP3125189B2/ja not_active Expired - Fee Related
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| DE19839108C2 (de) | 2003-02-06 |
| JPH11260082A (ja) | 1999-09-24 |
| KR100280428B1 (ko) | 2001-02-01 |
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| TW385447B (en) | 2000-03-21 |
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