JP3958318B2 - Ａ／ｄ変換器及びａ／ｄ変換システム - Google Patents

Description

本発明は、Ａ／Ｄ変換器に関し、特に、電源電圧や、温度、又は半導体素子の特性等の各変動に起因するＡ／Ｄ変換特性の劣化を抑制する技術に関する。

従来のＡ／Ｄ変換器の構成を図１２に示す。同図に示したＡ／Ｄ変換器は、フルフラッシュ型のＡ／Ｄ変換器であって、参照電圧生成回路７０１と、差動増幅回路列７０２と、電圧比較回路列７０３と、エンコード回路７０５とから構成される。

前記参照電圧生成回路７０１は、高圧側端子７０１ａに与えられる高圧側基準電圧と低圧側端子７０１ｂに与えられる低圧側基準電圧との間の電圧を複数個（ｎ個）の抵抗Ｒ１〜Ｒｎにより分圧して、複数の参照電圧ＶＲ１〜ＶＲｎ＋１を生成している。前記生成された参照電圧ＶＲ１〜ＶＲｎ＋１は、差動増幅回路列７０２に入力される。この差動増幅回路列７０２は、ｎ＋１個の差動増幅回路Ａ１〜Ａｎ＋１を有し、これ等の差動増幅回路は、各々、同時に、アナログ信号電圧入力端子７０４から入力されたアナログ信号電圧と、対応する参照電圧ＶＲ１〜ＶＲｎ＋１との差電圧を電源電圧にまで増幅して、相補的な非反転出力電圧と反転出力電圧とを出力する。電圧比較回路列７０３は、ｎ＋１個の電圧比較回路Ｃｒ１〜Ｃｒ＋１を有し、これ等の電圧比較回路は、各々、同時に、対応する前段の差動増幅回路からの非反転出力電圧と反転出力電圧との大小を比較する。エンコード回路７０５は、前記電圧比較回路列７０３から出力されたｎ＋１個の比較結果を変換して、所定の分解能を持つ１つのディジタルデータ信号を出力する。

前記のような並列構成を有する従来のＡ／Ｄ変換器は、積分型、直並列型、パイプライン型などの種々のＡ／Ｄ変換器と比較して、高速なＡ／Ｄ変換が可能という長所を有する一方、分解能が大きくなるほど差動増幅回路及び電圧比較回路の個数が増加して、消費電力及び占有面積が増大する短所を有している。

前記の短所の改善を図ったＡ／Ｄ変換器として、例えば特許文献１では、差動増幅回路の出力を抵抗等で分圧して補間する技術を開示している。この技術では、互いに隣接する２個の差動増幅回路の出力電圧間を補間し、その補間電圧を用いて電圧比較回路において電圧比較するため、補間しない場合と比較して、差動増幅回路の個数を補間ビット分の１に低減することができ、消費電力及び占有面積を削減することが可能である。

また、従来、例えば特許文献２では、更に消費電力の削減を図ったＡ／Ｄ変換器として、電圧比較回路としてダイナミック型の電圧比較回路を用いたＡ／Ｄ変換器を開示している。この技術では、一般的なＡ／Ｄ変換器で用いられている高速動作及び応答性に優れた定電流型電圧比較回路に代えて、一定電流を必要としないダイナミック型電圧比較回路を用いるため、消費電力を大幅に削減することが可能である。
特開平４−４３７１８号公報 特開２００３−１５８４５６号公報

ところで、近年では、半導体素子の製造プロセスの微細化に伴い、電源電圧が低く設定されている。このような低い電源電圧の下では、Ａ／Ｄ変換器に備える複数の電圧比較回路の入力ダイナミックレンジは狭くなっている。

このような観点から、発明者が前記特許文献１及び特許文献２を含む従来のＡ／Ｄ変換器を検討したところ、従来のＡ／Ｄ変換器では、電圧比較回路の入力ダイナミックレンジが狭くなるのに伴い、差動増幅回路の出力レンジのマージンが少なくなっている。このため、従来のＡ／Ｄ変換器では、トランジスタの閾値電圧の変動に代表される半導体素子の製造プロセスの変動や、電源電圧の変動、又は温度変動が生じると、電圧比較回路の入力ダイナミックレンジと差動増幅回路の出力ダイナミックレンジとが各々変化して、一致しなくなり、Ａ／Ｄ変換精度が低化する問題が発生することが判った。

本発明は、前記課題を解決するものであり、その目的は、フラッシュ型のＡ／Ｄ変換器において、半導体素子のプロセス変動等に起因する差動増幅回路の出力ダイナミックレンジと電圧比較回路の入力ダイナミックレンジとの不一致を簡単な構成でもって抑制して、Ａ／Ｄ変換精度の向上を図ることにある。

以上の目的を達成するため、本発明では、半導体素子の製造プロセスの変動に起因して、差動増幅回路の出力ダイナミックレンジが電圧比較回路の入力ダイナミックレンジに精度良く一致しなくなる状況となっても、その差動増幅回路の出力ダイナミックレンジを調整する調整回路を別途配置する構成を採用する。

具体的に、請求項１記載の発明のＡ／Ｄ変換器は、複数の参照電圧を生成する参照電圧生成回路と、前記参照電圧生成回路が生成する参照電圧に対応して備えられ、各々、対応する参照電圧と、共通の入力信号電圧とが入力され、前記対応する参照電圧と前記入力信号電圧との電圧差を増幅して、相補電圧である非反転出力電圧と反転出力電圧とを出力する複数の差動増幅回路と、前記複数の差動増幅回路に対応して備えられ、各々、対応する差動増幅回路からの非反転出力電圧と反転出力電圧とを比較し、その大小関係に応じたディジタル信号を出力する複数の電圧比較回路と、前記複数の電圧比較回路から出力された複数のディジタル信号をコード化して、前記入力信号電圧に応じた１つのディジタルデータ信号として出力するコード化回路と、前記複数の差動増幅回路の非反転出力電圧及び反転出力電圧を、前記複数の電圧比較回路の入力レンジの範囲内に調整する調整回路とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記調整回路は、前記差動増幅回路と同一の回路及び形状で構成され、且つ前記差動増幅回路に供給される電圧と同一電圧が供給されて、コモンモード電圧を出力する差動増幅回路レプリカと、前記差動増幅回路レプリカから出力されるコモンモード電圧が所定の基準電圧と一致するように帰還制御電圧を発生して、前記帰還制御電圧を前記差動増幅回路レプリカに帰還する演算増幅回路とを備え、前記演算増幅器からの帰還制御電圧は、前記複数の差動増幅回路にも帰還されることを特徴とする。

請求項３記載の発明は、前記請求項２記載のＡ／Ｄ変換器において、前記調整回路は、更に、前記差動増幅回路レプリカと前記演算増幅回路との間に配置され、前記電圧比較回路と同一の回路及び形状で構成され、且つ前記差動増幅回路レプリカからのコモンモード電圧を受け、このコモンモード電圧に応じた電圧値のコモンモード電圧を出力する電圧比較回路レプリカを備え、前記演算増幅回路は、前記電圧比較回路レプリカからのコモンモード電圧が所定の基準電圧と一致するように帰還制御電圧を発生することを特徴とする。

請求項４記載の発明は、前記請求項３記載のＡ／Ｄ変換器において、前記調整回路は、更に、前記電圧比較回路レプリカと前記演算増幅回路との間に配置され、前記電圧比較回路レプリカからのコモンモード電圧を入力し、このコモンモード電圧の平均電圧を生成する平均電圧生成回路を備え、前記演算増幅回路は、前記平均電圧生成回路からのコモンモード電圧の平均電圧が前記所定の基準電圧と一致するように帰還制御電圧を発生することを特徴とする。

請求項５記載の発明は、前記請求項４記載のＡ／Ｄ変換器において、前記調整回路は、更に、前記演算増幅回路の出力側に配置され、前記演算増幅回路からの帰還制御電圧の高周波数成分を除去するローパスフィルタを備えることを特徴とする。

請求項６記載の発明は、前記請求項２〜５の何れか１項に記載のＡ／Ｄ変換器において、前記調整回路は、更に、前記所定の基準電圧を発生して出力する基準電圧出力回路を有し、前記基準電圧出力回路は、複数の基準電圧を発生する基準電圧発生回路と、選択信号を受け、前記基準電圧発生回路で発生した複数の基準電圧の何れか１つを前記選択信号により選択して、前記所定の基準電圧として出力する選択回路とを備えることを特徴とする。

請求項７記載の発明は、前記請求項６記載のＡ／Ｄ変換器において、前記基準電圧出力回路は、外部から制御信号を受け、前記制御信号に基づいて前記選択信号を生成して前記選択回路に出力するデコーダーを備えることを特徴とする。

請求項８記載の発明は、前記請求項６記載のＡ／Ｄ変換器において、前記調整回路に備える基準電圧出力回路は、電源とグランドとの間に配置され、直列に接続された複数の抵抗から成る抵抗ラダーにより構成され、前記複数の抵抗の端子間に各々異なる基準電圧を発生させることを特徴とする。

請求項９記載の発明は、前記請求項６記載のＡ／Ｄ変換器において、前記複数の電圧比較回路は、各々、対応する差動増幅回路からの非反転出力電圧及び反転出力電圧を各々ゲートに受け、リニア領域で動作する２個のＮＭＯＳ型トランジスタを有する入力トランジスタ部と、前記２個のＮＭＯＳ型トランジスタのドレインに接続され、クロスインバータラッチを構成する正帰還部とを有することを特徴とする。

請求項１０記載の発明は、前記請求項９記載のＡ／Ｄ変換器において、前記基準電圧出力回路が有する基準電圧発生回路は、複数の電圧生成回路を有し、前記複数の電圧生成回路は、各々、相互に異なる１つの基準電圧を生成し、且つダイオード接続部及び前記ダイオード接続部に接続された２個の抵抗を有し、前記ダイオード接続部の内部の所定ノードの電圧、又は前記ダイオード接続部と前記２個の抵抗の接続点との何れか一方に生成されるノード電圧を前記１つの基準電圧として出力することを特徴とする。

請求項１１記載の発明は、前記請求項１０記載のＡ／Ｄ変換器において、前記２個の抵抗は、各々、正の温度依存特性を持つ抵抗で構成されることを特徴とする。

請求項１２記載の発明のＡ／Ｄ変換システムは、前記請求項７記載のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器に接続された適応回路とを備えたＡ／Ｄ変換システムであって、前記適応回路は、前記Ａ／Ｄ変換器に備える基準電圧出力回路が発生する前記所定の基準電圧を適応制御することを特徴とする。

請求項１３記載の発明は、前記請求項１２記載のＡ／Ｄ変換システムにおいて、前記適応回路は、テスト信号を発生し、前記テスト信号を前記Ａ／Ｄ変換器に出力して、前記Ａ／Ｄ変換器で前記テスト信号をＡ／Ｄ変換させるテスト信号発生回路と、前記Ａ／Ｄ変換器での前記テスト信号のＡ／Ｄ変換特性を記憶するメモリと、前記メモリに記憶されたＡ／Ｄ変換特性を評価し、その評価結果に応じた制御信号を生成し、前記制御信号を前記Ａ／Ｄ変換器の基準電圧出力回路に備えるデコーダーに出力する制御信号生成回路とを備えたことを特徴とする。

以上により、請求項１〜１３記載の発明では、調整回路が、各差動増幅回路の非反転出力電圧及び反転出力電圧を含む出力レンジを調整するので、その各差動増幅回路の出力レンジが半導体素子の製造プロセスの変動に起因してバラツキを生じていた場合であっても、その各差動増幅回路の出力レンジは各電圧比較回路の入力レンジに入って、Ａ／Ｄ変換精度が高くなる。

特に、請求項６〜１３記載の発明では、調整回路が差動増幅回路のコモンモード電圧を出力比較回路の入力レンジの中心電圧に相当する基準電圧に調整する場合に、その基準電圧をも調整可能であるので、その基準電圧自体が回路設計時と実回路とで異なったり、電源電圧の変動や温度変動に起因して変動した場合であっても、各差動増幅回路の出力レンジは各電圧比較回路の入力レンジに確実に入って、Ａ／Ｄ変換精度が高くなる。

以上説明したように、請求項１〜１３記載の発明によれば、半導体素子の製造プロセスの変動等に起因する差動増幅回路の出力レンジと電圧比較回路の入力レンジとの不一致を抑制できて、高Ａ／Ｄ変換精度を持つＡ／Ｄ変換器を実現することができる。

特に、請求項６〜１３記載の発明では、電源電圧の変動や温度変動等に起因して最適な基準電圧が変動した場合であっても、各差動増幅回路の出力レンジを各電圧比較回路の入力レンジに確実に入れることが可能であり、より一層にＡ／Ｄ変換精度の向上を図ることができる。

以下、本発明の実施形態のＡ／Ｄ変換器を図面に基づいて説明する。

（実施形態１）
図１は本発明の実施形態１のＡ／Ｄ変換器の全体構成を示す回路図である。

同図において、Ａ／Ｄ変換器１００は、参照電圧生成回路１０１と、差動増幅回路列１０２と、電圧比較回路列１０３と、エンコード回路（コード化回路）１０５と、調整回路１０６とを備える。

前記参照電圧生成回路１０１は、高圧側端子１０１ａに与えられる高圧側基準電圧と低圧側端子１０１ｂに与えられる低圧側基準電圧との間の電圧を直列に接続された複数個（ｎ個）の抵抗Ｒ１〜Ｒｎにより分圧して、複数（ｎ＋１個）の参照電圧ＶＲ１〜ＶＲｎ＋１を生成している。

前記生成された参照電圧ＶＲ１〜ＶＲｎ＋１は、差動増幅回路列１０２に入力される。この差動増幅回路列１０２は、ｎ＋１個の差動増幅回路Ａ１〜Ａｎ＋１を有し、これ等の差動増幅回路は、各々、２つの入力端子を有し、その一方の入力端子にはアナログ信号電圧入力端子１０４からの入力アナログ信号電圧Ａｉｎが入力され、他方の入力端子には対応する１つの参照電圧ＶＲ１〜ＶＲｎ＋１が入力されていて、これ等の差動増幅回路が同時に、前記アナログ信号電圧入力端子１０４から入力されたアナログ信号電圧Ａｉｎと、対応する１つの参照電圧ＶＲ１〜ＶＲｎ＋１との差電圧を電源電圧にまで増幅して、相補的な非反転出力電圧と反転出力電圧とを出力する。

電圧比較回路列１０３は、クロック端子Ｃからのクロック信号に従って動作するｎ＋１個の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１を有し、これ等の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１は、各々、同時に、対応する前段の差動増幅回路からの非反転出力電圧と反転出力電圧とを受け、この両者の大小をクロック信号に従って所定周期毎に比較し、その比較結果をディジタル信号としてエンコード回路１０５に出力する。このディジタル信号は、例えば、比較結果に応じたＨレベル又はＬレベルのディジタル信号である。

前記エンコード回路１０５は、前記電圧比較回路列１０３から出力されたｎ＋１個のディジタル値の比較結果を変換して、所定の分解能の１つのディジタルデータ信号を生成して出力する。

そして、本発明の特徴的な構成である調整回路１０６は、差動増幅回路列１０２内の複数個の差動増幅回路Ａ１〜Ａｎ＋１の非反転出力電圧及び反転出力電圧のレベルが、電圧比較回路列１０３内の複数個の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の入力レンジ内になるように、帰還バイアス電圧（帰還制御電圧）Ｆｂを生成し、この帰還バイアス電圧Ｆｂを差動増幅回路Ａ１〜Ａｎ＋１に出力して、これ等の差動増幅回路Ａ１〜Ａｎ＋１のバイアス調整を実施する。この調整回路１０６の詳細については後述する。

次に、前記差動増幅回路列１０２内の差動増幅回路Ａ１〜Ａｎ＋１の構成を説明する。これ等の差動増幅回路は同一構成であって、以下、１個の差動増幅回路Ａｎの内部構成を図２に例示して説明する。図２において、差動増幅回路Ａｎは、前記アナログ信号電圧入力端子１０４からのアナログ信号電圧Ａｉｎをゲートに受けるＮＭＯＳ型トランジスタＭ１と、前記参照電圧生成回路１０１で生成された参照電圧ＶＲｎをゲートに受けるＮＭＯＳ型トランジスタＭ２とで構成される差動ペアを有する。これ等のトランジスタＭ１、Ｍ
２のソースには、定電流ＩＤＡを流す１個のＮＭＯＳ型トランジスタで構成された定電流源ＳＣ１の一端が接続され、この定電流源ＳＣ１の他端は接地される。一方、前記ＮＭＯＳ型トランジスタＭ１、Ｍ２のドレインは、各々、定電流Ｉ１、Ｉ１を流す１個のＰＭＯＳ型トランジスタで構成された定電流源ＳＣ２、ＳＣ３の一端が接続され、これ等の定電流源ＳＣ２、ＳＣ３の他端には電源電圧ＶＤＤＡが供給される。

更に、図２の差動増幅回路Ａｎにおいて、前記２個のトランジスタＭ１、Ｍ２と２個の定電流源ＳＣ２、ＳＣ３との接続点には、各々、ＰＭＯＳ型トランジスタＭ３、Ｍ４のソースが接続される。この両トランジスタＭ３、Ｍ４のドレインには、各々、負荷抵抗Ｒ１、Ｒ２の一端が接続され、これ等の負荷抵抗の他端は接地される。前記２個のＰＭＯＳ型トランジスタＭ３、Ｍ４は、カスコード回路を構成する。前記２個のＰＭＯＳ型トランジスタＭ３、Ｍ４と２個の負荷抵抗Ｒ１、Ｒ２との接続点には、各々、出力端子Ｖｏｂ、Ｖｏが接続されている。

前記の差動増幅回路Ａｎの動作を説明すると、次の通りである。一方のＮＭＯＳ型トランジスタＭ１には、アナログ信号電圧Ａｉｎに応じたドレイン電流ＩＤ１が流れ、他方のＮＭＯＳ型トランジスタＭ２には、参照電圧ＶＲｎに応じたドレイン電流ＩＤ２が流れる。これ等のドレイン電流ＩＤ１、ＩＤ２の合計値は定電流源ＳＣ１の定電流ＩＤＡに等しい（ＩＤ１＋ＩＤ２＝ＩＤＡ）。ここで、定電流源ＳＣ２、ＳＣ３の定電流Ｉ１、Ｉ１は、各々、前記ドレイン電流ＩＤ１、ＩＤ２よりも大値に設定される（Ｉ１＞ＩＤ１、ＩＤ２）。従って、２個のＰＭＯＳ型トランジスタＭ３、Ｍ４及び負荷抵抗Ｒ１、Ｒ２には、各々、差電流（Ｉ１−ＩＤ１）、（Ｉ１−ＩＤ２）が流れる。その結果、出力端子Ｖｏｂ、Ｖｏには、各々、次に示す出力電圧が現れる。

Ｖｏ ＝Ｒ１（Ｉ１−ＩＤ１）
Ｖｏｂ＝Ｒ２（Ｉ１−ＩＤ２）
いま、負荷抵抗Ｒ１、Ｒ２の抵抗値を同一値Ｒとすると、出力端子Ｖｏｂ、Ｖｏ間の電圧（Ｖｏ−Ｖｏｂ）は、
Ｖｏ−Ｖｏｂ＝Ｒ（ＩＤ２−ＩＤ１）
となる。本実施形態では、定電流源ＳＣ２、ＳＣ３を構成する２個のＰＭＯＳ型トランジスタの各ゲートに、前記調整回路１０６からの帰還バイアス電圧Ｆｂを入力することによって、その定電流源ＳＣ２、ＳＣ３の定電流Ｉ１、Ｉ１を調整すると、出力端子間の電圧（Ｖｏ−Ｖｏｂ）が調整されることになる。尚、電流源ＳＣ２、ＳＣ３に代えて、定電流源ＳＣ１を構成するＮＭＯＳ型トランジスタのゲートに調整回路１０６からの帰還バイアス電圧Ｆｂを入力しても良い。

続いて、前記Ａ／Ｄ変換器１００に含まれる調整回路１０６の内部構成について説明する。図３に示す調整回路１０６は、差動増幅回路レプリカ２０１と、電圧比較回路レプリカ２０２と、演算増幅回路２０３と、基準電圧出力回路２０４とを有する。

前記差動増幅回路レプリカ２０１は、前記差動増幅回路列１０２の差動増幅回路Ａ１〜Ａｎ＋１と同一の回路構成及び形状で構成されると共に、前記差動増幅回路Ａ１〜Ａｎ＋１の電源電圧ＶＤＤＡと同一電圧が供給されていて、その２つの入力端子には同一の電圧Ｖｏが入力されて、２つのコモンモード電圧を出力する。前記電圧比較回路レプリカ２０２は、前記電圧比較回路列１０３の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１と同一の回路構成及び形状で構成されていて、前記差動増幅回路レプリカ２０１からの２つのコモンモード電圧を受けて、この両電圧に応じた２つのコモンモード電圧を出力する。

前記電圧比較回路レプリカ２０２から出力された２つのコモンモード電圧は、これ等２つのコモンモード電圧を各々一端に受ける抵抗３０１及び抵抗３０２で構成される平均電圧生成回路３００に入力される。この平均電圧生成回路３００では、前記抵抗３０１と抵抗３０２との他端同士が接続され、この接続ノードは、電圧比較回路レプリカ２０２からの２つのコモンモード電圧間にオフセットが存在する場合に、この両コモンモード電圧の中点、すなわち平均コモンモード電圧を出力する。

更に、図３の調整回路１０６において、基準電圧出力回路２０４は、Ａ／Ｄ変換器１００の各電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の入力ダイナミックレンジの中心電圧に等しい１つの基準電圧を出力する。また、前記演算増幅回路２０３は、前記平均電圧生成回路３００からの平均コモンモード電圧と、前記基準電圧出力回路２０４の出力端子２０５から出力される１つの基準電圧とを受ける。この演算増幅回路２０３では、前記電圧比較回路レプリカ２０２から平均電圧生成回路３００を経た平均コモンモード電圧が、前記基準電圧出力回路２０４からの基準電圧（即ち、電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の入力ダイナミックレンジの中心電圧）と一致するように、帰還バイアス電圧を出力する。前記演算増幅回路１０３の出力側には、ローパスフィルタ４００が接続される。このローパスフィルタ４００は、抵抗４０１及び容量４０２により構成されていて、前記演算増幅回路２０３からの帰還バイアス電圧に含まれる高周波成分を除去する。この除去後の帰還バイアス電圧Ｆｂは、調整回路１０６内の差動増幅回路レプリカ２０１に帰還されると共に、出力端子２０６を経て、図１に示す差動増幅回路列１０２の差動増幅回路Ａ１〜Ａｎ＋１にも帰還される。

従って、本実施形態では、Ａ／Ｄ変換器１００を構成する差動増幅回路Ａ１〜Ａｎ＋１について、それ等を構成するトランジスタ、抵抗、容量等の半導体素子の製造上のばらつきに起因するプロセス変動が発生した場合には、それ等のプロセス変動と同様に、調整回路１０６内の差動増幅回路レプリカ２０１もプロセス変動が発生して、電圧比較回路レプリカ２０２から平均電圧生成回路３００を経た平均コモンモード電圧も変動する。しかし、この平均コモンモード電圧が基準電圧出力回路２０４の基準電圧と一致するように演算増幅回路２０３が帰還バイアス電圧を生成し、その高周波成分がローパスフィルタ４００で除去された後の帰還バイアス電圧Ｆｂが差動増幅回路レプリカ２０１及びＡ／Ｄ変換器１００内の複数の差動増幅回路Ａ１〜Ａｎ＋１にフィードバックされるので、電圧比較回路レプリカ２０２からの平均コモンモード電圧が基準電圧出力回路２０４の基準電圧と精度良く一致して、差動増幅回路レプリカ２０１のコモンモード電圧が比較回路レプリカ２０２の入力ダイナミックレンジの中心に位置する。その結果、差動増幅回路列１０２の差動増幅回路Ａ１〜Ａｎ＋１の非反転出力電圧及び反転出力電圧が、常に、電圧比較回路列１０３の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の入力ダイナミックレンジ内に精度良く入ることになる。

また、調整回路１０６内においては、特に、差動増幅回路レプリカ２０１の出力側には電圧比較回路レプリカ２０２が配置されているので、電圧比較回路列１０３内の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１について、それ等を構成するトランジスタ、抵抗、容量等の半導体素子の製造上のばらつきに起因するプロセス変動が発生した場合にも、それ等のプロセス変動と同様に、調整回路１０６内の電圧比較回路レプリカ２０２もプロセス変動が発生して、電圧比較回路レプリカ２０２からのコモンモード電圧も変動するが、前記と同様に、演算増幅回路２０３から出力される帰還バイアス電圧に基づいて、差動増幅回路列１０２の差動増幅回路Ａ１〜Ａｎ＋１の非反転出力電圧及び反転出力電圧が、常に、前記電圧比較回路列１０３の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の入力ダイナミックレンジ内に精度良く入ることになる。従って、差動増幅回路列１０２の差動増幅回路Ａ１〜Ａｎ＋１の製造プロセス変動だけでなく、電圧比較回路列１０３内の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の製造プロセス変動も発生した場合であっても、それらの電圧比較回路Ｃｒ１〜Ｃｒｎ＋１のプロセス変動に対処できて、差動増幅回路Ａ１〜Ａｎ＋１の非反転出力電圧及び反転出力電圧を、常に、電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の入力ダイナミックレンジ内により一層に精度良く入れることが可能である。

従って、本実施形態では、調整回路１０６内に電圧比較回路レプリカ２０２を配置したが、差動増幅回路列１０２内の差動増幅回路Ａ１〜Ａｎ＋１の製造プロセス変動のみを考慮する場合には、電圧比較回路レプリカ２０２を配置する必要はない。

更に、演算増幅回路２０３の出力側にはローパスフィルタ４００が配置されていて、演算増幅回路２０３からの帰還バイアス電圧に含まれる高周波ノイズが除去されるので、差動増幅回路レプリカ２０１及び差動増幅回路Ａ１〜Ａｎ＋１の動作に高周波ノイズの影響を与えることなく、安定した動作が得られる。尚、差動増幅回路列１０２の差動増幅回路Ａ１〜Ａｎ＋１の回路規模が十分に大きい場合には、それ等の寄生抵抗（配線抵抗）や、配線及び差動増幅回路自体が持つ寄生容量が大きいので、ローパスフィルタ４００と同じ効果があり、ローパスフィルタ４００を配置しなくても良い。

加えて、本実施形態では、電圧比較回路レプリカ２０２からのコモンモード電圧を平均電圧生成回路３００により平均して平均コモンモード電圧としたが、本発明はこれに限定されず、電圧比較回路レプリカ２０２の出力のオフセットが比較的小さい場合には、電圧比較回路レプリカ２０２の２つのコモンモード電圧の何れか一方を演算増幅回路２０３に入力しても良いのは、勿論である。

また、本実施形態では、差動増幅回路Ａ１〜Ａｎ＋１と電圧比較回路Ｃｒ１〜Ｃｒｎ＋１との個数を同数個としたが、本発明は、これに限定されず、その他、差動増幅回路Ａ１〜Ａｎ＋１の出力を抵抗等で数分圧（例えば２分圧）して補間して、電圧比較回路の個数の数分の１（例えば１／２）の差動増幅回路のみを備える場合にも、同様に適用可能である。

（基準電圧出力回路の内部構成）
次に、図３に示した調整回路１０６に備える基準電圧出力回路２０４について、その内部構成を図４に基づいて説明する。

図４に示した基準電圧出力回路２０４は、基準電圧発生回路５００と、スイッチ列５０２と、デコーダー５０１とを備える。前記基準電圧発生回路５００は、直列接続されたｎ＋１個の抵抗Ｒ１〜Ｒｎ＋１より成る抵抗ラダーを電源ＶＤＤＡとグランド間に配置して構成され、その各抵抗の両端子間に各々基準電圧を発生させるものである。また、前記スイッチ列（選択回路）５０２は、ｎ個のスイッチＳ１〜Ｓｎから成り、その何れか１個のスイッチを閉じることにより、前記基準電圧発生回路５００で発生されたｎ個の基準電圧のうち対応する１つの基準電圧を選択して、出力端子２０５から出力して、図３に示した演算増幅器２０３に入力する。更に、前記デコーダー５０１は、入力端子５０３を経て外部から制御信号ＣＳを受け、この制御信号ＣＳに応じて、前記スイッチ列５０２のｎ個のスイッチＳ１〜Ｓｎのうち何れか１個を選択する選択信号を生成して、この選択信号を対応するスイッチに出力する。

図４に示した基準電圧出力回路２０４は、以上の構成により、入力端子５０３を経た外部からの制御信号ＣＳに応じて、複数の基準電圧のうち１つを選択可能であるので、回路設計時の最適な基準電圧と実回路上の最適な基準電圧とが異なった場合であっても、基準電圧を外部から調整可能であって、更に動作マージンが拡大する。

（実施形態２）
次に、本発明の実施形態２のＡ／Ｄ変換器を図５に基づいて説明する。

図５は、前記図１に示したＡ／Ｄ変換器１００に備える電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の一例である。これ等の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１は同一構成であって、以下、電圧比較回路Ｃｒ１を例示して説明する。

図５に示した電圧比較回路Ｃｒ１は、高速動作及び低消費電力を特徴とするダイナミック型の電圧比較回路を示している。この電圧比較回路Ｃｒ１は、２個のＮＭＯＳ型トランジスタｍ１、ｍ２を含む入力トランジスタ部１０と、２個のＮＭＯＳ型トランジスタｍ３、ｍ４及び２個のＰＭＯＳ型トランジスタｍ７、ｍ８を含むクロスカップルインバータラッチ部より成る正帰還部１１とを備える。

前記入力トランジスタ部１０において、２個のＮＭＯＳ型トランジスタｍ１、ｍ２は、各々、そのゲートに、対応する差動増幅回路Ａ１からの非反転出力電圧ＩＮ＋と反転出力電圧ＩＮ−とが入力され、そのソースは接地される。また、前記正帰還部１１において、２個のＰＭＯＳ型トランジスタｍ７、ｍ８のソースには電源ＶＤＤが与えられ、２個のＮＭＯＳ型トランジスタｍ３、ｍ４のソースには、各々、前記入力トランジスタ部１０の２個のＮＭＯＳ型トランジスタｍ１、ｍ２のドレインが接続される。前記正帰還部１１のＰＭＯＳ型トランジスタｍ７、ｍ８の各ゲートには、相補の出力端子Ｑ、ＱＢが接続される。

また、前記正帰還部１１において、ＮＭＯＳ型トランジスタｍ３のドレインとＰＭＯＳ型トランジスタｍ７のドレインとの間には、ＮＭＯＳスイッチトランジスタｍ５が配置され、同様に、ＭＭＯＳ型トランジスタｍ４のドレインとＰＭＯＳ型トランジスタｍ８のドレインとの間には、ＮＭＯＳ型スイッチトランジスタｍ６が配置されている。これ等のＮＭＯＳ型スイッチトランジスタｍ５、ｍ６の配置位置は、前記位置に限定されない。更に、正帰還部１１において、ＰＭＯＳ型トランジスタｍ７のドレインと電源ＶＤＤとの間には、ＰＭＯＳ型スイッチトランジスタｍ９が配置され、同様に、ＰＭＯＳ型トランジスタｍ８のドレインと電源ＶＤＤとの間には、ＰＭＯＳ型スイッチトランジスタｍ１０が配置される。前記ＮＭＯＳ型スイッチトランジスタｍ５、ｍ６、及びＰＭＯＳ型スイッチトランジスタｍ９、ｍ１０の各ゲートには、クロック信号ＣＬＫが入力される。

前記入力トランジスタ部１０は、リニア領域にて動作し、各々のＮＭＯＳ型トランジスタｍ１、ｍ２のゲートに入力される差動増幅回路Ａ１の非反転出力電圧ＩＮ＋及び反転出力電圧ＩＮ−に応じて、それ等トランジスタｍ１、ｍ２のドレイン電圧が変化し、そのドレイン電圧の差分は、比較結果として正帰還部１１に出力される。正帰還部１１では、クロック信号ＣＬＫに応じて、入力トランジスタ部１０から出力される比較結果を電源電圧ＶＤＤに増幅し、その増幅した比較結果を保持すると共に、その増幅した比較結果をディジタル信号として出力端子Ｑ、ＱＢから出力する。

図５に示した電圧比較回路Ｃｒ１の動作を具体的に簡単に説明すると、次の通りである。クロック信号ＣＬＫが“Ｌｏｗ”の場合、ＮＭＯＳ型スイッチトランジスタｍ５、ｍ６はオフになり、ＰＭＯＳ型スイッチトランジスタｍ９、ｍ１０はオンになる。従って、正帰還部１１は動作せず、出力端子Ｑ、ＱＢは電源電圧ＶＤＤにプルアップされ、出力信号Ｑ、ＱＢは共に“Ｈｉｇｈ”に固定される（Ｒｅｓｅｔ状態）。このとき、電圧比較回路Ｃｒ１には電流は一切流れない。

その後、クロック信号が“Ｈｉｇｈ”になると、ＮＭＯＳ型スイッチトランジスタｍ５、ｍ６がオンに、ＰＭＯＳ型スイッチトランジスタｍ９、ｍ１０はオフになり、正帰還部１１は動作可能となる。この際、ＮＭＯＳ型トランジスタｍ１、ｍ２は、ゲート電圧に応じてドレイン電流が線形に変化するリニア領域で動作しており、ＮＭＯＳ型トランジスタｍ１には、そのゲート電圧に応じたドレイン電圧ＶＤＳ１が発生し、ＮＭＯＳ型トランジスタｍ２には、そのゲート電圧に応じたドレイン電圧ＶＤＳ２が発生する。正帰還部１１は、それ等のドレイン電圧の電圧差（ＶＤＳ１−ＶＤＳ２）を正帰還して、その電圧差を電源電圧（ＶＤＤ）レベルまで増幅し、その状態を保持する。例えば、両ドレイン電圧がＶＤＳ１＞ＶＤＳ２の場合では、その電圧差を正帰還し、出力端子Ｑは電源電圧ＶＤＤにまで、出力端子ＱＢはグランド（ＶＳＳ）まで増幅される。逆に、ＶＤＳ１＜ＶＤＳ２の場合では、その電圧差を正帰還し、出力端子Ｑはグランド（ＶＳＳ）まで、出力端子ＱＢは電源電圧ＶＤＤにまで増幅される（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。

前記Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態において、クロック信号が“Ｈｉｇｈ”になった後から入力信号ＩＮ＋、ＩＮ−に応じて電圧比較回路Ａ１の出力端子Ｑ、ＱＢの出力電圧差が電源電圧ＶＤＤに増幅されるまでの期間では、電流が流れるが、出力端子Ｑ、ＱＢでの出力電圧が保持される期間では、電流は流れない。

以上から、クロック信号が“Ｌｏｗ”の場合には、電流は一切流れず、クロック信号が“Ｈｉｇｈ”の場合には、電圧比較回路Ｃｒ１の出力端子Ｑ、ＱＢの出力電圧が増幅されるまでの期間は電流が流れるが、出力端子Ｑ、ＱＢの出力電圧が保持される期間は電流は流れないので、一定電流を常に必要とする一般的な定電流型比較回路と比較すると、図５に示したダイナミック型で比較回路Ａ１は、大幅に消費電力を削減できるメリットを有する。

図６は、前記図４に示した基準電圧出力回路２０４の別の一例を示している。図６に示した基準電圧出力回路２０４’は、図４の基準電圧出力回路２０４と比較すると、複数の基準電圧を発生する基準電圧発生回路８００の構成が異なる。この基準電圧発生回路８００は、複数個（ｎ個）の電圧生成回路８００ａ〜８００ｎを有する。これ等の複数個の電圧生成回路８００ａ〜８００ｎは、各々、１つの基準電圧を発生し、これ等の基準電圧は相互に異なる。この電圧生成回路８００ａ〜８００ｎのうち電圧生成回路８００ａを図７に例示して説明する。

図７の電圧生成回路８００ａは、前記図５に示した電圧比較回路Ｃｒ１とほぼ同様の構成を有する。異なる点は、図５の電圧比較回路Ｃｒ１が２個のＮＭＯＳ型トランジスタｍ３、ｍ４及び２個のＰＭＯＳ型トランジスタｍ７、ｍ８を含む正帰還部１１を有していたが、図７の電圧生成回路８００ａでは、前記正帰還部１１に代えて、ＮＭＯＳ型トランジスタｍ３、ｍ４及びＰＭＯＳ型トランジスタｍ７、ｍ８を含むダイオード接続部１５を有する点と、図５の電圧比較回路Ｃｒ１が２個のＮＭＯＳ型トランジスタｍ１、ｍ２を含む入力トランジスタ部１０を有していたが、図７の電圧生成回路８００ａでは、前記入力トランジスタ部１０に代えて、２個の抵抗Ｒ１、Ｒ２を有する点と、前記ＮＭＯＳ型スイッチトランジスタｍ５、ｍ６及びＰＭＯＳ型スイッチトランジスタｍ９、ｍ１０のゲートには、クロック端子ＣＬＫではなく、“Ｈｉｇｈ”レベルの電圧が常時印加される電圧固定端子ＰＯＷＤが接続される点である。前記電圧生成回路８００ａでは、ダイオード接続部１５のＰＭＯＳ型トランジスタｍ７のゲートに、基準電圧を取り出す取出し端子ＶＲＥＦが接続されている。

図７に示した電圧生成回路８００ａの構成は、図５に示した電圧比較回路Ｃｒ１の次の状態と等価である。即ち、図５の電圧比較回路Ｃｒ１において、クロック信号が“Ｈｉｇｈ”の状態、つまり、２個のＮＭＯＳ型スイッチトランジスタｍ５、ｍ６がオン、２個のＰＭＯＳ型スイッチトランジスタｍ９、ｍ１０がオフの状態では、正帰還部１１が動作可能となる。このとき、入力トランジスタ部１０の２個のＮＭＯＳ型トランジスタｍ１、ｍ２はゲート電圧によりドレイン電流が線形に変化するリニア領域で動作しており、一方のＮＭＯＳ型トランジスタｍ１にはそのゲートへの入力信号に応じたドレイン電圧ＶＤＳ１が発生し、他方のＮＭＯＳ型トランジスタｍ２にはそのゲートへの入力信号に応じたドレイン電圧ＶＤＳ２が発生する。そして、この電圧発生状態において前記動作可能となった正帰還部１１が増幅動作を開始する直前の定常状態が存在し、この電圧比較回路Ｃｒ１の定常状態の回路状態と、電圧生成回路８００ａは等価回路である。

従って、本実施形態では、図７に例示した電圧生成回路８００ａ及び８００ｂ〜８００ｎの構成、即ち、図５に例示した電圧比較回路Ｃｒ１及びＣｒ２〜Ｃｒｎ＋１の定常状態を用いて、電圧生成回路８００ａ〜８００ｎが各々１つの基準電圧を生成するので、電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の比較感度を最適にしながら、差動増幅回路Ａ１〜Ａｎ＋１の非反転出力電圧及び反転出力電圧を電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の入力ダイナミックレンジ内に精度良く入れる調整が可能である。

また、図７に示した電圧生成回路８００ａでは、低温時には、ＰＭＯＳ型トランジスタｍ７、ｍ８及びＮＭＯＳ型トランジスタｍ３〜ｍ６の閾値電圧が増加して、ＰＭＯＳ型トランジスタｍ７、ＮＭＯＳ型トランジスタｍ５、ｍ３及び抵抗Ｒ１を経て流れる動作電流、又は、ＰＭＯＳ型トランジスタｍ８、ＮＭＯＳ型トランジスタｍ６、ｍ４及び抵抗Ｒ２を経て流れる動作電流は、常温時と比較すると、少なくなる。逆に、高温時は、常温時と比較すると、前記動作電流は多くなる。従って、電圧生成回路８００ａは比較的大きな温度特性を持つことになる。この場合、正の温度依存を持つ抵抗素子を使用して抵抗Ｒ１及び抵抗Ｒ２を構成すると、これ等の抵抗Ｒ１、抵抗Ｒ２は、低温時には抵抗値が小さくなって、前記動作電流を増加させ、高温時には抵抗値が大きくなって前記動作電流を減少させるので、電圧生成回路８００ａの温度依存を打ち消すことが可能である。

尚、本実施形態では、図５に例示した電圧比較回路Ｃｒ１において、相補の出力端子Ｑ及び反転出力端子ＱＢを、各々、正帰還部１１のＰＭＯＳ型トランジスタｍ８、ｍ７の各ゲートに接続した構成に対応して、図７の電圧生成回路８００ａでは、ダイオード接続部１５のＰＭＯＳ型トランジスタｍ７のゲートに基準電圧取出し端子ＶＲＥＦを接続したが、その他、図８に例示するように、電圧比較回路Ｃｒ１’の相補の出力端子Ｑ、ＱＢが正帰還部１１の２個のＮＭＯＳ型トランジスタｍ３、ｍ４のソースに接続される場合には、これに対応して、図９に例示するように、電圧生成回路８００ａ’の基準電圧取出し端子ＶＲＥＦをダイオード接続部１５のＮＭＯＳ型トランジスタｍ３のソースに接続する構成としても良いのは、勿論である。

（実施形態３）
次に、本発明の実施形態３のＡ／Ｄ変換システムについて説明する。

図１０は、本実施形態のＡ／Ｄ変換システムの全体構成を示す。同図に示したＡ／Ｄ変換システム６００は、図１に示したＡ／Ｄ変換器１００と、このＡ／Ｄ変換器１００に接続された適応回路６０１とを備える。

前記適応回路６０１は、前記図１に示したＡ／Ｄ変換器１００の調整回路１０６に内蔵する基準電圧出力回路２０４、２０４’（図４及び図６参照）が発生する所定の基準電圧を適応制御（学習制御）して、適切な基準電圧とするものである。以下、この適応回路６０１の内部構成を説明する。尚、Ａ／Ｄ変換器１００に備える電圧比較回路Ｃｒ１〜Ｃｒｎ＋１は図５又は図８に示したダイナミック型電圧比較回路を採用しても良く、また、調整回路１０６の基準電圧出力回路２０４’に備える電圧発生回路８００ａ〜８００ｎは、図７又は図９に示した構成を採用しても良い。

前記適応回路６０１の内部構成を図１１に示す。同図の適応回路６０１は、Ａ／Ｄ変換器１００の電源立上げ時又は定期的にＡ／Ｄ変換器１００の通常動作に先立って動作するものであり、評価用のアナログテスト信号を発生するテスト信号発生回路６０５と、制御信号生成回路６０６と、メモリ６０７とを備える。

前記制御信号生成回路６０６は、前記電源立上げ時等において、前記テスト信号発生回路６０５から評価用のテスト信号を発生させてＡ／Ｄ変換器１００に入力させると共に、制御信号ＣＳを発生し、この制御信号ＣＳを前記図４又は図６に示した入力端子５０３を経てデコーダー５０１に入力して、このデコーダ５０１に初期値の選択信号を生成させる。その結果、図４又は図６に示した基準電圧出力回路２０４、２０４’では、初期値の基準電圧が選択されて、この基準電圧に基づいて差動増幅回路Ａ１〜Ａｎ＋１からの非反転出力電圧及び反転出力電圧が調整される。

このように前記差動増幅回路Ａ１〜Ａｎ＋１が出力電圧を調整された状態において、Ａ／Ｄ変換器１００が前記テスト信号発生回路６０５からの評価用のテスト信号をＡ／Ｄ変換すると、前記メモリ６０７は、そのＡ／Ｄ変換特性と、その制御信号ＣＳの値とを記憶する。

前記制御信号生成回路６０６は、２回目として、前記テスト信号発生回路６０５から評価用のテスト信号を再度発生させると共に、デコーダー５０１から次ステップの選択信号を生成させるように、制御信号ＣＳの値を変更する。メモリ６０７は、この状態でのＡ／Ｄ変換器１００のＡ／Ｄ変換特性と、その制御信号ＣＳの値とを記憶する。

その後、前記制御信号生成回路６０６は、前記２つのＡ／Ｄ変換特性を評価し、１回目のＡ／Ｄ変換特性の方が良好な場合には、１回目の制御信号ＣＳの値を適切制御信号とする。一方、２回目のＡ／Ｄ変換特性の方が良好な場合には、更に、前記テスト信号発生回路６０５から評価用のテスト信号を再度発生させると共に、デコーダー５０１から更に次ステップの選択信号を生成させるように、制御信号ＣＳの値を変更して、この状態での３回目のＡ／Ｄ変換特性とその制御信号ＣＳの値とをメモリ６０７に記憶して、２回目と３回目のＡ／Ｄ変換特性を評価する。以後は、前記の動作を繰り返す。

従って、本実施形態では、調整回路１０６の基準電圧出力回路２０４、２０４’から出力される適切な基準電圧が電源電圧の変動や経時劣化等に起因して変動した場合においても、その基準電圧を適切な電圧値に適応制御できるので、差動増幅回路Ａ１〜Ａｎ＋１からの非反転出力電圧及び反転出力電圧が電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の入力ダイナミックレンジに良好に入って、安定したＡ／Ｄ変換特性を得ることができる。

以上説明したように、本発明は、半導体素子のプロセス変動等に起因して差動増幅回路の出力電圧レンジが電圧比較回路の入力電圧レンジと一致しない場合であっても、それを一致するように差動増幅回路の出力電圧レンジを調整して、高精度なＡ／Ｄ変換器を得ることができるので、このＡ／Ｄ変換器をＤＶＤプレーヤやＤＶＤレコーダ、又はデジタルＴＶ等の民生機器のデジタルデータ再生システム等に広く用いると、有用である。

本発明の実施形態１のＡ／Ｄ変換器の全体構成を示すブロック図である。 同Ａ／Ｄ変換器に備える差動増幅回路の内部構成を示す図である。 同Ａ／Ｄ変換器に備える調整回路の内部構成を示すブロック図である。 同調整回路に備える基準電圧出力回路の内部構成を示す図である。 本発明の実施形態２のＡ／Ｄ変換器に備える電圧比較回路の内部構成を示す図である。 同Ａ／Ｄ変換器内の調整回路に備える基準電圧出力回路の内部構成を示す図である。 同基準電圧出力回路に備える電圧生成回路の内部構成を示す図である。 図５に示した電圧比較回路の内部構成の変形例を示す図である。 図７に示した電圧生成回路の内部構成の変形例を示す図である。 本発明の実施形態３のＡ／Ｄ変換システムの全体構成を示すブロック図である。 同Ａ／Ｄ変換システムに備える適応回路の内部構成を示すブロック図である。 従来のＡ／Ｄ変換器の構成の一例を示す図である。

符号の説明

１０ 入力トランジスタ部
１１ 正帰還部
１５ ダイオード接続部
１００ Ａ／Ｄ変換器
１０１ 参照電圧生成回路
１０２ 差動増幅回路列
Ａ１〜Ａｎ＋１ 差動増幅回路
１０３ 電圧比較回路列
Ｃｒ１〜Ｃｒｎ＋１ 電圧比較回路
１０５ エンコード回路（コード化回路）
１０６ 調整回路
２０１ 差動増幅回路レプリカ
２０２ 電圧比較回路レプリカ
２０３ 演算増幅器
２０４、２０４’ 基準電圧出力回路
３００ 平均電圧生成回路
４００ ローパスフィルタ
５００、８００ 基準電圧発生回路
８００ａ、８００ａ’
〜８００ｎ 電圧生成回路
５０１ デコーダー
５０２ スイッチ列（選択回路）
６００ Ａ／Ｄ変換システム
６０１ 適応回路
６０５ テスト信号発生回路
６０６ 制御信号生成回路
６０７ メモリ
Ｒ１、Ｒ２ 抵抗
ｍ１〜ｍ４ ＮＭＯＳ型トランジスタ
ｍ５〜ｍ１０ ＰＭＯＳ型トランジスタ

Claims (13)

1. 複数の参照電圧を生成する参照電圧生成回路と、
   前記参照電圧生成回路が生成する参照電圧に対応して備えられ、各々、対応する参照電圧と、共通の入力信号電圧とが入力され、前記対応する参照電圧と前記入力信号電圧との電圧差を増幅して、相補電圧である非反転出力電圧と反転出力電圧とを出力する複数の差動増幅回路と、
   前記複数の差動増幅回路に対応して備えられ、各々、対応する差動増幅回路からの非反転出力電圧と反転出力電圧とを比較し、その大小関係に応じたディジタル信号を出力する複数の電圧比較回路と、
   前記複数の電圧比較回路から出力された複数のディジタル信号をコード化して、前記入力信号電圧に応じた１つのディジタルデータ信号として出力するコード化回路と、
   前記複数の差動増幅回路の非反転出力電圧及び反転出力電圧を、前記複数の電圧比較回路の入力レンジの範囲内に調整する調整回路とを備えた
   ことを特徴とするＡ／Ｄ変換器。
2. 前記請求項１記載のＡ／Ｄ変換器において、
   前記調整回路は、
   前記差動増幅回路と同一の回路及び形状で構成され、且つ前記差動増幅回路に供給される電圧と同一電圧が供給されて、コモンモード電圧を出力する差動増幅回路レプリカと、
   前記差動増幅回路レプリカから出力されるコモンモード電圧が所定の基準電圧と一致するように帰還制御電圧を発生して、前記帰還制御電圧を前記差動増幅回路レプリカに帰還する演算増幅回路とを備え、
   前記演算増幅器からの帰還制御電圧は、前記複数の差動増幅回路にも帰還される
   ことを特徴とするＡ／Ｄ変換器。
3. 前記請求項２記載のＡ／Ｄ変換器において、
   前記調整回路は、更に、
   前記差動増幅回路レプリカと前記演算増幅回路との間に配置され、前記電圧比較回路と同一の回路及び形状で構成され、且つ前記差動増幅回路レプリカからのコモンモード電圧を受け、このコモンモード電圧に応じた電圧値のコモンモード電圧を出力する電圧比較回路レプリカを備え、
   前記演算増幅回路は、前記電圧比較回路レプリカからのコモンモード電圧が所定の基準電圧と一致するように帰還制御電圧を発生する
   ことを特徴とするＡ／Ｄ変換器。
4. 前記請求項３記載のＡ／Ｄ変換器において、
   前記調整回路は、更に、
   前記電圧比較回路レプリカと前記演算増幅回路との間に配置され、前記電圧比較回路レプリカからのコモンモード電圧を入力し、このコモンモード電圧の平均電圧を生成する平均電圧生成回路を備え、
   前記演算増幅回路は、前記平均電圧生成回路からのコモンモード電圧の平均電圧が前記所定の基準電圧と一致するように帰還制御電圧を発生する
   ことを特徴とするＡ／Ｄ変換器。
5. 前記請求項４記載のＡ／Ｄ変換器において、
   前記調整回路は、更に、
   前記演算増幅回路の出力側に配置され、前記演算増幅回路からの帰還制御電圧の高周波数成分を除去するローパスフィルタを備える
   ことを特徴とするＡ／Ｄ変換器。
6. 前記請求項２〜５の何れか１項に記載のＡ／Ｄ変換器において、
   前記調整回路は、更に、前記所定の基準電圧を発生して出力する基準電圧出力回路を有し、
   前記基準電圧出力回路は、
   複数の基準電圧を発生する基準電圧発生回路と、
   選択信号を受け、前記基準電圧発生回路で発生した複数の基準電圧の何れか１つを前記選択信号により選択して、前記所定の基準電圧として出力する選択回路とを備える
   ことを特徴とするＡ／Ｄ変換器。
7. 前記請求項６記載のＡ／Ｄ変換器において、
   前記基準電圧出力回路は、
   外部から制御信号を受け、前記制御信号に基づいて前記選択信号を生成して前記選択回路に出力するデコーダーを備える
   ことを特徴とするＡ／Ｄ変換器。
8. 前記請求項６記載のＡ／Ｄ変換器において、
   前記調整回路に備える基準電圧出力回路は、
   電源とグランドとの間に配置され、直列に接続された複数の抵抗から成る抵抗ラダーにより構成され、前記複数の抵抗の端子間に各々異なる基準電圧を発生させる
   ことを特徴とするＡ／Ｄ変換器。
9. 前記請求項６記載のＡ／Ｄ変換器において、
   前記複数の電圧比較回路は、各々、
   対応する差動増幅回路からの非反転出力電圧及び反転出力電圧を各々ゲートに受け、リニア領域で動作する２個のＮＭＯＳ型トランジスタを有する入力トランジスタ部と、
   前記２個のＮＭＯＳ型トランジスタのドレインに接続され、クロスインバータラッチを構成する正帰還部とを有する
   ことを特徴とするＡ／Ｄ変換器。
10. 前記請求項９記載のＡ／Ｄ変換器において、
    前記基準電圧出力回路が有する基準電圧発生回路は、複数の電圧生成回路を有し、
    前記複数の電圧生成回路は、各々、相互に異なる１つの基準電圧を生成し、且つダイオード接続部及び前記ダイオード接続部に接続された２個の抵抗を有し、前記ダイオード接続部の内部の所定ノードの電圧、又は前記ダイオード接続部と前記２個の抵抗の接続点との何れか一方に生成されるノード電圧を前記１つの基準電圧として出力する
    ことを特徴とするＡ／Ｄ変換器。
11. 前記請求項１０記載のＡ／Ｄ変換器において、
    前記２個の抵抗は、各々、正の温度依存特性を持つ抵抗で構成される
    ことを特徴とするＡ／Ｄ変換器。
12. 前記請求項７記載のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器に接続された適応回路とを備えたＡ／Ｄ変換システムであって、
    前記適応回路は、前記Ａ／Ｄ変換器に備える基準電圧出力回路が発生する前記所定の基準電圧を適応制御する
    ことを特徴とするＡ／Ｄ変換システム。
13. 前記請求項１２記載のＡ／Ｄ変換システムにおいて、
    前記適応回路は、
    テスト信号を発生し、前記テスト信号を前記Ａ／Ｄ変換器に出力して、前記Ａ／Ｄ変換器で前記テスト信号をＡ／Ｄ変換させるテスト信号発生回路と、
    前記Ａ／Ｄ変換器での前記テスト信号のＡ／Ｄ変換特性を記憶するメモリと、
    前記メモリに記憶されたＡ／Ｄ変換特性を評価し、その評価結果に応じた制御信号を生成し、前記制御信号を前記Ａ／Ｄ変換器の基準電圧出力回路に備えるデコーダーに出力する制御信号生成回路とを備えた
    ことを特徴とするＡ／Ｄ変換システム。

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