JP5471761B2 - 受信回路 - Google Patents

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本発明は、受信信号をAD変換してデジタルデータを復号する受信回路に関する。
近年、通信速度や処理速度の高速化に伴い、LSIチップ内における複数の回路ブロック間やLSIチップ間、或いは回路ボード間や装置間などでデジタルデータを高速に伝送することが求められている。このような高速信号伝送システムの受信回路は、AD変換回路,等化回路,タイミング再生回路などを有する。特に高速データ伝送を行うためには、AD変換回路の変換の高速化や高精度化などが求められる。例えば、AD変換回路を高速化するために並列に設けたコンパレータでデジタルデータに変換する並列型AD変換回路などが検討されている(例えば、特許文献1参照)。
ところが、並列接続されるAD変換回路の個数に応じて入力容量が増加し、動作周波数の上限が制限されてしまうという問題がある。そこで、高速動作が可能な再生型ダイナミックアンプや入力容量を低減可能な補間回路を用いたAD変換回路など、様々な技術が検討されている。例えば、AD変換回路の前段の差動増幅回路の出力ダイナミックレンジを後段の比較回路の入力ダイナミックレンジに一致させるための調整回路を有するAD変換回路などが検討されている(例えば、特許文献2参照)。或いは、フラッシュ型AD変換回路に高速化に適したダイナミックアンプを用いるAD変換回路などが検討されている(例えば、特許文献3参照)。
特開平05−75462号公報 特開2006−87064号公報 特開2007−318457号公報
ところが、ダイナミックアンプによりAD変換回路の高速化が可能になるが、ダイナミックアンプの出力電圧波形は時間とともに非線形的に変化し、入力信号の振幅に依存する性質がある。特にデータレートが遅い場合は飽和し、速い場合は立ち上がりが不十分になるため、後段の0/1判定器の判定タイミングが難しい。一方、ダイナミックアンプはクロックを必要とするため、後段の0/1判定器の判定タイミングとダイナミックアンプの動作タイミングとを調整する必要がある。更に、ダイナミックアンプを用いたフラッシュ型AD変換回路は、補間回路の出力とダイナミックアンプの出力の動作タイミングが異なるという問題がある。例えば、入力配線に挿入するバッファの段数で遅延時間を調整する方法が行われるが、遅延時間が固定され製造時の回路特性の乖離やバラツキがあるため、タイミング調整が適切に行われず、AD変換の精度が悪くなるという問題がある。
このように、ダイナミックアンプを用いたAD変換回路では動作タイミングを適切に制御できないという問題があった。
本発明の目的は、AD変換回路の動作タイミングを適正なタイミングに自動調整することができる高速信号伝送システムの受信回路を提供することである。
本発明の一形態では、受信回路は、アナログ信号をデジタル信号に変換するタイミング調整が可能なAD変換回路と、前記AD変換回路が出力するデジタル信号を等化して受信データを復号する等化復号回路と、前記AD変換回路の変換タイミングを変化させて前記AD変換回路または前記等化復号回路の出力信号を評価し、評価結果が予め設定した範囲内となる前記AD変換回路の変換タイミングを選択する調整回路とを有する。
高速信号伝送システムの受信回路は、AD変換回路の動作タイミングを適正なタイミングに自動調整するので、受信データを精度良く復号できる。
高速信号伝送システム100の一例を示す図である。 高速信号伝送システム900の一例を示す図である。 フラッシュ型AD変換器961の回路例を示す図である。 補間型のADC904の一例を示す図である。 再生型ダイナミックアンプDNAMPの回路例を示す図である。 0/1判定器DSの回路例を示す図である。 補間出力とサンプリングタイミングの関係を示す図である。 各実施形態に共通のADC104の一例を示す図である。 調整回路106の一例を示す図である。 EQ(等化回路)105_1の一例を示す図である。 ADC104の遅延量調整フローチャートを示す図である。 遅延量調整のタイミングチャートを示す図である。 第1実施形態の高速信号伝送システム100aの一例を示す図である。 第1実施形態の調整回路106aの一例を示す図である。 第1実施形態の受信回路103aのフローチャートを示す図である。 第2実施形態の高速信号伝送システム100bの一例を示す図である。 第2実施形態の調整回路106bの一例を示す図である。 第2実施形態の受信回路103bのフローチャートを示す図である。 第3実施形態の高速信号伝送システム100cの一例を示す図である。 第3実施形態の調整回路106cの一例を示す図である。 第3実施形態の受信回路103cのフローチャートを示す図である。 第4実施形態の高速信号伝送システム100dの一例を示す図である。 第4実施形態の調整回路106dの一例を示す図である。 遅延量制御信号発生部205の問題点と補正方法を示す図である。 第4実施形態の受信回路103dのフローチャートを示す図である。 第5実施形態の高速信号伝送システム100eの一例を示す図である。 タイミング調整回路109の一例を示す図である。 信号出力回路110の一例を示す図である。 第5実施形態の調整回路106eの一例を示す図である。 第5実施形態の受信回路103eのフローチャートを示す図である。 ADC104の遅延回路TDのその他の一例を示す図である。 遅延回路TDの一例を示す図である
以下、高速信号伝送システムの受信回路について、複数の実施形態を例に挙げて図面を用いて詳しく説明する。
先ず、各実施形態に共通の部分について説明する。図1は、各実施形態に係る受信回路103を用いる高速信号伝送システム100の一例を示すブロック図である。尚、高速信号伝送システム100は、送信回路101および受信回路103の初期化など動作タイミングを制御するためのシステム側のコントローラがある。例えば、高速信号伝送システム100がLSIチップ内の回路ブロック間やLSIチップ間或いは回路ボード間などの信号伝送に適用される場合は、それらの回路やボードが搭載される装置の制御部がシステム側のコントローラの役割を果たす。或いは、高速信号伝送システム100が通信システムなどの場合は、通信システムの保守運用などを行う制御装置が上記のシステム側のコントローラの役割を果たす。
図1において、送信回路101は、伝送線路151の特性インピーダンスにマッチングした出力インピーダンスを持つドライバ102を有する。そして、送信データはドライバ102から伝送線路151に送信信号として出力され、伝送線路151を経て受信回路103に入力される。
受信回路103は、ADC(アナログデジタル変換器(AD変換回路))104と、EQ/CDR(イコライザ/クロックデータリカバリ(等化復号回路))105と、調整回路106とを有する。受信回路103において、伝送線路151を介して入力するアナログの受信信号は、ADC104でサンプリングされてデジタル量に変換される。そして、EQ/CDR105は、デジタル処理によって伝送線路151における波形劣化を補償する。ここで、EQ/CDR105は、伝送線路151の特性を推定して補償を行う等化回路(EQ)部分と、等化回路で波形整形されたデータを基にしてタイミング推定を行い適切なタイミングでデータ判定を行って受信データを再生するクロックデータ再生回路(CDR)部分とを有する。また、調整回路106は、EQ/CDR105から出力される信号(等化前のバイパス信号や等化時の誤差信号或いは復号データなど)に基づいて、ADC104内部のサンプリングタイミング(AD変換タイミング)を制御する。
ここで、以降で説明する各実施形態の前提となる関連技術について説明する。図2は、図1の調整回路106が無い場合の高速信号伝送システム900の一例を示すブロック図である。図2において、送信回路901のドライバ902から出力された送信信号は伝送線路151を経て受信回路903に入力される。
受信回路903は、ADC904とEQ/CDR905とを有するが、図1の調整回路106に対応するブロックが無い。このため受信回路903のADC904は、伝送線路151から入力する受信信号を固定の変換タイミングでデジタル量に変換するだけである。そして、EQ/CDR905は、伝送線路151による波形劣化を補償する。
ADC904には、例えば図3に示すようなフラッシュ型のAD変換器961が用いられる。AD変換器961は、アンプやコンパレータなどを有するAD変換ブロックが並列に接続されており、逐次比較型などに比べて高速に変換することができる。例えば65nmCMOSテクノロジでAD変換器を製造した場合は数Gbps程度の速度で動作するが、抵抗分圧によるリファレンス電圧Vrefが与えられる全コンパレータに入力信号Vinを同時に入力する。このため、並列接続される個数(例えば(2^N−1)個(Nは量子化ビット数で例えば8ビットの場合255個))に応じて入力容量が大きくなり、動作周波数の上限が制限されてしまうという問題が生じる。AD変換器961の動作速度を速くするには、並列接続するAD変換ブロック数をできるだけ少なくする。
そこで、図4に示すように、高速動作が可能な再生型ダイナミックアンプと、入力容量の削減のための補間回路を用いたADC904が用いられる。図4において、ADC904は、入力信号Vinを変換ビット数分のリファレンス電圧Vrefと比較して0/1判定を行うサンプラー(Sampler)931と、エンコーダ(Encoder)932とを有する。尚、図4は量子化ビットが(N)ビット目と(N+1)ビット目の部分の回路を抽出して描いた図である。また、図4では、抵抗Raと抵抗Rbとを用いる補間回路によって(N)ビット目と(N+1)ビット目の間に1ビットを補間することができる。同様に、(N−1)ビットと(N)ビットの間なども1ビット補間され、全体で約2倍の量子化ビット数のAD変換器を実現することができる。
ADC904は、先ず前段のダイナミックアンプDNAMP(N),DNAMP(N+1)にそれぞれ与えられるリファレンス電圧Vref(N),Vref(N+1)と入力電圧との差動入力信号によって出力を高速に振幅させる。そして、後段の0/1判定器DS(N),DS(N+1)でそれぞれのダイナミックアンプDNAMPの出力電圧Va,Vbが閾値以上か否かを判定し、二値データを出力する。尚、0/1判定器DSは、例えばダイナミックアンプの出力が閾値以上の場合はデジタル値”1”に変換し、閾値未満の場合はデジタル値”0”に変換する回路である。また、閾値は各0/1判定器DSの内部または外部から与えられてもよい。さらに、0/1判定器DS(Na)は、補間回路の出力電圧Vabの0/1判定を行い、0/1判定器DS(N)とDS(N+1)の間の補間ビットを出力する。
[ダイナミックアンプDNAMPの回路例]
図5は、再生型のダイナミックアンプDNAMPの回路例および動作説明図である。このダイナミックアンプDNAMPは、図5の下部に示すように、クロック(CLK)が”S(サンプル)”の期間に入力差電圧(Vin+,Vin−)とリファレンス差電圧(Vr+,Vr−)とに基づく差電流を出力負荷容量Coで積分することにより出力差電圧(Vo+,Vo−)を出力する。クロック(CLK)が”R(リセット)”の期間にはダイナミックアンプDNAMPの差動出力端子間(Vo−とVo+との間)をトランジスタTr1でショートしてアンプ出力差電圧を0とする(ダイナミックアンプDNAMPの出力をリセットする)。
図6は、0/1判定器DSの回路例である。0/1判定器DSは、入力電圧(Vin)とリファレンス差電圧(Vr)とを比較するコンパレータで、Vin>Vrの場合はVo+が”1”,Vo−が”0”となり、Vin<Vrの場合はVo+が”0”,Vo−が”1”となる。尚、クロック(CLK)に同期して動作する。
ところが、ダイナミックアンプDNAMPを用いることで高速動作を実現できるが、図5の特性941に示したように、ダイナミックアンプDNAMPの動作開始直後はアンプ出力電圧が小さく(振幅不足)、時間が経過するに連れてアンプ出力電圧が増加し、最終的には電源電圧など回路の出力上限で飽和し、アンプ出力電圧波形は時間とともに非線形的に変化する。しかもこの特性は、入力信号の振幅に依存する。
一方、ダイナミックアンプDNAMPはクロックCLKに基づいて、後段の0/1判定器DSの判定タイミングとダイナミックアンプDNAMPの動作タイミングとを調整する。特に、ダイナミックアンプDNAMPを用いたフラッシュ型AD変換器の場合は、補間技術を適用する際に、ダイナミックアンプDNAMPおよびその後段の回路の動作タイミングを適切に調整する。
次に、この点について図7を用いて説明する。尚、図7は図4に示した2つのダイナミックアンプDNAMP(N+1),DNAMP(N)において、入力信号Vinのレベルがリファレンス電圧Vref(N)より大きく、Vref(N+1)より小さい場合の出力電圧Va,Vb(各ダイナミックアンプの差動電圧Vo+,Vo−)の変化の様子を示す図である。図7において、リファレンス電圧Vref(N+1)が入力されているダイナミックアンプDNAMP(N+1)の出力電圧Vaは負の方向に時間とともに増大する。一方、Vref(N)が入力されているダイナミックアンプDNAMP(N)の出力電圧Vbは正の方向に時間とともに増大する。そして、それぞれのダイナミックアンプDNAMP(N),DNAMP(N+1)の出力に接続される0/1判定回路DS(N),DS(N+1)により出力値(0または1)が判定される。また、抵抗Ra,Rbにより発生される中間電位Vab(点線部分)も、そのノードに接続される0/1判定回路DS(Na)により出力値(0または1)が判定される。尚、図7の例ではタイミングT1とT3の間で中間電位Vabは閾値より大きいので0/1判定回路DS(Na)の出力値は”1”になる。
ここで、各0/1判定回路は、回路内部または外部から基準レベル(閾値)が与えられ、閾値以上の場合は”1”を、閾値未満の場合は”0”をそれぞれ出力する。従って、中間電位Vabを適切に判定する(図7の場合は”1”に判定する)ためには、各ダイナミックアンプがタイミングT0で動作を開始してからタイミングT4でリセット動作を行なうまでの間のタイミングT1とT3との間で0/1判定回路DS(Na)を動作させる。そこで、各ダイナミックアンプの動作タイミングと0/1判定回路DS(Na)の動作タイミングとを調整するために、0/1判定回路DS(Na)への入力配線に挿入されるバッファの段数で遅延時間を調整する方法がある。ところが、製造時の回路特性の乖離やバラツキのため、タイミング調整が適切に行われない場合には正確なデジタル値に変換されない恐れがある。
一方、伝送信号のデータレートに応じてAD変換器の動作速度を可変する受信回路が考えられるが、例えば伝送信号のデータレートが低い場合にはAD変換器の動作速度が遅くなるので、AD変換器のダイナミックアンプの動作周波数も低くなり、ダイナミックアンプの出力の積分時間が長くなる。この場合、図7のタイミングT3以降のように、ダイナミックアンプの出力電圧が飽和する恐れがある。このような飽和が生じると、補間により生成している中間電位Vabが0近傍になり、その0/1判定器DS(Na)の判定結果は入力データ自身ではなく、ノイズに左右されてしまうという問題が生じる。例えば、図7において、AD変換器の出力誤差の期待値はノイズを考慮しない場合はタイミングT1以前およびタイミングT3以降において0.5となる。ところが、ノイズを考慮する場合はタイミングT1とタイミングT3の近傍付近で値が不定になるためタイミングT1とタイミングT3との間においても出力誤差の期待値は0にならず、出力誤差が生じる。
この結果、低速動作時のAD変換器の精度が低くなってしまうか、或いはある程度の精度(分解能)を維持しようとすると、AD変換器の動作周波数の下限が制限されてしまうという問題が生じる。そこで、以降で説明する各実施形態に係る受信回路103のADC104では、変換タイミングを自由に調整する。
次に、図1の高速信号伝送システム100の受信回路103におけるADC104の例とタイミング調整方法について説明する。
[ADC104の例とタイミング調整方法]
図8はADC104の例を示すブロック図である。尚、図8は、先に説明した図4のADC904に対応する図である。図8において、ADC104は、入力信号Vinを変換ビット数分のリファレンス電圧Vrefと比較して0/1判定を行うサンプラー(Sampler)131と、エンコーダ(Encoder)132とを有する。尚、図8は(N)ビット目と(N+1)ビット目の部分の回路を描いた図で、同様の回路が変換ビット数分だけ繰り返し並列に配置される。また、抵抗Raと抵抗Rbとを用いる補間回路により(N)ビット目と(N+1)ビット目の間に1ビットを補間することができる。同様に、(N−1)ビットと(N)ビットの間などダイナミックアンプDNAMPが配置される全ての間に1ビット分が補間され、約2倍のビット数を得ることができる。
先ず前段のダイナミックアンプDNAMP(N+1),DNAMP(N)は、リファレンス電圧Vref(N+1),Vref(N)と入力電圧との差動入力により出力を高速に振幅させる。そして、後段の0/1判定器DS(N+1),DS(N)との間に設けられた遅延回路TD3(N+1),TD3(N)は、ダイナミックアンプDNAMP(N+1),DNAMP(N)の出力電圧Va,Vbを調整信号CNTによって与えられる遅延量(所定時間)だけ遅延させる。所定時間だけ遅延された電圧Va,Vbは、0/1判定器DS(N+1),DS(N)によって閾値以上か否かを判定され、0または1の二値データに変換されてエンコーダ(Encoder)に出力される。例えば0/1判定器DS(N+1),DS(N)は、電圧VaまたはVbが閾値以上の場合はデジタル値”1”に変換し、閾値未満の場合はデジタル値”0”に変換する。尚、閾値は各0/1判定器DSの内部または外部から与えられる。
さらに、抵抗Raと抵抗Rbとを用いる補間回路の出力電圧Vabは遅延回路TD2(N)で所定時間だけ遅延されて0/1判定器DS(Na)に出力される。0/1判定器DS(Na)は、遅延回路TD2(N)で遅延された補間回路の出力電圧Vabの0/1判定を行い、0/1判定器DS(N)とDS(N+1)の間の補間ビットとしてエンコーダ(Encoder)132に出力する。エンコーダ132は、各0/1判定器が出力する複数の二値信号を所定の量子化階調のデジタルデータにエンコードして出力する。
ここで、図8において、データ入力ノードDinに接続されるダイナミックアンプの個数を低減するために補間技術が用いられる。補間技術は、ダイナミックアンプDNAMP(N)の出力とDNAMP(N+1)の出力との間に抵抗Ra,Rbを配置し、その中間電圧を判定する補間用の0/1判定器を設けることにより量子化数を増やす技術である。或いは、抵抗分圧ではなくアクティブ素子を用いて中間電圧を発生させる方法もある。
さらに、図8において、0/1判定器DS(N),DS(N+1)およびDS(Na)に二値判定のタイミングを与えるクロック信号CLKは、遅延回路TD1で所定時間だけ遅延される。
このように、0/1判定器DS(N),DS(N+1)およびDS(Na)の入力信号とクロック信号との相対的な時間関係は、遅延回路TD3(N),TD3(N+1)およびTD2(N)の遅延時間と遅延回路TD1の遅延時間とによって決まる。つまり、0/1判定器DS(N),DS(N+1)およびDS(Na)の入力信号をクロック信号に対してプラスの時間方向だけでなくマイナスの時間方向に遅延させることができる。尚、遅延回路TD3,TD2およびTD1の各遅延時間は、複数本のバス(Bus)を用いる遅延量の調整信号CNT(CNT3,CNT2およびCNT1)によって独立して制御される。尚、以降の説明において、遅延回路TD3,TD2およびTD1をまとめて記載する場合は遅延回路TDと称する。
ここで、図8に示したように補間回路がある場合に特に有効であるが、図8で補間回路が無い場合でも適用可能である。この場合、補間回路に対応する遅延回路TD2が不要となるが、各ダイナミックアンプDSの直接の出力信号を遅延させる遅延回路の遅延時間と、各クロック信号を遅延させる遅延回路の遅延時間とをそれぞれ独立して変えることにより、変換タイミングの調整を行うことができる。
[調整回路106]
図9は、調整回路106の一例を示すブロック図である。図9において、調整回路106は、比較器201と、期待値設定部202と、記憶部203と、制御部204と、遅延量制御信号発生部205とを有する。制御部204は、ADC104の遅延回路TDの遅延量を遅延量制御信号発生部205に出力する。遅延量制御信号発生部205は、制御部204から指示された遅延量に応じて、ADC104の遅延回路TD3,TD2およびTD1の各遅延量をそれぞれ制御する遅延量の調整信号CNTに変換してADC104に出力する。尚、制御部204は、調整回路106全体の処理タイミングなども制御する。例えば、期待値設定部202の設定タイミングや、比較器201の比較タイミングなどを制御する。
一方、比較器201は、EQ/CDR105から入力する信号と、期待値設定部202が出力する期待値とを比較し、比較結果を記憶部203に記憶する。ここで、記憶部203に記憶される比較結果は、制御部204が遅延量制御信号発生部205に出力した遅延量に関連付けて記憶される。また、制御部204は、記憶部203のアドレスを制御して情報を読み書きする。
このように、制御部204は、ADC104の遅延量を可変しながら比較器201の比較結果を記憶部203に記憶する動作を繰り返す。そして、制御部204は記憶部203に記憶された複数の比較結果を読み出して、比較結果が予め設定した範囲内であるか否かを判別し、これに対応する遅延量になるように遅延量制御信号発生部205を介してADC104の遅延量を制御する。尚、上記の処理はタイミング調整動作期間に行われ、比較結果が予め設定した範囲内となる遅延量をADC104に設定した後、通常の受信動作期間が開始される。また、EQ/CDR105から入力する信号(誤差信号など)および期待値設定部202が出力する期待値(一致不一致などのエラー数や誤差,変化量或いは特定パタンなど)は後に具体的な例を挙げて説明する各実施形態により異なる。
[EQ/CDR105の等化回路]
ここで、EQ/CDR105の等化回路の一例について図10を用いて説明する。図10は、DFE型(帰還判定型)の適応フィルタを用いた等化回路105_1の一例を示すブロック図である。図10において、等化回路105_1は、ADC104から入力するデータb0(n)を等化してデータout(n)を出力する。等化回路105_1は、フィルタ部301と、フィルタ部301の出力とその判定値との誤差信号e(n)に応じてフィルタ係数を更新する係数更新部302とを有する。フィルタ部301は、フィルタ部301の出力を0/1判定部DS2で判定した過去の結果を保持する遅延タップDLi(n)を有する。尚、iは遅延タップ数(フィルタ次数),nは処理サイクルをそれぞれ示す。
係数乗算部303は、入力b0(n)と各遅延タップの出力b1(n)からbi(n)にフィルタ係数c0(n)からci(n)を乗算する。加算部SUM1は、係数乗算部303の出力の和を求めてフィルタ部301から出力する。0/1判定器DS1は、フィルタ部301の出力を0または1の二値データに変換して復号データとして出力する。
一方、フィルタ部301の出力はスイッチSW1に入り、スイッチSW1はフィルタ部301の出力またはトレーニングデータを選択して0/1判定器DS2に出力する。尚、スイッチSW1は、受信回路103全体のシステム側から切り替えられ、トレーニングデータを用いてフィルタ部301を初期化する場合はR側に切り替えられ、通常の受信動作時にはL側に切り替えられる。
0/1判定器DS2の出力は、各遅延タップに入力されると共に、減算部DIF1に入力されてフィルタ部301の出力値との差分を求める(誤差信号e(n))。そして、誤差信号e(n)は係数更新部302に入力され、係数更新部302は、誤差信号に応じてフィルタ部301の係数乗算部303で乗算されるフィルタ係数c0(n)からci(n)を求める。尚、フィルタ係数c0(n)からci(n)の計算は、例えば(式1)に示すようなLMSアルゴリズムを用いることができる。
c(n+1)=c(n)+μ・b(n)・e(n) … (式1)
尚、b(n)は入力データb0(n)および各遅延タップの出力データb1(n)からbi(n)を示す。また、c(n)はnサイクル目のフィルタ係数c0(n)からci(n)を示し、c(n+1)は次のサイクル((n+1)サイクル目)のフィルタ係数c0(n+1)からci(n+1)を示す。
このように、EQ/CDR105の等化回路は、処理サイクル毎に誤差信号e(n)および復号データを出力する。
[ADC104の遅延量の調整手順]
次に、ADC104の遅延量の調整手順について図11のフローチャートを用いて順番に説明する。尚、遅延回路TD、0/1判定器DSの動作タイミングについては図12で詳しく説明する。
(ステップS101)受信回路103は動作を開始する。尚、受信回路103の動作は、タイミング調整期間の後、通常の受信動作期間が開始される。タイミング調整期間は、外部(高速信号伝送システム100全体のシステム制御部)から与えられる遅延量調整開始信号により開始される。尚、以降の処理は、タイミング調整期間に行われる。
(ステップS102)ADC104に設定する遅延量を初期化する。尚、遅延量の初期化は、例えば遅延時間を所定値(最大値,最小値或いは任意の値)に設定する。
(ステップS103)EQ/CDR105の初期化およびタイミング再生回路の復号タイミングをロックする。尚、EQ/CDR105の初期化は、例えば等化回路の適応フィルタの遅延タップのリセットやフィルタ係数の初期値を設定する。
(ステップS104)調整回路106によるADC104の遅延量の調整を開始する(調整回路106内部の遅延量調整動作の開始)。
(ステップS105)制御部204は、比較器201で比較する閾値として期待値や特定パタンなどを設定する。尚、期待値や特定パタンを用いない場合は本ステップは省略する。
(ステップS106)制御部204は、ADC104の遅延量を変える。例えば、ステップS102において、遅延量の初期値を最小値とした場合は、遅延量が大きくなる方向に遅延量を調整し、遅延量の初期値を最大値とした場合は、遅延量が小さくなる方向に遅延量を調整する。或いは、予め設定した複数の遅延量の中から選択するようにしてもよい。例えば、遅延量が大きくなる方向に遅延量を調整する場合は、遅延回路TD2,TD3の遅延時間が長くなる方向に調整信号CNTを与える。尚、調整信号CNTは、後に図32で説明する遅延回路によって異なり、例えばバラクタを用いる場合は容量が10pFずつ増加するようにバラクタに与える電圧を制御する。ここで、遅延回路TD1の遅延時間は最小値に固定しておく。この理由は、先に説明したように、0/1判定器DS(N),DS(N+1)およびDS(Na)の入力信号とクロック信号との相対的な時間関係は、遅延回路TD3(N),TD3(N+1)およびTD2(N)の遅延時間と遅延回路TD1の遅延時間とによって決まるからである。
このようにして、遅延量を単純に増加または減少させてその時の比較器201が出力する比較結果(誤差など)のデータ収集を行う。 (ステップS107)制御部204は、比較器201が出力する比較結果(誤差など)を遅延量に関連付けて記憶部202に記憶する。
(ステップS108)制御部204は、比較結果が所定値以下であるか否かを判別する。Noの場合はステップS106に戻り、Yesの場合はステップS109に進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップS106に戻り、全ての遅延量について比較結果を取得し終えた場合はステップS109に進む。
(ステップS109)制御部204は、記憶部203に記憶された比較結果の中から適切な遅延量を選択する。例えば、誤差である場合は、誤差が最小または所定値以下の遅延量を選択し、通常の受信動作期間のADC104の遅延量として設定する。
(ステップS110)以上で一連の遅延量調整処理を終了する。
このようにして、ADC104の遅延回路TDに比較結果が予め設定した範囲内となる遅延量を設定することができるので、受信回路103は、ADC104で受信信号を精度高くデジタルデータに変換することができる。
ここで、遅延量調整のタイミングチャートについて図12を用いて説明する。図12は、横軸に時間を取り、各信号のタイミングを示した図である。尚、いずれの制御信号も”High”でアクティブ状態を示している。
図12において、遅延量の調整期間と通常の受信動作期間とを示す遅延量調整開始信号が”1”になるとADC104の遅延回路TDの遅延量を調整する動作を開始する(タイミングT10)。そして、先ずADC104のダイナミックアンプDNAMP,遅延回路TD,0/1判定器DSおよびエンコーダ132などの回路を初期化する(タイミングT10からT11)。次に、EQ/CDR105の動作を開始し(タイミングT12)、等化回路の引き込みやタイミング再生回路の復号タイミングをロックする(タイミングT13)。調整回路106によるADC104の遅延量の調整を開始する(タイミングT14)。尚、この各回路の遅延量調整信号は、外部(システム)から与えられる遅延量調整開始信号とは異なり、調整回路106の内部で用いられる処理シーケンスを示す信号である。
次に、外部(システム)からパタン設定信号が与えられる場合は、特定パタンの出力を開始する(タイミングT15)。ここまでの処理で、ADC104の遅延回路TDの遅延量を可変できる状態になり、以降の処理で遅延量を変化させた時(タイミングT20,T22など)のエラー量などを取得して記憶部203に記憶する動作を行う(タイミングT21,T23など)。このようにして記憶部203に記憶された結果から比較結果が予め設定した範囲内となる遅延量をADC104の遅延回路TDに設定し(タイミングT24)、一連の遅延量の調整処理を終了する(タイミングT25)。この後、各回路の遅延量調整および特定パタンの出力などを終了し(タイミングT16)、システム側から与えられる遅延量調整開始信号が”0”になってタイミング調整期間が終了し、通常の受信動作期間を開始する(タイミングT17)。
ここで、遅延量調整開始信号やパタン設定信号を送信回路101および受信回路103に与えるためのシステム側のコントローラがある。例えば高速信号伝送システム100がLSIチップ内の回路ブロック間やLSIチップ間或いは回路ボード間などの信号伝送に適用される場合は、それらの回路やボードが搭載される装置の制御部がシステム側のコントローラに対応する。或いは、高速信号伝送システム100が通信システムなどの場合は、通信システムの保守運用などを行う制御装置が上記のシステム側のコントローラに対応する。
以上が各実施形態に共通の基本的なブロックおよび動作である。次に、先に説明した高速信号伝送システム100の具体的な実施形態について順番に説明する。
(第1実施形態)
第1実施形態に係る受信回路103aは、送信回路101aから送信されるトレーニングパタン(特定パタン)を受信する。そして、EQ/CDR105の復号データ(復号パタン)と受信回路103aで生成した同じ特定パタンとが一致するように、ADC104の遅延時間を調整する。図13は本実施形態における高速信号伝送システム100aの一例を示す図で、図1で説明した高速信号伝送システム100に対応する。尚、図1と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素や動作が少し異なる。
図13において、送信回路101aは、伝送線路151の特性インピーダンスにマッチングした出力インピーダンスを有するドライバ102aと、送信データとは別にシステム側から与えられるパタン設定信号に応じて調整用の特定パタンを生成する調整パタン生成部107を有する。そして、送信データまたは特定パタンはドライバ102aから伝送線路151に送信信号として出力され、伝送線路151を経て受信回路103aに入力される。ここで、伝送線路151は図2の伝送線路151と同じである。
受信回路103aは、ADC104と、EQ/CDR105aと、調整回路106aとを有する。受信回路103aにおいて、伝送線路151を介して入力するアナログの受信信号は、ADC104でサンプリングされてデジタル量に変換される。そして、EQ/CDR105aは、デジタル処理によって伝送線路151における波形劣化を補償し、復号データを調整回路106aに出力する。
調整回路106aは、EQ/CDR105aから出力される復号データと、システム側から与えられるパタン設定信号に応じて調整回路106a内部で生成する特定パタンとを比較して、比較結果が予め設定した範囲内の(予め設定した条件に合致する)AD変換タイミングになるようにADC104の内部のサンプリングタイミングを制御する。調整回路106aの一例を図14に示す。
図14において、調整回路106aは、比較器201aと、パタン選択部202a_1と、遅延量設定部202a_2と、記憶部203と、制御部204aと、遅延量制御信号発生部205とを有する。ここで、パタン選択部202a_1および遅延量設定部202a_2は、図1の期待値設定部202に対応し、比較器201aに期待値を出力する代わりに、EQ/CDR105aの復号データに合わせて頭出しした特定パタンを比較器201aに出力する。
例えば、パタン選択部202a_1は、システム側から与えられるパタン設定信号に応じて所定のトレーニングパタンを選択する。トレーニングパタンは、例えばPRBS7などの疑似ランダム符号を用い、送信回路101a側から送信される特定パタンと同じパタンを選択する。
そして、遅延量設定部202a_2は、パタン選択部202a_1が出力する特定パタンの頭出し(パタンの開始と終了のタイミング合わせ)を行い、比較器201aに出力する。
比較器201aは、EQ/CDR105aの復号データと遅延量設定部202a_2が出力する特定パタンとを比較し、一致または不一致などエラー数を記憶部203に出力する。
制御部204aは、遅延量制御信号発生部205を介してADC104の遅延回路TDに設定した遅延量に対応させて比較器201aが出力するエラー数を記憶部203に記憶する。そして、制御部204aは、記憶部203に記憶された複数の遅延量と対応するエラー数とを参照して、エラー数が最小になる(或いはエラー数が所定値以下になる)遅延量を選択し、遅延量制御信号発生部205を介してADC104の遅延回路TDに選択した遅延量を設定する。
尚、上記以外の調整回路106aの各ブロックおよび動作は、図9で説明した調整回路106と同じなので重複する説明は省略する。
次に、第1実施形態に係る受信回路103aおけるADC104の遅延量の調整するためのフローチャートについて図15を用いて説明する。尚、図15は先に説明した図11に対応する図で、図11と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図11と異なる処理について説明する。
(ステップS105a)パタン選択部202a_1は、システム側から与えられるパタン設定信号に応じて所定の特定パタンを選択し、遅延量設定部202a_2はパタンの開始と終了のタイミング合わせる頭出しを行い、比較器201aに出力する。
(ステップS107a)制御部204aは、比較器201aが出力するEQ/CDR105aの復号データと遅延量設定部202a_2が出力する特定パタンとの比較結果(一致または不一致などエラー数)を遅延量に関連付けて記憶部202に記憶する。
(ステップS108a)制御部204aは、比較結果(エラー数)が予め設計値として決められた所定値以下であるか否かを判別する。Noの場合はステップS106に戻り、Yesの場合はステップS109aに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップS106に戻り、全ての遅延量について比較結果を取得し終えた場合はステップS109aに進む。
(ステップS109a)制御部204aは、記憶部203に記憶された比較結果(エラー数)の中から最小または所定値以下のエラー数に対応する遅延量を選択する。そして、制御部204aは、遅延量制御信号発生部205を介してADC104の遅延回路TDの遅延量を設定する。
このようにして、第1実施形態に係る受信回路103aでは、特定パタンを送信回路101aから送信し、受信回路103aのADC104の遅延時間を変えながらEQ/CDR105aの復号データと特定パタンとを比較してエラー数が最小または所定値以下の遅延時間を選択する。これにより、ADC104の変換タイミングを比較結果が予め設定した範囲内になるように設定できるので、復号データのエラー数が少ない受信回路103aを実現することができる。
(第2実施形態)
第2実施形態に係る受信回路103bは、ADC104の遅延時間を変えながらEQ/CDR105の等化回路の誤差信号e(n)をモニタして誤差が最小(誤差の期待値が0)となるように誤差信号e(n)と誤差の期待値とを比較して比較結果が予め設定した範囲内となる遅延時間を選択する。図16は受信回路103bを使用する高速信号伝送システム100bの一例を示す図で、図1で説明した高速信号伝送システム100に対応する。尚、図1と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素または動作が少し異なる。
図16において、送信回路101は図1の送信回路101と同じものを示し、送信データをドライバ102から伝送線路151に送信する。
受信回路103bは、ADC104と、EQ/CDR105bと、調整回路106bとを有する。受信回路103bにおいて、伝送線路151を介して入力するアナログの受信信号は、ADC104でサンプリングされてデジタル量に変換される。そして、EQ/CDR105bは、デジタル処理によって伝送線路151における波形劣化を補償し、等化回路の誤差信号e(n)を調整回路106bに出力する。
調整回路106bは、EQ/CDR105bから出力される誤差信号e(n)と調整回路106b内部で与えられる誤差信号の期待値とを比較して、比較結果が予め設定した範囲内となるAD変換タイミングになるようにADC104の内部のサンプリングタイミングを制御する。調整回路106bの一例を図17に示す。
図17において、調整回路106bは、比較器201bと、誤差の期待値設定部202bと、記憶部203と、制御部204bと、遅延量制御信号発生部205とを有する。ここで、誤差の期待値設定部202bは、図1の期待値設定部202に対応し、比較器201bにEQ/CDR105の等化回路105_1が出力する誤差信号の期待値を比較器201bに出力する。
比較器201bは、EQ/CDR105の等化回路105_1が出力する誤差信号e(n)と誤差の期待値設定部202bが出力する誤差信号の期待値(この場合は誤差が0になることが求められるので誤差信号の期待値は0となる)とを比較し、比較結果の誤差(この場合は誤差信号e(n)自体に相当)を記憶部203に出力する。
制御部204bは、遅延量制御信号発生部205を介してADC104の遅延回路TDに設定した遅延量に関連付けて比較器201bが出力する誤差を記憶部203に記憶する。そして、制御部204bは、記憶部203に記憶された複数の遅延量に対応する誤差を参照して、誤差が最小になる(或いは誤差が所定値以下になる)遅延量を選択し、遅延量制御信号発生部205を介してADC104の遅延回路TDに設定する。
尚、上記以外の調整回路106bの各ブロックおよび動作は、図9で説明した調整回路106と同じなので重複する説明は省略する。
次に、第2実施形態に係る受信回路103bおけるADC104の遅延量の調整するためのフローチャートについて図18を用いて説明する。尚、図18は先に説明した図11に対応する図で、図11と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図11と異なる処理について説明する。
(ステップS105b)誤差の期待値設定部202bは、誤差信号の期待値として0を比較器201bに出力する。
(ステップS107b)制御部204bは、比較器201bが出力するEQ/CDR105の誤差信号e(n)と誤差信号の期待値との比較結果(誤差)を遅延量に関連付けて記憶部202に記憶する。
(ステップS108b)制御部204bは、比較結果(誤差)が予め設計値として決められた所定値以下であるか否かを判別する。Noの場合はステップS106に戻り、Yesの場合はステップS109bに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップS106に戻り、全ての遅延量について比較結果を取得し終えた場合はステップS109bに進む。
(ステップS109b)制御部204bは、記憶部203に記憶された比較結果(誤差)の中から最小または所定値以下の誤差に対応する遅延量を選択する。そして、制御部204bは、遅延量制御信号発生部205を介してADC104の遅延回路TDの遅延量を設定する。
このようにして、第2実施形態に係る受信回路103bでは、特定パタンを送信回路101から送信し、受信回路103bのADC104の遅延時間を変えながらEQ/CDR105の誤差信号e(n)と誤差信号の期待値との誤差が最小または所定値以下となる遅延時間を選択する。これにより、ADC104の変換タイミングを比較結果が予め設定した範囲内となるように設定できるので、復号データのエラー数が少ない受信回路103bを実現することができる。
(第3実施形態)
第3実施形態に係る受信回路103cは、先に説明した第1実施形態の受信回路103aと第2実施形態の受信回路103bとを複合する回路である。本実施形態では、先ず第1実施形態と同様に、トレーニングパタン(特定パタン)を送信回路101aから送信し、受信回路103cのADC104の遅延時間を変えながらEQ/CDR105の復号データと特定パタンとを比較する第1処理を行う。同時に第2実施形態と同様に、EQ/CDR105の等化回路の誤差信号e(n)をモニタして誤差が最小(誤差の期待値が0)となるように誤差信号e(n)と誤差の期待値とを比較する第2処理を行う。そして、第1処理と第2処理の比較結果を参照して比較結果が予め設定した範囲内となる遅延時間を選択する。図19は受信回路103cを使用する高速信号伝送システム100cの一例を示す図で、図1で説明した高速信号伝送システム100に対応する。尚、図1および図13と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素または動作が少し異なる。
図19において、送信回路101aは図13の送信回路101aと同じものを示し、送信データとは別にシステム側から与えられるパタン設定信号に応じて調整用の特定パタンを生成する調整パタン生成部107を有する。そして、送信データまたは特定パタンはドライバ102aから伝送線路151に送信信号として出力され、伝送線路151を経て受信回路103aに入力される。
受信回路103cは、ADC104と、EQ/CDR105cと、調整回路106cとを有する。受信回路103cにおいて、伝送線路151を介して入力するアナログの受信信号は、ADC104でサンプリングされてデジタル量に変換される。そして、EQ/CDR105cは、デジタル処理によって伝送線路151における波形劣化を補償し、等化回路の誤差信号e(n)および復号データを調整回路106cに出力する。
調整回路106cは、EQ/CDR105cから出力される復号データと、システム側から与えられるパタン設定信号に応じて調整回路106c内部で生成する特定パタンとを比較する。同時にEQ/CDR105cから出力される誤差信号e(n)と調整回路106c内部で与えられる誤差信号の期待値とを比較する。そして、これらの比較結果が予め設定した範囲内になるようにADC104の内部のサンプリングタイミングを制御する。調整回路106cの一例を図20に示す。
図20において、調整回路106cは、比較器201c_1および比較器201c_2と、誤差の期待値設定部202bと、パタン選択部202a_1と、遅延量設定部202a_2と、記憶部203と、制御部204cと、遅延量制御信号発生部205とを有する。尚、先に説明した図14,図17と同符号のものは同じブロックを示す。
例えば、パタン選択部202a_1は、図14で説明したようにシステム側から与えられるパタン設定信号に応じて所定のトレーニングパタンを選択する。そして、遅延量設定部202a_2は、パタン選択部202a_1が出力する特定パタンの頭出し(パタンの開始と終了のタイミング合わせ)を行い、比較器201c_2に出力する。比較器201c_2は、EQ/CDR105aの復号データと遅延量設定部202a_2が出力する特定パタンとを比較し、一致または不一致などエラー数を記憶部203に出力する。
一方、誤差の期待値設定部202bは、図17で説明したように比較器201c_1にEQ/CDR105の等化回路105_1が出力する誤差信号e(n)の期待値を比較器201c_1に出力する。比較器201c_1は、EQ/CDR105の等化回路105_1が出力する誤差信号e(n)と、誤差の期待値設定部202cが出力する誤差信号の期待値(この場合は誤差が0になることが求められるので誤差信号の期待値は0となる)とを比較する。そして、比較器201c_1は、制御部204cが指定した記憶部203の領域に比較結果の誤差(この場合は誤差信号e(n)の値に相当)を記憶する。
制御部204cは、遅延量制御信号発生部205を介してADC104の遅延回路TDに設定した遅延量に対応させて比較器201c_1および比較器201c_2の2つの比較結果を記憶部203に記憶する。そして、制御部204cは、記憶部203に記憶された複数の遅延量に対応する2つの比較結果を参照して、誤差が最小(或いは誤差が所定値以下)且つエラー数が最小(或いはエラー数が所定値以下)となる遅延量を選択し、遅延量制御信号発生部205を介してADC104の遅延回路TDに選択した遅延量を設定する。尚、比較器201c_2で復号データが特定パタンに一致しない場合は、誤差信号の値に関係なくエラー数を意図的に大きな値を記憶部203に出力するようにして、その時の遅延量は選択されなくてもよい。従って、復号データが誤っている場合の遅延量は記憶部203に記憶されない。
尚、上記以外の調整回路106cの各ブロックおよび動作は、図9で説明した調整回路106と同じなので重複する説明は省略する。
次に、第3実施形態に係る受信回路103cおけるADC104の遅延量の調整するためのフローチャートについて図21を用いて説明する。尚、図21は先に説明した図11に対応する図で、図11と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図11と異なる処理について説明する。
(ステップS105c)誤差の期待値設定部202bは、誤差信号の期待値(0)を比較器201c_1に出力する。同時に、遅延量設定部202a_2は、パタン選択部202a_1が出力する特定パタンの頭出し(パタンの開始と終了のタイミング合わせ)を行い、比較器201c_2に出力する。
(ステップS107c)制御部204cは、比較器201c_1が出力するEQ/CDR105の誤差信号e(n)と誤差信号の期待値との比較結果(誤差)と、比較器201c_2が出力するEQ/CDR105aの復号データと遅延量設定部202a_2が出力する特定パタンとの比較結果(エラー数)とを遅延量に関連付けて記憶部202に記憶する。
(ステップS108c)制御部204cは、比較結果の誤差およびエラー数の両方が予め設計値として決められたそれぞれの所定値以下であるか否かを判別する。Noの場合はステップS106に戻り、Yesの場合はステップS109cに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップS106に戻り、全ての遅延量について比較結果を取得し終えた場合はステップS109cに進む。
(ステップS109c)制御部204cは、記憶部203に記憶された比較結果(エラー数および誤差)の中から、比較結果が予め設定した範囲内の(予め設定した条件に合致する)遅延量を選択する。ここで、遅延量の選択方法として、例えばエラー数が0または所定値以下の遅延量のものを抽出し、その中から誤差が最小または所定値以下(予め設定した範囲内)のものを選択することができる。或いは、エラー数と誤差をそれぞれ小さいものから順番に番号付けして、エラー数の順番と誤差の順番の番号の和が最小の遅延量を選択してもよい。そして、制御部204cは、選択された遅延量を遅延量制御信号発生部205を介してADC104の遅延回路TDに設定する。
このようにして、第3実施形態に係る受信回路103cでは、特定パタンを送信回路101から送信し、受信回路103cのADC104の遅延時間を変えながらEQ/CDR105の誤差信号e(n)と誤差信号の期待値との誤差と、復号データのエラー数との両方の値を参照して、これらの値が予め設定した範囲内の(予め設定した条件に合致する)遅延時間を選択する。例えば、両方の比較結果がそれぞれ予め設定した範囲内となる遅延時間を選択する。これにより、エラー数が少なくても誤差が大きい場合や誤差が小さくてもエラー数が多い場合の遅延量を除外することができるので、ADC104の変換タイミングを第1実施形態または第2実施形態の場合より適切に遅延量を設定することができる。また、遅延量調整の収束速度を高めることもできる。
(第4実施形態)
第4実施形態に係る受信回路103dを用いる高速信号伝送システム100dでは、第1実施形態と同様に、トレーニングパタン(特定パタン)を送信回路101dから送信するが、図13の送信回路101aとは異なり、調整パタン生成部107の機能がドライバ102dに含まれている。送信回路101dのドライバ102dは、送信データに関係なく、システム側の遅延量調整開始信号のタイミングに応じて特定パタンに切り替えて出力できるようになっている。尚、特定パタンは、ランプ信号や正弦波など既知の信号波形である。
また、本実施形態に係る受信回路103dのADC104の遅延時間を変えながらEQ/CDR105dの等化前の入力信号(ADC104の出力信号)の処理サイクル前後の変化量を求める。そして求めた変化量と変化量の期待値との誤差が最小または所定値以下となる遅延時間を選択する。図22は受信回路103dを使用する高速信号伝送システム100dの一例を示す図で、図1で説明した高速信号伝送システム100に対応する。尚、図1と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素または動作が少し異なる。
図22において、送信回路101dは、送信データまたは特定パタンがドライバ102dから伝送線路151に送信信号として出力され、伝送線路151を経て受信回路103dに入力される。
受信回路103dは、ADC104と、EQ/CDR105dと、調整回路106dとを有する。受信回路103dにおいて、伝送線路151を介して入力するアナログの受信信号は、ADC104でサンプリングされてデジタル量に変換される。そして、EQ/CDR105dは、デジタル処理によって伝送線路151における波形劣化を補償し、等化回路の入力信号(ADC104の出力信号)を調整回路106dに出力する。
調整回路106dは、EQ/CDR105dでバイパスされるADC104の出力信号の変化量を求め、変化量の期待値と比較する。そして、この比較結果が予め設定した範囲内になるようにADC104の内部のサンプリングタイミングを制御する。調整回路106dの一例を図23に示す。
図23において、調整回路106dは、比較器201dと、変化量の期待値を設定する期待値設定部202dと、記憶部203と、制御部204dと、遅延量制御信号発生部205と、遅延タップ206と、減算器207とを有する。尚、先に説明した図9と同符号のものは同じブロックを示す。
図23において、EQ/CDR105dでバイパスされるADC104の出力信号は減算器207と遅延タップ206とに入力される。遅延タップ206は1つの処理サイクル毎に更新され、常に1つ前の処理サイクルのEQ/CDR105dでバイパスされるADC104の出力信号が保持される。従って、減算器207は、EQ/CDR105dでバイパスされるADC104の出力信号の処理サイクル前後の変化量を求めている。そして、比較器201dは、減算器207で求めた変化量と期待値設定部202dが出力する変化量の期待値との誤差を求め、記憶部203に出力する。
制御部204dは、遅延量制御信号発生部205を介してADC104の遅延回路TDに設定した遅延量に対応させて比較器201dの比較結果(誤差)を記憶部203に記憶する。そして、制御部204dは、記憶部203に記憶された遅延量に対応する比較結果(誤差)を参照して、誤差が最小(或いは誤差が所定値以下)となる遅延量を選択し、遅延量制御信号発生部205を介してADC104の遅延回路TDに選択した遅延量を設定する。尚、上記以外の調整回路106dの各ブロックおよび動作は、図9で説明した調整回路106と同じなので重複する説明は省略する。
ここで、本実施形態で使用する変化量の考え方について図24を用いて説明する。図24は、横軸に時間,縦軸にADC104の出力値を示す図で、特定パタンとしてランプ信号を使用する場合のADC104のサンプリングの様子を示している。単調増加の信号801の場合は、時間的に前後するサンプリングタイミングのADC104の出力値の変化量は一定になる。同様に、単調減少の信号802の場合も、時間的に前後するサンプリングタイミングのADC104の出力値の変化量は一定になる。ところが、ADC104では出力値をラッチしているため、誤動作時には出力値が変化しない場合が生じる。例えば、単調増加の信号801の場合、サンプリングタイミングT31の出力値803は、次のサンプリングタイミングT32では所定の変化量だけ増加した出力値804になることが期待されるが、誤動作によって出力値803のまま変化しない。同様に、単調減少の信号802の場合、サンプリングタイミングT33の出力値805は、次のサンプリングタイミングT34では所定の変化量だけ減少した出力値806になることが期待されるが、誤動作によって出力値805のまま変化しない。つまり、図23の比較器201dの比較結果によって、ランプ信号などの特定パタンを送受信する場合のサンプリング周期毎の変化量が期待値通りに変化しているか否かを判別することができる。
次に、第4実施形態に係る受信回路103dおけるADC104の遅延量の調整するためのフローチャートについて図25を用いて説明する。尚、図25は先に説明した図11に対応する図で、図11と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図11と異なる処理について説明する。
(ステップS105d)期待値設定部202dは、変化量の期待値を比較器201dに出力する。尚、送信回路101dのドライバ102dは、システム側の遅延量調整開始信号のタイミングに応じてランプ信号などの特定パタンを発生させて伝送線路151に送信信号として出力しているものとする。
(ステップS107d)制御部204dは、比較器201dが出力する減算器207で求めた変化量と期待値設定部202dが出力する変化量の期待値との誤差を遅延量に関連付けて記憶部202に記憶する。
(ステップS108d)制御部204dは、比較結果の誤差が予め設計値として決められた所定値以下であるか否かを判別する。Noの場合はステップS106に戻り、Yesの場合はステップS109dに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップS106に戻り、全ての遅延量について比較結果を取得し終えた場合はステップS109dに進む。
(ステップS109d)制御部204dは、記憶部203に記憶された比較結果(変化量の誤差)の中から最小または所定値以下の誤差に対応する遅延量を選択する。そして、制御部204dは、遅延量制御信号発生部205を介してADC104の遅延回路TDの遅延量を設定する。
このようにして、第4実施形態に係る受信回路103dでは、ランプ信号などの特定パタンを送信回路101dから送信し、受信回路103dのADC104の遅延時間を変えながらADC104の出力信号の変化量を求め、変化量の期待値との誤差が最小または所定値以下の遅延時間を選択する。これにより、ADC104の変換タイミングを受信回路103dが正常に動作する範囲内に設定することができる。ここで、受信回路103dが正常に動作する範囲とは、復号データのエラー数が0でなくてもよく、誤り訂正可能なエラー数を含む。従って、ADC104の変換タイミング(0/1判定器DSの判定タイミング)は、図7に示した適正範囲内にあればよく、最も誤差が小さいタイミングからずれていてもよい。 (第5実施形態)
第5実施形態に係る受信回路103eは、ランプ信号などの特定パタンを受信回路103e側で生成してADC104に入力し、ADC104の出力と特定パタンの期待値とを比較して遅延量を決定する。このように、本実施形態では受信回路103eで閉じた処理を行う。送信回路101は第2実施形態で説明した図16の送信回路101と同じものである。図26は受信回路103eを使用する高速信号伝送システム100eの一例を示す図で、図1で説明した高速信号伝送システム100に対応する。尚、図1と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素または動作が少し異なる。
図26において、送信データは送信回路101のドライバ102から伝送線路151に送信され、伝送線路151を経て受信回路103eに入力される。
受信回路103eは、ADC104と、EQ/CDR105dと、調整回路106eと、セレクタ107と、信号発生回路108(タイミング調整回路109および信号出力回路110)とを有する。ここで、EQ/CDR105dは第4実施形態で説明した図22のEQ/CDR105dと同じもので、デジタル処理によって伝送線路151における波形劣化を補償し、等化回路の入力信号(ADC104の出力信号)をそのまま調整回路106eに出力する。
受信回路103eにおいて、伝送線路151を介して入力する受信信号は、セレクタ107に入力される。セレクタ107は、受信信号と信号発生回路107の出力信号とを入力し、セレクタ信号によって選択された信号をADC104に出力する。セレクタ信号は、例えばシステム側のコントローラが出力する遅延量調整開始信号が用いられる。遅延量調整開始信号は、高速信号伝送システム101eの初期化時に受信回路103eのADC104の変換タイミングを調整するタイミング調整動作期間または通常の受信動作期間のいずれかを示す信号である。セレクタ107は、遅延量調整開始信号(セレクタ信号)が例えば”High”の状態でタイミング調整動作期間を示している場合、信号発生回路108の出力信号をADC104に出力する。逆に、遅延量調整開始信号(セレクタ信号)が例えば”Low”の状態で通常の受信動作期間を示している場合、伝送線路151を介して入力する受信信号をADC104に出力する。
信号発生回路108は、システム側から与えられる遅延量調整開始信号に応じて、特定パタンの信号を発生し、セレクタ107に出力する。また、特定パタンの信号を発生するタイミングを調整回路106eに出力する。ここで、信号発生回路108は、特定パタンの信号を発生するためのタイミング調整を行うタイミング調整回路109と、タイミング調整回路109が調整したタイミングに応じて特定パタンを出力する信号出力回路110とを有する。
例えば単調増加のランプ信号を発生する場合のタイミング調整回路109の一例を図27(a)に示す。タイミング調整回路109は、遅延タップ401と、加算器402と、定数部403とを有する。遅延タップ401は、システム側から与えられる遅延量調整開始信号に応じて初期値にリセットまたはセットされる。加算器402は遅延タップ401に保持された1つ前の処理サイクルの出力値(Nビットのデジタル値:Nは自然数)と、定数部403が出力する定数(1)を加算し、遅延タップ401に保持する。そして、遅延タップ401に保持された値が出力される。例えば出力例404のグラフに示したように、横軸の処理サイクル毎に出力値が定数部403から与えられる定数(1)ずつ増加する単調増加のランプ信号のデジタル値が出力される。
同様に、単調減少のランプ信号を発生する場合のタイミング調整回路109aの一例を図27(b)に示す。タイミング調整回路109aは、図27(a)のタイミング調整回路109の加算器402が減算器402aに置き換えられた以外は同じである。減算器402aは遅延タップ401に保持された1つ前の処理サイクルの出力値(Nビットのデジタル値:Nは自然数)から定数部403が出力する定数(1)を減算し、遅延タップ401に保持する。そして、遅延タップ401に保持された値が出力される。例えば出力例404aのグラフに示したように、遅延タップ401にセットされた初期値(例えば16)から定数(1)ずつ減少する単調減少のランプ信号のデジタル値が出力される。
このように、特定パタンがランプ信号の場合は、1サイクル毎に出力が1ずつ増加または減少する。従って、増加または減少の変化量をADC104の量子化ビット単位の変化量に合わせることにより、ADC104で出力される量子化ビットがどれになるべきかを予測できる。つまり、期待値設定部202eは、ADC104のどの量子化ビットが1を出力するかという期待値を出力し、期待値通りにならない場合はその量子化ビットに対応する遅延回路の遅延量が不適切であることがわかる。これにより、より正確な遅延量の調整が可能となり、遅延量調整の収束速度を高めることができる。
次に、信号出力回路110の一例を図28(a)に示す。信号出力回路110は、例えばタイミング調整回路109が出力するNビットのデジタル値をアナログ信号に変換するDAC(デジタルアナログ変換器)210を用いてもよい。尚、サイン波などの任意波形を発生する場合は、図28(b)に示すように、波形データが記憶されたテーブル211を設け、処理サイクル毎にタイミング調整回路109が出力する単調増加または単調減少のデジタル値でテーブルのアドレスを増加または減少させてテーブルの値を読み出すようにすればよい。
調整回路106eは、セレクタ107を介して信号発生回路108の出力信号がADC104に入力されるタイミング調整動作期間において、EQ/CDR105eでバイパスされるADC104の出力信号をその期待値と比較する。そして、この比較結果が予め設定した範囲内になるようにADC104の内部のサンプリングタイミングを制御する。
ここで、調整回路106eの一例を図29に示す。図29において、調整回路106eは、比較器201eと、期待値設定部202eと、記憶部203と、制御部204eと、遅延量制御信号発生部205とを有する。尚、先に説明した図9と同符号のものは同じブロックを示す。
図29において、EQ/CDR105eでバイパスされるADC104の出力信号は比較器201eに入力される。一方、期待値設定部202eは、タイミング調整回路109がデジタル値に応じて信号発生回路108がADC104に出力する信号の期待値を生成し、比較器201eに出力する。
比較器201eは、EQ/CDR105eでバイパスされるADC104の出力信号と、その期待値(この場合はADC104の出力信号と位相が合うようにタイミング調整された信号発生回路108の出力信号が期待値となる)とを比較し、比較結果の誤差を記憶部203に出力する。
制御部204eは、遅延量制御信号発生部205を介してADC104の遅延回路TDに設定した遅延量に対応させて比較器201eが出力する誤差を記憶部203に記憶する。そして、制御部204eは、記憶部203に記憶された複数の遅延量と対応する誤差とを参照して、誤差が最小になる(或いは誤差が所定値以下になる)遅延量を選択し、遅延量制御信号発生部205を介してADC104の遅延回路TDに選択した遅延量を設定する。
尚、上記以外の調整回路106eの各ブロックおよび動作は、図9で説明した調整回路106と同じなので重複する説明は省略する。
次に、第5実施形態に係る受信回路103eおけるADC104の遅延量の調整するためのフローチャートについて図30を用いて説明する。尚、図30は先に説明した図11に対応する図で、図11と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図11と異なる処理について説明する。
(ステップS104e)調整回路106eによるADC104の遅延量の調整を開始する。さらに、セレクタ107を信号発生回路108側に切り替える。
(ステップS105e)期待値設定部202eは、ADC104の出力信号と位相が合うようにタイミング調整された信号発生回路108の出力信号を期待値として生成し、比較器201eに出力する。
(ステップS107e)制御部204eは、ADC104の出力信号と期待値設定部202eが出力する期待値との誤差を遅延量に関連付けて記憶部202に記憶する。
(ステップS108e)制御部204eは、比較結果の誤差が予め設計値として決められた所定値以下であるか否かを判別する。Noの場合はステップS106に戻り、Yesの場合はステップS109eに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップS106に戻り、全ての遅延量について比較結果を取得し終えた場合はステップS109eに進む。
(ステップS109e)制御部204eは、記憶部203に記憶された比較結果(誤差)の中から最小または所定値以下の誤差に対応する遅延量を選択する。そして、制御部204eは、遅延量制御信号発生部205を介してADC104の遅延回路TDの遅延量を設定する。
(ステップS111)システム側のコントローラが出力する遅延量調整開始信号により、タイミング調整動作期間が終了し、通常の受信動作期間が開始されると、遅延量調整開始信号をセレクト信号として利用するセレクタ107は伝送線路151を介して入力する受信信号側に切り替わる。
このようにして、第5実施形態に係る受信回路103eでは、特定パタンを受信回路103e側で生成してADC104に入力できるようにし、ADC104の遅延時間を変えながらADC104の出力信号と特定パタンの期待値との誤差が最小または所定値以下の遅延時間を選択する。これにより、ADC104の変換タイミングを適切に設定することができる。
以上、高速信号伝送システムで用いられる受信回路の複数の例について各実施形態で説明した。
[遅延回路TD]
ここで、上記の各実施形態で説明したADC104の遅延回路TD(TD1,TD2およびTD3)の一例について説明する。図31はADC104aの一例を示すブロック図である。尚、図31において図8と同符号のブロックは同じものを示す。また、同じ符号番号のブロックでもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素が異なる。以下、図8と異なる部分(サンプラー131a)について説明する。
図31において、図8の遅延回路TD1,TD2(N),TD3(N)およびTD3(N+1)のブロックに、例えばCML(Current Mode Logic)のアンプを用いることができる。TD1はクロック(CLK)用のamp1、TD2はamp2、TD3はamp3をそれぞれ用いる。ここで、amp1,amp2およびamp3は、例えば抜き出し窓133に示したようにCMLアンプを用い、biasに与えられる制御電圧に応じて入力(in,inx)に入力される信号が出力(out,outx)に出力される遅延時間を変えることができる。そして、amp1には制御信号CTLの中の制御電圧CTL1が入力され、amp2およびamp3には制御電圧CTL2およびCTL3がそれぞれ入力される。このように、amp1,amp2およびamp3に独立して制御可能な制御電圧CTL1,CTL2およびCTL3を与えることによって、遅延時間を変えることができる。例えば、ダイナミックアンプDNAMP(N)やDNAMP(N+1)の出力信号が直接入力されるamp3と、抵抗RaとRbとを含む補間回路を介して入力されるamp2とでは、インピーダンスや電流値の違いによってCMLアンプの遅延時間が異なる。これを補正するために、amp2に入力する制御電圧CTL2とamp3に入力する制御電圧CTL3の制御電圧を変えて同じ遅延時間になるように調整する。
同様に、クロック信号(CLK)の遅延時間もamp2およびamp3とは独立してamp1に与える制御電圧CTL1により調整することができる。
尚、図31の例ではCMLアンプで遅延回路TDを用いる例を記載したがが、図32に示すように、他の回路素子で遅延回路TDを用いてもよい。例えば図32(a)の例では、バッファ821を用いる。バッファ821は、電流源822の電流量によって出力の付加容量823にチャージされる電流が変化する。そこで、制御信号CTLで電流源822の電流量を制御することにより、入力された信号が出力に現れるまでの立ち上がり時間を変えることができる。
また、図32(b)の例では、トランスファーゲート824を用いる。トランスファーゲート824は、ゲートg1とg2に与えるゲート電圧によってインピーダンスが変化する。そこで、制御信号CTLでゲート電圧を制御することにより、入力された信号が出力に現れるまでの立ち上がり時間を変えることができる。
さらに、図32(c)の例では、バラクタ825を用いる。バラクタ825は与える電圧によって容量を変えることができる素子である。そこで、制御信号CTLで電圧を制御することによった付加容量が変わるので、入力された信号が出力に現れるまでの遅延時間を変えることができる。
以上、各実施形態で説明したように、高速信号伝送システムの受信回路において、AD変換器の動作タイミングを適正なタイミングに自動調整する調整回路を設けることにより、AD変換回路の動作速度範囲が広くなり、受信データを精度良く復号することができる。これにより、AD変換回路や受信回路を用いた装置の歩留まりを向上させることが可能となる。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
以上の各実施形態において説明した発明を整理して、付記として開示する。
(付記1)
入力するアナログ信号とリファレンス電圧との差分を出力する差動アンプと、前記リファレンス電圧が連続する前記差動アンプの中間電圧を補間する補間回路と、前記差動アンプの出力信号および前記補間回路の出力信号の遅延時間を可変する遅延回路と、前記遅延回路の出力信号を所定周波数のクロック信号に応じて二値信号に変換する判定回路と、前記判定回路が出力する二値信号をデジタルデータにエンコードするエンコーダ回路とを有するAD変換回路と、
前記AD変換回路が出力するデジタル信号を等化して受信データを復号する等化復号回路と、
前記AD変換回路の変換タイミングを変化させて前記AD変換回路または前記等化復号回路の出力信号を評価し、評価結果が予め設定した範囲内となる前記AD変換回路の変換タイミングを選択する調整回路と
を有することを特徴とする受信回路。
(付記2)
付記1に記載の受信回路において、
前記差動アンプは、ダイナミックアンプである
ことを特徴とする受信回路。
(付記3)
付記2に記載の受信回路において、
前記遅延回路は、前記ダイナミックアンプの出力信号,前記補間回路の出力信号および前記クロック信号のそれぞれの遅延時間を前記調整回路の出力に応じて可変し、
前記調整回路は、前記遅延回路の前記ダイナミックアンプの出力信号に第1の遅延時間を与え、前記補間回路の出力信号に第2の遅延時間を与え、前記クロック信号に第3の遅延時間を与える
ことを特徴とする受信回路。
(付記4)
付記1から3のいずれか一項に記載の受信回路において、
前記調整回路は、
前記遅延回路の遅延時間を設定する制御部と、
前記等化復号回路の出力信号の期待値を与える期待値設定部と、
前記等化復号回路の出力信号と前記期待値とを比較する比較部と、
前記比較部の比較結果を前記制御部が設定した遅延時間に関連づけて記憶する記憶部と
を有し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記比較部の比較結果を前記記憶部に記憶し、比較結果が予め設定した範囲内となる遅延時間を選択する
ことを特徴とする受信回路。
(付記5)
付記4に記載の受信回路において、
遅延量調整期間内に送信側から送られてくる既知パタンを出力するパタン設定部を更に設け、
前記期待値設定部は、前記パタン設定部が出力する既知パタンを前記等化復号回路が出力する復号パタンの期待値として前記比較部に出力し、
前記比較部は、前記等化復号回路が出力する復号パタンと前記既知パタンとを比較してエラー数を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記エラー数を前記記憶部に記憶し、前記エラー数が最小または所定値以下の遅延時間を選択する
ことを特徴とする受信回路。
(付記6)
付記4に記載の受信回路において、
前記期待値設定部は、前記等化復号回路の誤差信号の期待値を前記比較部に出力し、
前記比較部は、前記等化復号回路が出力する誤差信号と前記期待値との差分を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記差分を前記記憶部に記憶し、前記差分が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
(付記7)
付記4に記載の受信回路において、
遅延量調整期間内に送信側から送られてくる既知のパタンを出力するパタン設定部を更に設け、
前記比較部は、第1比較部と第2比較部とを有し、
前記期待値設定部は、前記パタン設定部が出力する既知パタンを前記等化復号回路が出力する復号パタンの期待値として前記第1比較部に出力し、前記等化復号回路の誤差信号の期待値を前記第2比較部に出力し、
前記第1比較部は、前記等化復号回路が出力する復号パタンと前記既知パタンとを比較してエラー数を出力し、
前記第2比較部は、前記等化復号回路が出力する誤差信号と前記期待値との差分を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記エラー数および前記差分を前記記憶部に記憶し、前記エラー数が最小または所定値以下且つ前記差分が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
(付記8)
付記4に記載の受信回路において、
遅延量調整期間内に送信側から既知のパタンを送信する場合に、
前記AD変換回路の出力信号を保持する保持部と、
前記AD変換回路の出力信号と前記保持部が保持する1つ前のサンプル周期の出力信号との差分を求めて前記比較部に出力する差分回路と
を更に設け、
前記期待値設定部は、前記AD変換回路の出力信号のサンプル周期毎の変位量の期待値を前記比較部に出力し、
前記比較部は、前記差分回路が出力する前記差分値と前記変位量の期待値との誤差を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記誤差を前記記憶部に記憶し、前記誤差が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
(付記9)
付記4に記載の受信回路において、
遅延量調整期間内に既知パタンを発生する信号発生回路と、
遅延量調整期間内は前記信号発生回路が出力する既知パタンを前記AD変換回路に入力し、遅延量調整期間終了後は送信側から受信した信号を前記AD変換回路に入力するセレクタ部と
を更に設け、
前記期待値設定部は、前記信号発生回路が出力する既知パタンを前記AD変換回路の出力信号の期待値として前記比較部に出力し、
前記比較部は、前記AD変換回路の出力信号と前記信号発生回路が出力する既知パタンとの誤差を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記誤差を前記記憶部に記憶し、前記誤差が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
(付記10)
付記1から9のいずれか一項に記載の受信回路において、
前記遅延回路は、差動アンプを有し、
前記調整回路は、前記差動アンプに与えるバイアス電流によって遅延時間を可変する
ことを特徴とする受信回路。
(付記11)
付記1から9のいずれか一項に記載の受信回路において、
前記遅延回路は、バッファを有し、
前記調整回路は、前記バッファの電流量によって遅延時間を可変する
ことを特徴とする受信回路。
(付記12)
付記1から9のいずれか一項に記載の受信回路において、
前記遅延回路は、トランスファーゲートを有し、
前記調整回路は、前記トランスファーゲートのインピーダンス制御によって遅延時間を可変する
ことを特徴とする受信回路。
(付記13)
付記1から9のいずれか一項に記載の受信回路において、
前記遅延回路は、バラクタを有し、
前記調整回路は、前記バラクタの容量制御によって遅延時間を可変する
ことを特徴とする受信回路。
100,900…高速信号伝送システム;101,901…送信回路;102,902…ドライバ;103,903…受信回路;104,904,961…ADC(アナログデジタル変換器(AD変換回路));105,905…EQ/CDR(イコライザ/クロックデータリカバリ(等化復号回路));106…調整回路;107…セレクタ;108…信号発生回路;109…タイミング調整回路;110…信号出力回路;131,931…サンプラー(Sampler);132,932…エンコーダ(Encoder);151…伝送線路;201…比較器;202…期待値設定部;203…記憶部;204…制御部;205…遅延量制御信号発生部;206…遅延タップ;207…減算器;210…DAC(デジタルアナログ変換器);211…テーブル;301…フィルタ部;302…係数更新部;303…係数乗算部;401…遅延タップ;402…加算器;403…定数部;DNAMP…ダイナミックアンプ;DS…0/1判定器;TD1…遅延回路;TD2…遅延回路;TD3…遅延回路

Claims (9)

  1. 入力するアナログ信号とリファレンス電圧との差分を出力する差動アンプと、前記リファレンス電圧が連続する前記差動アンプの中間電圧を補間する補間回路と、前記差動アンプの出力信号および前記補間回路の出力信号の遅延時間を可変する遅延回路と、前記遅延回路の出力信号を所定周波数のクロック信号に応じて二値信号に変換する判定回路と、前記判定回路が出力する二値信号をデジタルデータにエンコードするエンコーダ回路とを有するAD変換回路と、
    前記AD変換回路が出力するデジタル信号を等化して受信データを復号する等化復号回路と、
    前記AD変換回路の変換タイミングを変化させて前記AD変換回路または前記等化復号回路の出力信号を評価し、評価結果が予め設定した範囲内となる前記AD変換回路の変換タイミングを選択する調整回路と
    を有することを特徴とする受信回路。
  2. 請求項1に記載の受信回路において、
    前記差動アンプは、ダイナミックアンプである
    ことを特徴とする受信回路。
  3. 請求項2に記載の受信回路において、
    前記遅延回路は、前記ダイナミックアンプの出力信号,前記補間回路の出力信号および前記クロック信号のそれぞれの遅延時間を前記調整回路の出力に応じて可変し、
    前記調整回路は、前記遅延回路の前記ダイナミックアンプの出力信号に第1の遅延時間を与え、前記補間回路の出力信号に第2の遅延時間を与え、前記クロック信号に第3の遅延時間を与える
    ことを特徴とする受信回路。
  4. 請求項1から3のいずれか一項に記載の受信回路において、
    前記調整回路は、
    前記遅延回路の遅延時間を設定する制御部と、
    前記等化復号回路の出力信号の期待値を与える期待値設定部と、
    前記等化復号回路の出力信号と前記期待値とを比較する比較部と、
    前記比較部の比較結果を前記制御部が設定した遅延時間に関連づけて記憶する記憶部と
    を有し、
    前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記比較部の比較結果を前記記憶部に記憶し、比較結果が予め設定した範囲内となる遅延時間を選択する
    ことを特徴とする受信回路。
  5. 請求項4に記載の受信回路において、
    遅延量調整期間内に送信側から送られてくる既知パタンを出力するパタン設定部を更に設け、
    前記期待値設定部は、前記パタン設定部が出力する既知パタンを前記等化復号回路が出力する復号パタンの期待値として前記比較部に出力し、
    前記比較部は、前記等化復号回路が出力する復号パタンと前記既知パタンとを比較してエラー数を出力し、
    前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記エラー数を前記記憶部に記憶し、前記エラー数が最小または所定値以下となる遅延時間を選択する
    ことを特徴とする受信回路。
  6. 請求項4に記載の受信回路において、
    前記期待値設定部は、前記等化復号回路の誤差信号の期待値を前記比較部に出力し、
    前記比較部は、前記等化復号回路が出力する誤差信号と前記期待値との差分を出力し、
    前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記差分を前記記憶部に記憶し、前記差分が最小または所定値以下となる遅延時間を選択する
    ことを特徴とする受信回路。
  7. 請求項4に記載の受信回路において、
    遅延量調整期間内に送信側から送られてくる既知のパタンを出力するパタン設定部を更に設け、
    前記比較部は、第1比較部と第2比較部とを有し、
    前記期待値設定部は、前記パタン設定部が出力する既知パタンを前記等化復号回路が出力する復号パタンの期待値として前記第1比較部に出力し、前記等化復号回路の誤差信号の期待値を前記第2比較部に出力し、
    前記第1比較部は、前記等化復号回路が出力する復号パタンと前記既知パタンとを比較してエラー数を出力し、
    前記第2比較部は、前記等化復号回路が出力する誤差信号と前記期待値との差分を出力し、
    前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記エラー数および前記差分を前記記憶部に記憶し、前記エラー数が最小または所定値以下且つ前記差分が最小または所定値以下となる遅延時間を選択する
    ことを特徴とする受信回路。
  8. 請求項4に記載の受信回路において、
    遅延量調整期間内に送信側から既知のパタンを送信する場合に、
    前記AD変換回路の出力信号を保持する保持部と、
    前記AD変換回路の出力信号と前記保持部が保持する1つ前のサンプル周期の出力信号との差分を求めて前記比較部に出力する差分回路と
    を更に設け、
    前記期待値設定部は、前記AD変換回路の出力信号のサンプル周期毎の変位量の期待値を前記比較部に出力し、
    前記比較部は、前記差分回路が出力する前記差分値と前記変位量の期待値との誤差を出力し、
    前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記誤差を前記記憶部に記憶し、前記誤差が最小または所定値以下となる遅延時間を選択する
    ことを特徴とする受信回路。
  9. 請求項4に記載の受信回路において、
    遅延量調整期間内に既知パタンを発生する信号発生回路と、
    遅延量調整期間内は前記信号発生回路が出力する既知パタンを前記AD変換回路に入力し、遅延量調整期間終了後は送信側から受信した信号を前記AD変換回路に入力するセレクタ部と
    を更に設け、
    前記期待値設定部は、前記信号発生回路が出力する既知パタンを前記AD変換回路の出力信号の期待値として前記比較部に出力し、
    前記比較部は、前記AD変換回路の出力信号と前記信号発生回路が出力する既知パタンとの誤差を出力し、
    前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記誤差を前記記憶部に記憶し、前記誤差が最小または所定値以下となる遅延時間を選択する
    ことを特徴とする受信回路。
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