JP5233462B2 - Adコンバータ、データ受信装置、及びデータ受信方法 - Google Patents
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Description
(付記1)
第1基準信号と入力信号との電圧差を増幅する第1増幅回路と、
第2基準信号と前記入力信号との電圧差を増幅する第2増幅回路と、
前記第1増幅回路の第1出力電圧と、前記第2増幅回路の第2出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、
前記第1増幅回路及び前記第2増幅回路の増幅利得を制御する制御信号線と
を有することを特徴とするADコンバータ。
(付記2)
前記制御信号線は、前記判定回路の判定タイミングを規定するクロックの周波数に応じて制御されることを特徴とする付記1記載のADコンバータ。
(付記3)
前記第1増幅回路及び前記第2増幅回路は、前記クロックに基づいて増幅の開始タイミングが制御されることを特徴とする付記2記載のADコンバータ。
(付記4)
前記入力信号のデータレートを検出するデータレート検出回路をさらに有し、前記クロックの前記周波数は、前記データレート検出回路により検出された前記入力信号の前記データレートに応じて制御されることを特徴とする付記2記載のADコンバータ。
(付記5)
前記データレート検出回路により検出された前記入力信号の前記データレートに応じたアナログ信号を生成するDA変換器をさらに有し、前記アナログ信号により前記制御信号線を介して前記第1増幅回路及び前記第2増幅回路の増幅利得を制御することを特徴とする付記4記載のADコンバータ。
(付記6)
前記第1基準信号とテスト信号との電圧差を増幅する第3増幅回路と
前記第2基準信号と前記テスト信号との電圧差を増幅する第4増幅回路と、
前記第3増幅回路の第3出力電圧と、前記第4増幅回路の第4出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定するテスト判定回路と、
をさらに含み、前記制御信号線の制御信号により前記第3増幅回路及び前記第4増幅回路の増幅利得を制御し、前記テスト判定回路の判定した論理値に応じて前記制御信号を生成することを特徴とする付記1記載のADコンバータ。
(付記7)
前記第1増幅回路及び前記第2増幅回路の各々は差動増幅回路であり、前記差動増幅回路の差動信号出力である2つの信号の間の抵抗値を前記制御信号線により制御することにより、前記増幅利得を制御することを特徴とする付記1記載のADコンバータ。
(付記8)
前記第1増幅回路及び前記第2増幅回路の各々は差動増幅回路であり、前記差動増幅回路の電流源に流れる電流量を前記制御信号線により制御することにより、前記増幅利得を制御することを特徴とする付記1記載のADコンバータ。
(付記9)
データ信号を受信するデータ受信端と、
第1基準信号と前記データ信号との電圧差を増幅する第1増幅回路と、
第2基準信号と前記データ信号との電圧差を増幅する第2増幅回路と、
前記第1増幅回路の第1出力電圧と、前記第2増幅回路の第2出力信電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、
前記第1増幅回路及び前記第2増幅回路の増幅利得を制御する制御信号線と、
を有することを特徴とするデータ受信装置。
(付記10)
前記データ信号に基づいてクロックを生成するクロック再生回路をさらに有し、前記クロック再生回路が生成した前記クロックの周波数に応じて前記増幅利得を制御することを特徴とする付記9記載のデータ受信装置。
(付記11)
第1増幅回路及び第2増幅回路にデータ信号を入力する工程と、
前記データ信号のデータレートに基づいて、前記第1増幅回路及び前記第2増幅回路の増幅利得を制御する工程と、
前記第1増幅回路の第1出力信号と、前記第2増幅回路の第2出力信号とを抵抗分割し、前記抵抗分割した電圧値の論理値を判定する工程と
を有することを特徴とするデータ受信方法。
(付記12)
前記データ信号に基づきクロックを生成する工程をさらに有し、前記抵抗分割した電圧値の論理値を判定する工程は前記クロックに基づき行われることを特徴とする付記11記載のデータ受信方法。
(付記13)
前記第1増幅回路及び前記第2増幅回路は、前記クロックに基づいて増幅の開始タイミングが制御されることを特徴とする付記12記載のデータ受信方法。
11 伝送線路
12 受信機
21 マルチプレクサ
22 ドライバ
23 アナログ・デジタル変換器
24 等化回路
25 判定・非多重化回路
26 クロック復元回路
Claims (9)
- 第1基準信号と入力信号との電圧差を増幅する第1増幅回路と、
第2基準信号と前記入力信号との電圧差を増幅する第2増幅回路と、
前記第1増幅回路の第1出力電圧と、前記第2増幅回路の第2出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、
前記第1増幅回路及び前記第2増幅回路の増幅利得を制御する制御信号線と
を有し、前記制御信号線は、前記判定回路の判定タイミングを規定するクロックの周波数に応じて制御され、前記第1増幅回路及び前記第2増幅回路は前記クロックに同期して駆動され時間と共に増幅率が変化する特性を有する回路であることを特徴とするADコンバータ。 - 前記第1増幅回路及び前記第2増幅回路は、前記クロックに基づいて増幅の開始タイミングが制御されることを特徴とする請求項1記載のADコンバータ。
- 前記入力信号のデータレートを検出するデータレート検出回路をさらに有し、前記クロックの前記周波数は、前記データレート検出回路により検出された前記入力信号の前記データレートに応じて制御されることを特徴とする請求項1又は2記載のADコンバータ。
- 前記データレート検出回路により検出された前記入力信号の前記データレートに応じたアナログ信号を生成するDA変換器をさらに有し、前記アナログ信号により前記制御信号線を介して前記第1増幅回路及び前記第2増幅回路の増幅利得を制御することを特徴とする請求項3記載のADコンバータ。
- 前記第1基準信号とテスト信号との電圧差を増幅する第3増幅回路と
前記第2基準信号と前記テスト信号との電圧差を増幅する第4増幅回路と、
前記第3増幅回路の第3出力電圧と、前記第4増幅回路の第4出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定するテスト判定回路と、
をさらに含み、前記制御信号線の制御信号により前記第3増幅回路及び前記第4増幅回路の増幅利得を制御し、前記テスト判定回路の判定した論理値に応じて前記制御信号を生成することを特徴とする請求項1記載のADコンバータ。 - 前記第1増幅回路及び前記第2増幅回路の各々は差動増幅回路であり、前記差動増幅回路の差動信号出力である2つの信号の間の抵抗値を前記制御信号線により制御することにより、前記増幅利得を制御することを特徴とする請求項1乃至5のいずれか一項記載のADコンバータ。
- 前記第1増幅回路及び前記第2増幅回路の各々は差動増幅回路であり、前記差動増幅回路の電流源に流れる電流量を前記制御信号線により制御することにより、前記増幅利得を制御することを特徴とする請求項1乃至5のいずれか一項記載のADコンバータ。
- データ信号を受信するデータ受信端と、
第1基準信号と前記データ信号との電圧差を増幅する第1増幅回路と、
第2基準信号と前記データ信号との電圧差を増幅する第2増幅回路と、
前記第1増幅回路の第1出力電圧と、前記第2増幅回路の第2出力信電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、
前記第1増幅回路及び前記第2増幅回路の増幅利得を制御する制御信号線と、
を有し、前記制御信号線は、前記判定回路の判定タイミングを規定するクロックの周波数に応じて制御され、前記第1増幅回路及び前記第2増幅回路は前記クロックに同期して駆動され時間と共に増幅率が変化する特性を有する回路であることを特徴とするデータ受信装置。 - 第1増幅回路及び第2増幅回路にデータ信号を入力する工程と、
前記データ信号のデータレートに基づいて、前記第1増幅回路及び前記第2増幅回路の増幅利得を制御する工程と、
前記第1増幅回路の第1出力信号と、前記第2増幅回路の第2出力信号とを抵抗分割し、前記抵抗分割した電圧値の論理値を判定する工程と
を有し、前記第1増幅回路及び前記第2増幅回路はクロック信号に同期して駆動され時間と共に増幅率が変化する特性を有する回路であることを特徴とするデータ受信方法。
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