JP2022148872A - アイソレータ - Google Patents

Abstract

【課題】通常データ以外のデータを、専用の伝送経路を設けることなく、短い遅延時間で伝送できるアイソレータを提供する。【解決手段】実施形態のアイソレータは、アナログ信号を１ビットのデジタル信号に変換し、通常データとして伝送するΔΣ型アナログデジタルコンバータと、通常データをデジタル差動信号に変換して伝送することと、通常データとは異なる特殊信号を伝送することと、を交互に行う時間方向多重化を行う時間方向多重化回路と、時間方向多重化回路から伝送されるデジタル差動信号および特殊信号を、絶縁層を介して伝送する絶縁伝送回路と、を備える。【選択図】図４

Description

本発明の実施形態は、アイソレータに関する。

対象機器としての例えばモータを制御装置により制御する際に、モータと制御装置は、アイソレータを介して接続される。アイソレータは、入力側と出力側との間に絶縁層が設けられており、モータで検出された電流／電圧等の信号が、制御装置側へ安全に伝送される。

アイソレータは、絶縁層を挟んで、例えば、入力側の１次回路と、出力側の２次回路と、に区別される。１次回路は、対象機器から入力されたアナログ信号をデジタル化し、変調した後に絶縁層へ伝送する。２次回路は、絶縁層を介して伝送されたデータを復調して、制御装置側へ出力する。

このとき、アイソレータの１次回路には、アナログ入力信号をデジタル化する構成として、例えばデルタシグマ・アナログデジタルコンバータ（ΔΣＡＤＣ）が採用される。ΔΣＡＤＣは、アナログ信号をオーバーサンプリングし、ΔΣ変調して量子化することで、アナログ信号の振幅に応じたパルス列に変換して出力する回路である。ΔΣＡＤＣの出力信号は、ΔΣ変調により量子化ノイズが高周波側に偏在されるため、ローパスフィルタをかけることで、量子化ノイズを良好に除去できる。

ところで、アイソレータにおいて、例えば過大入力などの異常状態があったときには、対象機器の動作をできる限り短時間で停止させたい。しかし、ΔΣＡＤＣの出力は１ビットのデータ列であり、複数ビットのデータを取得した後でないと、入力信号の振幅が大きいか否かを判定することができない。一方、異常状態であることを示すデータを伝送するための専用の伝送経路をアイソレータに設けると、回路面積や消費電流が増加してしまう。

そこで、実施形態は、通常データ以外のデータを、専用の伝送経路を設けることなく、短い遅延時間で伝送できるアイソレータを提供することを目的とする。

実施形態のアイソレータは、アナログ入力信号を１ビットのデジタル信号に変換し、通常データとして伝送するΔΣ型アナログデジタルコンバータと、前記ΔΣ型アナログデジタルコンバータからの前記通常データをデジタル差動信号に変換して伝送することと、前記ΔΣ型アナログデジタルコンバータの出力とは異なる特殊信号を伝送することと、を交互に行う時間方向多重化を行う時間方向多重化回路と、前記時間方向多重化回路から伝送される前記デジタル差動信号および前記特殊信号を、絶縁層を介して伝送する絶縁伝送回路と、を備える。

第１の比較例に係わるアイソレータの構成を示す図である。 第２の比較例に係わるアイソレータの構成を示す図である。 第１の実施形態に係わるアイソレータの構成を示す図である。 第１の実施形態に係わるアイソレータの、信号１次回路と絶縁１次回路における信号伝送を説明するためのタイミングチャートである。 第１の実施形態に係わるアイソレータの、絶縁１次回路と絶縁２次回路における信号伝送を説明するためのタイミングチャートである。 第１の実施形態に係わるアイソレータの、過大入力時における出力を説明するためのタイミングチャートである。 第２の実施形態に係わり、時間方向コーディングによりΔΣＡＤＣの出力を間引いたときに、ΔΣＡＤＣの出力に含まれる高周波側に偏在した量子化ノイズが低周波側に折り返すのを、低減する技術を説明するための図である。 第２の実施形態に係わる高速帰還処理回路（ＦＦＢ）の構成例を示す図である。 第３の実施形態に係わり、時間方向コーディングによりΔΣＡＤＣ１ｂの出力を間引いたときに、ΔΣＡＤＣ１ｂの出力に含まれる高周波側に偏在した量子化ノイズが低周波側に折り返すのを、さらに低減する技術を説明するための図である。 第３の実施形態に係わる高速帰還処理回路（ＦＦＢ）の第１の構成例を示す図である。 第３の実施形態に係わる高速帰還処理回路（ＦＦＢ）の第２の構成例を示す図である。 第３の実施形態に係わる高速帰還処理回路（ＦＦＢ）の第３の構成例を示す図である。 第３の実施形態に係わる図１２の高速帰還処理回路（ＦＦＢ）の、ロジックセルによる構成例を示す図である。 第１～第３の実施形態に係わり、間引きなし（１４Ａ）、単純間引き（１４Ｂ）、第２の実施形態の図８の構成（１４Ｃ）、第３の実施形態の図９の構成（１４Ｄ）のシミュレーション結果を示すグラフである。

図面を参照して実施形態を説明するに先立ち、比較例についてまず説明する。
（第１の比較例）

図１は、第１の比較例に係わるアイソレータの構成を示す図である。

アイソレータは、絶縁層を挟んで、入力側に位置する１次回路１０１と、出力側に位置する２次回路１０２と、を備える絶縁増幅器である。１次回路１０１は、入力側の信号１次回路１０１Ｓと、絶縁側の絶縁１次回路１０１Ｉとを備える。２次回路１０２は、絶縁側の絶縁２次回路１０２Ｉと、出力側の信号２次回路１０２Ｓとを備える。

なお、図１、および後述する図２、図３においては、１次回路が信号１次回路と絶縁１次回路との２チップで構成され、２次回路が信号２次回路と絶縁２次回路との２チップで構成される例を説明するが、これに限定されるものではない。例えば、１次回路の全体を１チップで構成し、２次回路の全体を１チップで構成しても構わない。

アイソレータは、図示を省略するが、入力側に、電流／電圧などを検出する対象となるモータなどの機器（対象機器）が接続されるようになっている。また、アイソレータの出力側には、例えば外部ローパスフィルタ等を経由して、対象機器を制御するための制御装置が接続されるようになっている。

対象機器からのアナログ入力信号は、アイソレータの信号１次回路１０１Ｓの入力端子ＩＮＰ，ＩＮＮに入力される。通常、負側の入力端子ＩＮＮは接地されるため、対象機器の状態を表す信号は正側の入力端子ＩＮＰに入力される。入力端子ＩＮＰ，ＩＮＮからのアナログ入力信号は、入力段プリアンプ（ＩＮＰＵＴ）１０１ａにより所定の利得倍に増幅される。入力段プリアンプ１０１ａにより増幅されたアナログ入力信号は、ΔΣ（デルタシグマ）型アナログデジタルコンバータ（ΔΣＡＤＣ）１０１ｂに入力される。ΔΣＡＤＣ１０１ｂは、アナログ入力信号にΔΣ変調を行って１ビットのデータ列にデジタル化し出力する。ΔΣＡＤＣ１０１ｂから出力された１ビットデータは、信号１次回路１０１Ｓの出力バッファ（ＢＵＦ_１）１０１ｃから、絶縁１次回路１０１Ｉへ出力される。

絶縁１次回路１０１Ｉは、信号１次回路１０１Ｓから出力された１ビットデータを、信号検出器（ＳＤ_Ｉ１）１０１ｄから取り込んで、データ変調器（ＤＡＴＡ Ｍｏｄ）１０１ｅにより変調する。データ変調器１０１ｅは、１ビットデータに、絶縁１次回路１０１Ｉから絶縁２次回路１０２Ｉへ伝送するためのデータ変調を行う。データ変調器１０１ｅにより１ビットデータを変調して得られた被変調データは、ドライバ（ＤＲＩ_Ｄ）１０１ｆによりトランス１次コイル１０１ｇへ出力される。トランス１次コイル１０１ｇは、被変調データに応じた磁気信号を２次回路１０２側へ伝送する。

なお、図１、および後述する図２、図３等においては、絶縁層における無線による信号伝送を、コイルを用いた磁気絶縁方式により行う例を説明するが、これに限定されるものではない。絶縁層における無線による信号伝送を、例えば、コンデンサを用いた容量絶縁方式により行ってもよいし、発光素子およびフォトトランジスタを用いた光絶縁方式により行っても構わない。

２次回路１０２は、絶縁２次回路１０２Ｉのトランス２次コイル１０２ａにより、トランス１次コイル１０１ｇからの磁気信号を受信して、電気信号に変換する。電気信号に変換された被変調データは、増幅器（ＡＭＰ_Ｄ）１０２ｂにより増幅され、復調器（Ｃｏｍｐ／Ｄｅｃ）１０２ｃにより１ビットデータに復調される。復調された１ビットデータは、バッファ（ＢＵＦ_Ｄ）１０２ｄを介して信号２次回路１０２Ｓへ出力される。

信号２次回路１０２Ｓは、絶縁２次回路１０２Ｉから出力された１ビットデータを、信号検出器（ＳＤ_Ｓ２）１０２ｅにより取り込む。出力制御回路１０２ｆは、信号検出器（ＳＤ_Ｓ２）１０２ｅにより取り込まれた１ビットデータが、通常の出力データ（通常データ）であるか、過大入力等の異常を検出した出力データであるかを判定する。出力制御回路１０２ｆは、さらに、判定結果に応じてタイミングを調整して、１ビットデータをローパスフィルタ回路（ＬＰＦ）１０２ｇへ出力する。ＬＰＦ１０２ｇは、復調器１０２ｃにより復調された１ビットのデータ列をアナログ化して所定のローパスフィルタをかけ、ローパスフィルタを通過したアナログ信号を出力端子ＯＵＴＰ，ＯＵＴＮから出力する。

アイソレータにおいて、例えば過大入力などの異常状態があったときには、対象機器の動作をできる限り短時間で停止させたい。しかし、ΔΣＡＤＣ１０１ｂの出力は１ビットのデータ列であり、複数ビットのデータを取得した後でないと、入力信号の振幅が大きいか否かを判定することができない。図１に示したアイソレータの出力端子ＯＵＴＰ，ＯＵＴＮの後段には、通常、狭帯域フィルタを用いた信号検出器を配置し、高い信号対ノイズ比（ＳＮＲ）を得るように構成される。この信号検出器は、判定を行うのに、例えば数１０μｓ程度の遅延時間を要する。信号検出器として、狭帯域フィルタを用いた高ＳＮＲ検出器と、狭帯域フィルタを用いない低ＳＮＲ検出器との両方を用意すれば、低ＳＮＲ検出器を用いることで判定までの遅延時間を例えば２μｓ程度に短縮できる。しかし、絶縁破壊電界強度、飽和電子速度、熱伝導度などが高いシリコンカーバイド（ＳｉＣ）等を用いたデバイスは、過大入力によって数μｓの時間で破壊されることもあるため、アイソレータの遅延時間は１μｓ以下であることが望まれる。
（第２の比較例）

図２は、第２の比較例に係わるアイソレータの構成を示す図である。図２の構成は、過大入力などの異常状態が発生した情報を、アイソレータ内において短い遅延時間で伝送する一例である。

第２の比較例のアイソレータは、信号１次回路２０１Ｓおよび絶縁１次回路２０１Ｉを備える１次回路２０１と、絶縁２次回路２０２Ｉおよび信号２次回路２０２Ｓを備える２次回路２０２と、を備えている。１次回路２０１には、入力端子ＩＮＰ，ＩＮＮからアナログ入力信号が入力される。２次回路２０２は、出力端子ＯＵＴＰ，ＯＵＴＮからアナログ信号を出力する。

信号１次回路２０１Ｓは、入力段プリアンプ（ＩＮＰＵＴ）および異常検出回路２０１ａ、ΔΣＡＤＣ２０１ｂ、出力バッファ２０１ｃ、および出力バッファ２０１ｈを備えている。ΔΣＡＤＣ２０１ｂおよび出力バッファ２０１ｃは、図１のΔΣＡＤＣ１０１ｂおよび出力バッファ２０１ｃとそれぞれ同様に構成されている。

絶縁１次回路２０１Ｉは、信号検出器２０１ｄ、データ変調器２０１ｅ、ドライバ２０１ｆ、トランス１次コイル２０１ｇ、信号検出器２０１ｉ、データ変調器２０１ｊ、ドライバ２０１ｋ、およびトランス１次コイル２０１ｍを備えている。信号検出器２０１ｄ、データ変調器２０１ｅ、ドライバ２０１ｆ、およびトランス１次コイル２０１ｇは、図１の信号検出器１０１ｄ、データ変調器１０１ｅ、ドライバ１０１ｆ、およびトランス１次コイル１０１ｇとそれぞれ同様に構成されている。

絶縁２次回路２０２Ｉは、トランス２次コイル２０２ａ、増幅器２０２ｂ、復調器２０２ｃ、バッファ２０２ｄ、トランス２次コイル２０２ｈ、増幅器２０２ｉ、復調器２０２ｊ、およびバッファ２０２ｋを備えている。トランス２次コイル２０２ａ、増幅器２０２ｂ、復調器２０２ｃ、およびバッファ２０２ｄは、図１のトランス２次コイル１０２ａ、増幅器１０２ｂ、復調器１０２ｃ、およびバッファ１０２ｄとそれぞれ同様に構成されている。

信号２次回路２０２Ｓは、信号検出器２０２ｅ、出力制御回路２０２ｆ、ローパスフィルタ回路２０２ｇ、および信号検出器２０２ｍを備えている。信号検出器２０２ｅは、図１の信号検出器１０２ｅと同様に構成されている。

信号１次回路２０１Ｓの入力段プリアンプおよび異常検出回路２０１ａは、入力段プリアンプとして動作するだけでなく、入力端子ＩＮＰ，ＩＮＮからのアナログ入力信号が過大入力であるか否かを判定して、判定信号を生成し出力する。過大入力（例えば過大電圧）の判定は、例えば、アナログ入力信号の振幅（例えば電圧）を閾値と比較することにより行う。

入力段プリアンプおよび異常検出回路２０１ａから出力された判定信号は、出力バッファ２０１ｈを経由して、絶縁１次回路２０１Ｉへ出力される。従って判定信号は、ΔΣＡＤＣ２０１ｂを経由しないで絶縁１次回路２０１Ｉへ伝送される。絶縁１次回路２０１Ｉは、信号１次回路２０１Ｓから出力された判定信号を、信号検出器２０１ｉから取り込んで、データ変調器２０１ｊにより変調する。データ変調器２０１ｊは、判定信号に、絶縁１次回路２０１Ｉから絶縁２次回路２０２Ｉへ伝送するためのデータ変調を行う。データ変調器２０１ｊにより変調された判定信号（被変調判定信号）は、ドライバ２０１ｋによりトランス１次コイル２０１ｍへ出力される。トランス１次コイル２０１ｍは、被変調判定信号に応じた磁気信号を２次回路２０２側へ伝送する。

２次回路２０２は、絶縁２次回路２０２Ｉのトランス２次コイル２０２ｈにより、トランス１次コイル２０１ｍから磁気信号を受信して、電気信号に変換する。電気信号に変換された被変調判定信号は、増幅器２０２ｉにより増幅され、復調器２０２ｊにより判定信号に復調される。復調された判定信号は、バッファ２０２ｋを介して信号２次回路２０２Ｓへ出力される。

信号２次回路２０２Ｓは、絶縁２次回路２０２Ｉから出力された判定信号を、信号検出器２０２ｍにより取り込む。出力制御回路２０２ｆは、信号検出器２０２ｍにより取り込まれた判定信号を入力して、判定信号が過大入力であることを示す信号である場合、過大入力であることを認識する。すると出力制御回路２０２ｆは、ローパスフィルタ回路２０２ｇを制御して、ローパスフィルタ回路２０２ｇから過大入力を示すアナログ信号を、出力端子ＯＵＴＰ，ＯＵＴＮへ出力させる。または、２次回路２０２に出力端子ＯＵＴＰ，ＯＵＴＮとは異なる専用の出力端子を設けて、出力制御回路２０２ｆが、専用の出力端子から過大入力を示すアナログ信号を出力しても構わない。

こうして、図２の構成では、ΔΣＡＤＣ２０１ｂを経由して通常データを伝送する伝送経路とは別に、判定信号を信号１次回路２０１Ｓから信号２次回路２０２Ｓまで伝送する伝送経路を設けている。判定信号がΔΣＡＤＣ２０１ｂを経由しないことで、判定信号を短い遅延時間で信号１次回路２０１Ｓから信号２次回路２０２Ｓへ伝送できる。しかし、図２の構成のアイソレータは２系統の伝送経路が必要になるため、図１の構成のアイソレータよりも回路面積および消費電流が大幅に増加する。

そこで、回路面積および消費電流を大幅に増加することなく、通常データとは異なるデータを通常データよりも短い遅延時間で伝送するアイソレータについて、以下の実施形態で説明する。
（第１の実施形態）

図３は、第１の実施形態に係わるアイソレータの構成を示す図である。図３を図１および図２と比較すれば分かるように、本実施形態のアイソレータは、図２のアイソレータのような２系統の伝送経路は設けられておらず、図１のアイソレータと同様に１系統の伝送経路が基本となっている。このため、図３のアイソレータは、多くの部分が図１のアイソレータと同様に構成されている。

すなわち、本実施形態のアイソレータは、絶縁層を挟んで、入力側に位置する１次回路１と、出力側に位置する２次回路２と、を備える絶縁増幅器である。１次回路１は、入力側の信号１次回路１Ｓと、絶縁側の絶縁１次回路１Ｉとを備える。２次回路２は、絶縁側の絶縁２次回路２Ｉと、出力側の信号２次回路２Ｓとを備える。絶縁１次回路１Ｉおよび絶縁２次回路２Ｉは、絶縁伝送回路を構成し、信号１次回路１Ｓからの差動信号を絶縁層を介して伝送する。上述したように、本実施形態では、信号１次回路１Ｓ、絶縁１次回路１Ｉ、絶縁２次回路２Ｉ、および信号２次回路２Ｓがそれぞれ１チップで構成されることを想定しているが、これに限定されるものではない。

図３に示すアイソレータの構成を、図４～図６のタイミングチャートを参照しながら説明する。図４は、本実施形態に係わるアイソレータの、信号１次回路１Ｓと絶縁１次回路１Ｉにおける信号伝送を説明するためのタイミングチャートである。図５は、本実施形態に係わるアイソレータの、絶縁１次回路１Ｉと絶縁２次回路２Ｉにおける信号伝送を説明するためのタイミングチャートである。図６は、本実施形態に係わるアイソレータの、過大入力時における出力を説明するためのタイミングチャートである。

モータなどの対象機器から出力されたアナログ信号は、アイソレータの信号１次回路１Ｓの入力端子ＩＮＰ，ＩＮＮに入力される。入力端子ＩＮＰ，ＩＮＮからのアナログ入力信号は、入力段プリアンプ（ＩＮＰＵＴ）および異常検出回路１ａにより、過大入力であるか否かが判定される。上述したように、負側の入力端子ＩＮＮは、通常、接地されるため、入力段プリアンプおよび異常検出回路１ａは、正側の入力端子ＩＮＰから入力された信号の振幅が、過大入力閾値Ｔｈ以下の場合には通常動作であると判定し、過大入力閾値Ｔｈよりも大きい場合には過大入力であると判定する（図６のＩＮＰ参照）。入力段プリアンプおよび異常検出回路１ａは、通常動作であると判定すると判定信号Ｓ_ＦＦＢとしてＬ（ローレベル）（デジタル値「０」）を生成して出力し、過大入力であると判定すると判定信号Ｓ_ＦＦＢとしてＨ（ハイレベル）（デジタル値「１」）を生成して出力する（図４～図６のＳ＿ＦＦＢ参照）。

また、入力段プリアンプおよび異常検出回路１ａは、入力端子ＩＮＰ，ＩＮＮからのアナログ入力信号を、所定の利得倍に増幅する。入力段プリアンプおよび異常検出回路１ａにより増幅されたアナログ入力信号は、ΔΣ（デルタシグマ）型アナログデジタルコンバータ（ΔΣＡＤＣ）１ｂに入力される。ΔΣＡＤＣ１ｂは、アナログ入力信号にΔΣ変調を行って１ビットのデータ列にデジタル化し出力する。ΔΣＡＤＣ１ｂの２つの出力Ａ，Ｂは、デジタル差動信号であり、一方がＨであれば他方がＬ（Ｈ／Ｌ）、２つの出力の一方がＬであれば他方がＨ（Ｌ／Ｈ）となる（図４～図６のΔΣＯＵＴ参照）。ΔΣＡＤＣ１ｂから出力された１ビット信号は、高速帰還処理回路（ＦＦＢ）１ｃに入力される。

ＦＦＢ１ｃは、入力段プリアンプおよび異常検出回路１ａからの判定信号Ｓ_ＦＦＢを入力する。ＦＦＢ１ｃは、判定信号Ｓ_ＦＦＢがＬ（通常動作を示す）のとき、ΔΣＡＤＣ１ｂの出力をそのまま出力バッファ（ＢＵＦ_１）１ｄへ出力する。このため、出力バッファ１ｄの２つの出力Ｃ，Ｄは、Ｈ／ＬまたはＬ／Ｈとなる（図４～図６のＳ＿ＦＦＢがＬである部分に対応するＢＵＦ１ＯＵＴを参照）。

一方、ＦＦＢ１ｃは、判定信号Ｓ_ＦＦＢがＨ（過大入力を示す）のとき、ΔΣＡＤＣ１ｂの通常データと、ΔΣＡＤＣ１ｂの出力とは異なる（ΔΣＡＤＣ１ｂの出力ではあり得ない）特殊データ（特殊信号）と、をクロック毎に交互に出力する。ここで、ΔΣＡＤＣ１ｂの通常データは、２つの出力がＨ／ＬまたはＬ／Ｈとなる。そこで、ＦＦＢ１ｃは、Ｈ／ＬでもＬ／Ｈでもない特殊データとして、Ｌ／Ｌ、またはＨ／Ｈを出力する（以下では、特殊データがＬ／Ｌである例を説明するが、Ｌ／Ｌに代えてＨ／Ｈであっても構わない）。その結果、出力バッファ１ｄの２つの出力Ｃ，Ｄは、クロック毎に、通常データと特殊データとの交互になる（図４～図６のＳ＿ＦＦＢがＨである部分に対応するＢＵＦ１ＯＵＴを参照）。

判定信号Ｓ_ＦＦＢは、ΔΣＡＤＣ１ｂを経由することなく、入力段プリアンプおよび異常検出回路１ａからＦＦＢ１ｃへ直接入力され、ＦＦＢ１ｃは判定信号Ｓ_ＦＦＢがＨのときに、１クロックおきの通常データの間に特殊データを入れて伝送する。従って、過大入力であると判定されたときの特殊データの伝送は、ΔΣＡＤＣ１ｂをバイパスして行われる。

なお、通常データ以外のデータは、アイソレータにおける異常検知に用いられる。例えば、信号１次回路１Ｓの電源がオフ状態になっている場合には、出力バッファ１ｄの２つの出力Ｃ，Ｄは連続的なＬ／Ｌとなり、信号２次回路２Ｓの信号検出器（ＳＤ_Ｓ２）２ｅの２つの入力Ｉ，ＪはＬ／Ｌとなる。同様に、絶縁１次回路１Ｉ、または絶縁２次回路２Ｉが電源オフ状態になっている場合にも、信号２次回路２Ｓの信号検出器２ｅの２つの入力Ｉ，Ｊは、Ｌ／Ｌとなる。

従って、信号２次回路２Ｓが入力Ｉ，Ｊとして最初のＬ／Ｌを受信したとき、出力制御回路２ｆは、信号１次回路１Ｓ、絶縁１次回路１Ｉ、絶縁２次回路２Ｉの内の１つ以上の電源がオフ状態になっていることを示しているか、または、信号１次回路１Ｓが過大入力を検出したことを示しているかを判定できない。

しかし、信号２次回路２Ｓは、次のクロックで入力Ｉ，Ｊとして受信したのがＨ／ＬまたはＬ／Ｈである場合には、信号１次回路１Ｓが過大入力を検出したと判定できる。一方、信号２次回路２Ｓは、次のクロックで入力Ｉ，Ｊとして受信したのが引き続きＬ／Ｌである場合には、信号１次回路１Ｓ、絶縁１次回路１Ｉ、絶縁２次回路２Ｉの内の１つ以上の電源がオフ状態になっていると判定できる。

なお、特殊データとしてＨ／Ｈを用いれば、信号１次回路１Ｓ、絶縁１次回路１Ｉ、絶縁２次回路２Ｉの内の１つ以上の電源がオフ状態（Ｌ／Ｌ）になっているのではなく、信号１次回路１Ｓが過大入力を検出したことを、最初のＨ／Ｈを受信した時点で判定できる。

こうして、ＦＦＢ１ｃは、過大入力を、信号１次回路１Ｓ、絶縁１次回路１Ｉ、絶縁２次回路２Ｉの電源オフ状態と区別できるように、時間方向における１クロックおきにＬ／Ｌ信号（またはＨ／Ｈ信号）を生成している。このような、時分割で（つまり時間方向に）複数の信号を多重化して伝送する技術（時間方向の信号多重化技術）を、時間方向コーディング（ｃｏｄｉｎｇ）と呼ぶことにする。ＦＦＢ１ｃは、時間方向多重化を行う時間方向多重化回路である。

信号１次回路１Ｓと絶縁１次回路１Ｉとのチップ間の信号伝送、および絶縁２次回路２Ｉと信号２次回路２Ｓとのチップ間の信号伝送は、有線により行われる。また、絶縁１次回路１Ｉと絶縁２次回路２Ｉとのチップ間の信号伝送は、トランスを介して無線により行われる。チップ間において、これら有線、無線の何れを用いた信号伝送の場合も、通常データを伝送する際に、相補な２つの入力および２つの出力による差動信号（いわゆる、差動信号２ピン）を用いることが、時間方向コーディングを用いるための条件である。つまり、通常データとしてＨ／ＬまたはＬ／の差動信号を用いることで、特殊データとしてのＬ／ＬまたはＨ／Ｈを時間方向コーディングにより伝送することが可能となるからである。

なお、消費電流の観点からチップ内では必ずしも差動信号で伝送する必要はないが、チップ内で差動信号を伝送しない場合には、チップ間インタフェース部においてピン数が増加し、かつインタフェース部の消費電流が大きくなるため、チップ内でも同一の伝送経路で差動信号を伝送することが好ましい。

時間方向コーディングは、一般に、２種類以上のデータＤｉ（ｉはデータの種類を示し、ｉ＝１，２，…）を時分割で伝送できる。例えばｉ＝２の場合、ｋを動作クロックの番号を示すとすると、Ｄ１（ｋ），Ｄ２（ｋ＋１），Ｄ１（ｋ＋２），Ｄ２（ｋ＋３）…のように、第１の種類のデータＤ１と第２の種類のデータＤ２とを動作クロック毎に交互に伝送する。このとき、時分割により送付できなくなったデータ、ここでは、Ｄ２（ｋ），Ｄ１（ｋ＋１），Ｄ２（ｋ＋２），Ｄ１（ｋ＋３）…は、例えばそのまま廃棄する。

第１の種類のデータＤ１を通常データとして、例えば２種類のデータが伝送される場合、周期的に繰り返される第２の種類のデータＤ２（ｋ＋１），Ｄ２（ｋ＋３），…は特殊データである。特殊データが所定周期毎に検出されることで、２種類のデータが伝送されていることを判別できる。

３種類以上のデータが伝送される場合も同様である。ｍを２以上の整数とし、前記特殊データがｍ種類あるとする。このとき、時間方向多重化回路は、通常データをデジタル差動信号に変換して１動作クロックで伝送することと、ｍ種類の特殊データをｍ動作クロックで伝送することと、を交互に行う。ｍ種類の特殊データは、定められた順序で伝送される。この場合、ｉ＝（ｍ＋１）となるので、Ｄ１（ｋ），Ｄ２（ｋ＋１），Ｄ３（ｋ＋２），…，Ｄ（ｍ＋１）（ｋ＋ｍ），Ｄ１（ｋ＋ｍ＋１），Ｄ２（ｋ＋ｍ＋２）…のような順序でのデータ伝送が行われる。

こうして本実施形態では、過大入力でない場合には通常データＤ１を伝送し、過大入力などの２種類以上のデータを伝送する必要が生じた場合に、時間方向コーディングにより２種類以上のデータＤｉ（ｉ＝１，２，…）を伝送している。

出力バッファ１ｄは、ＦＦＢ１ｃから入力した信号を、絶縁１次回路１Ｉへ出力する。

絶縁１次回路１Ｉは、信号１次回路１Ｓから出力された信号を、信号検出器（ＳＤ_Ｉ１）１ｅから取り込む。ここで、絶縁１次回路１Ｉの２つの入力Ｅ，Ｆは、信号１次回路１Ｓの２つの出力Ｃ，Ｄよりも、チップ間伝送に要する時間だけ遅延することになるが、図５では、遅延がないものとして記載した。

データ変調器（ＤＡＴＡ Ｍｏｄ）１ｆは、信号検出器１ｅから取り込んだ信号に、絶縁１次回路１Ｉから絶縁２次回路２Ｉへ伝送するためのデータ変調を行う。信号検出器１ｅから取り込んだ信号をデータ変調器１ｆにより変調して得られた被変調データは、ドライバ（ＤＲＩ_Ｄ）１ｇによりトランス１次コイル１ｈへ出力される。トランス１次コイル１ｈは、被変調データに応じた磁気信号を２次回路２側へ伝送する。

なお、絶縁１次回路１Ｉから絶縁２次回路２Ｉへトランスを介して信号伝送する場合、信号検出器１ｅがＬ／Ｌを受信したときは、絶縁１次回路１Ｉが絶縁２次回路２Ｉへデータを送信しないことにすれば、絶縁２次回路２Ｉは実質的にＬ／Ｌ信号を受信することになる。従って、所定時間内に絶縁１次回路１Ｉからの信号を検出できなかった場合に、Ｌ／Ｌ信号を受信したと解釈する受信器を、実際の絶縁２次回路２Ｉに実装してもよい。

２次回路２は、絶縁２次回路２Ｉのトランス２次コイル２ａにより、トランス１次コイル１ｈからの磁気信号を受信して、電気信号に変換する。電気信号に変換された被変調データは、増幅器（ＡＭＰ_Ｄ）２ｂにより増幅され、復調器（Ｃｏｍｐ／Ｄｅｃ）２ｃにより元のデータに復調される。復調されたデータは、バッファ（ＢＵＦ_Ｄ）２ｄを介して信号２次回路２Ｓへ出力される。

絶縁２次回路２Ｉの２つの出力Ｇ，Ｈ（図５および図６のＢＵＦＤＯＵＴ参照）は、絶縁１次回路１Ｉの２つの入力Ｅ，Ｆ（図５および図６のＳＤ１ＩＮ参照）を２クロック分遅延したものとなる。つまり、絶縁２次回路２Ｉは、時間方向コーディングを維持したまま、信号を信号２次回路２Ｓへ伝達する。

信号２次回路２Ｓは、絶縁２次回路２Ｉから出力されたデータを、信号検出器（ＳＤ_Ｓ２）２ｅにより取り込む。出力制御回路２ｆは、信号検出器２ｅから取り込まれたデータを、データ伝送経路を経由してローパスフィルタ回路（ＬＰＦ）２ｇへ出力する。また、このデータ伝送経路とは異なる信号伝送経路（通知ライン）で、出力制御回路２ｆとＬＰＦ２ｇとが接続されている。

出力制御回路２ｆは、信号検出器２ｅから取り込まれたデータが、Ｈ／ＬまたはＬ／Ｈとなる通常データと、Ｌ／Ｌとなる特殊データと、の何れであるかを判定する。通常データであると判定した場合、出力制御回路２ｆは、通知ラインを経由して、通常データであることを示す判定結果をＬＰＦ２ｇへ通知する。

一方、出力制御回路２ｆは、信号検出器２ｅから取り込まれたデータが特殊データ（Ｌ／Ｌ）であると判定した場合には、さらに、次のクロックで取り込まれたデータの判定を行う。すなわち、出力制御回路２ｆは、次のクロックで取り込まれたデータが、Ｈ／ＬまたはＬ／Ｈである場合には過大入力であると判定し、Ｌ／Ｌである場合にはそれ以外の異常状態（信号１次回路１Ｓ、絶縁１次回路１Ｉ、絶縁２次回路２Ｉの内の１つ以上の電源がオフ状態）であると判定する。こうして、特殊データを検出した場合の出力制御回路２ｆによる過大入力の判定は、連続する２クロックのデータを用いる。

出力制御回路２ｆは、過大入力であると判定した場合、通知ラインを経由して、過大入力であることを示す判定結果をＬＰＦ２ｇへ送信する。

ＬＰＦ２ｇは、出力制御回路２ｆからデータ伝送経路を経由して受信したデータ（１ビットのデータ列）をアナログ化して所定のローパスフィルタをかける。ＬＰＦ２ｇは、出力制御回路２ｆから通常データであることを示す判定結果を受けた場合、ローパスフィルタを通過したアナログ信号を、出力端子ＯＵＴＰからプラス（＋）の信号として出力し、出力端子ＯＵＴＮからマイナス（－）の信号として出力する。出力端子ＯＵＴＰから出力される信号と、出力端子ＯＵＴＮから出力される信号とは、信号の正負が異なるだけで同じ同相電圧を出力する。

ＬＰＦ２ｇは、出力制御回路２ｆから過大入力であることを示す判定結果を受けた場合、出力端子ＯＵＴＰ，ＯＵＴＮから出力する信号の同相電圧を、同時に、例えば適宜の＋電圧だけシフトさせる（図６のＯＵＴＰおよびＯＵＴＮ参照）。

図６に示すタイミングチャートでは、ＬＰＦ２ｇが、Ｌ／Ｌを受信した後に、Ｈ／ＬまたはＬ／Ｈを受信したときに、受信したＨ／ＬまたはＬ／Ｈの立ち上がりを検出した時点で同相信号をシフトする例を示した。ただし、ＬＰＦ２ｇの設計によっては、Ｈ／ＬまたはＬ／Ｈを受信した後、設計した回路の信号処理遅延により同相信号のシフトがさらに１クロック遅延する場合もある。なお、ＬＰＦ２ｇによる同相電圧のシフトは、一般には所定の時定数による電圧の立ち上がりとして行われるが、図６では、時定数を考慮しない急峻な立ち上りの例を図示した。また、図６における出力端子ＯＵＴＰの信号に対して示した閾値Ｔｈ'は、入力端子ＩＮＰの信号の過大入力閾値Ｔｈに対応する値である。

第１の実施形態によれば、時間方向コーディングを行うことで、アイソレータ内に特殊データ専用の伝送経路を設けることなく、通常データ以外の特殊データを伝送することが可能となる。これにより、アイソレータの回路面積および消費電流の大幅な増加を抑制できる。

このとき、入力段プリアンプおよび異常検出回路１ａが過大入力を検出した場合には、ΔΣＡＤＣ１ｂを経由することなく、判定信号Ｓ_ＦＦＢをＦＦＢ１ｃへ伝送するようにしたために、過大入力であることを示すデータを、短い遅延時間で伝送できる。

また、過大入力を検出した場合には、ＬＰＦ２ｇから出力する同相信号をシフトするようにしたために、過大入力であることを示す信号を出力端子ＯＵＴＰ，ＯＵＴＮから出力することができ、別途に専用の出力端子を設ける必要がなくなる。
（第２の実施形態）

図７は、第２の実施形態に係わり、時間方向コーディングによりΔΣＡＤＣ１ｂの出力を間引いたときに、ΔΣＡＤＣ１ｂの出力に含まれる高周波側に偏在した量子化ノイズが低周波側に折り返すのを、低減する技術を説明するための図である。第２の実施形態では、第１の実施形態と同様の部分に同一の符号を付して説明を省略し、主に異なる点について説明する。

ΔΣＡＤＣ１ｂは、アナログ信号をオーバーサンプリングし、ΔΣ変調して量子化することで、アナログ信号の振幅に応じたパルス列に変換して出力する回路である。ΔΣ変調により量子化ノイズが高周波側に偏在されるため、ローパスフィルタをかけることで、量子化ノイズを良好に除去できる。

しかし、第１の実施形態では、過大入力を検出した場合にＦＦＢ１ｃが１クロックおきに特殊データを入れるため、ΔΣＡＤＣ１ｂから出力される通常データは１クロックおきに間引かれたデータとなる。すると、通常データの周波数が半分となって、高周波側の量子化ノイズが低周波側に折り返し、直流（ＤＣ）に近い低周波側の信号帯域に重なってしまう。間引かれた通常データは、絶縁層を経由して伝送された後に、例えば、０挿入とフィルタリング処理（適宜、引き伸ばし処理という）により元の周波数で２クロック続けて同じデータを出力することで、データの引き伸ばしが行われる。しかし、データ引き伸ばし後にローパスフィルタをかけたとしても、低周波側の信号帯域に折り返された量子化ノイズを除去することはできず、信号対ノイズ比（ＳＮＲ）が大幅に低下してしまう。ΔΣＡＤＣ１ｂへの入力信号の変化が緩やかであって、ＳＮＲが大幅に低下するのは同様である（後述する図１４も参照）。

ただし、ＳＮＲが大幅に低下するのはΔΣＡＤＣ１ｂへの入力信号がＡＤＣレンジ内にある場合、つまり、ΔΣＡＤＣ１ｂから出力されるデータにＨ／ＬとＬ／Ｈの両方が含まれる場合である。これに対し、ΔΣＡＤＣ１ｂへの入力信号がＡＤＣレンジ外となる場合には、ΔΣＡＤＣ１ｂから出力されるデータは全てＨ／Ｌが連続するか、または全てＬ／Ｈが連続する。このために、ΔΣＡＤＣ１ｂから出力されるデータには量子化誤差が発生せず、１クロックおきに間引いたとしても量子化ノイズが折り返しで重畳されることはない。さらに、絶縁層を経由してデータを伝送した後に引き伸ばしを行うと、ΔΣＡＤＣ１ｂから出力されたデータがそのまま復元されるために、結局、間引きの影響を受けることはない。従って、ΔΣＡＤＣ１ｂへの入力信号がＡＤＣレンジ内にあっても、入力段プリアンプおよび異常検出回路１ａが過大入力を検出するように設定される場合に、この第２の実施形態（および後述する第３の実施形態）による量子化ノイズを低減する技術が有効となる。

以下では、ΔΣＡＤＣ１ｂの出力信号をΔΣ（ｋ）と記載し、ΔΣ（ｋ）を１つ置きに間引いた信号をΔΣ_ｄｃｍ（２ｊ＋１）と記載する。ここで、ｋはクロックの番号を示し、ｋ＝（２ｊ＋１）（ここで、ｊは整数）である。そして、ΔΣ（ｋ）は、ＡＤＣレンジ内にある入力信号を変換した信号であって、図７中のグラフＧ１に示すように、信号帯域の高周波側に、ハッチングを付して示す量子化ノイズが偏在しているものとする。なお、各グラフＧ１，Ｇ３～Ｇ６，Ｇ８においては、横軸は周波数、縦軸は電力の相対値を表し、信号とノイズの値を加算せず、信号とノイズを並べて（ノイズが手前側に見えるように）記載している。また、グラフＧ２，Ｇ７においては、横軸は周波数、縦軸は通過特性（相対的な通過率）を表している。

図７を参照して、高周波側に偏在した量子化ノイズが間引きにより折り返すのを低減する技術について説明する。

ΔΣＡＤＣ１ｂは、アナログの入力信号を、２０Ｍｂｐｓ（信号成分は１０ＭＨｚ以下）でオーバーサンプリングし、ΔΣ変調して量子化し、例えば１０ＭＨｚの周波数で１ビットのパルス列の信号ΔΣ（ｋ）を出力する。

本実施形態のＦＦＢ１ｃは、ノイズ抑圧フィルタとしてのローパスフィルタ回路（ＬＰＦ）１１と、間引き回路１２と、量子化器１３と、を備えている。

ΔΣＡＤＣ１ｂからの信号ΔΣ（ｋ）は、ＦＦＢ１ｃのＬＰＦ１１に入力される。ＬＰＦ１１の帯域通過特性は、グラフＧ２に示すような、低周波側から高周波側へ向けて、通過する信号が減衰する特性である。こうした特性を実現するＬＰＦ１１としては、例えば、移動平均等の簡易な処理を行う回路構成で構わない。ただし、移動平均は、ＬＰＦ１１の回路内で加算、減算等を行うため、ｎを１より大きい整数とすると、ＬＰＦ１１から出力される信号のビット数はｎビットとなる。

ＬＰＦ１１から出力される信号のスペクトルは、グラフＧ１において高周波側に偏在していた量子化ノイズが、グラフＧ３に示すように低減されたものとなる。

間引き回路１２は、ＬＰＦ１１から出力される信号を、１ビットおきに出力し、出力しなかったビットは捨てることにより、１／２に間引く処理を行う。この間引き処理により、信号ΔΣ_ｄｃｍ（２ｊ＋１）の高周波域に残存する量子化ノイズは、グラフＧ４に示すように折り返されるが、ＬＰＦ１１を通過した後の量子化ノイズの残存量が小さいため、ＬＰＦ１１がない場合と比べると、ＳＮＲが大幅に低下することはない。

量子化器１３は、間引き回路１２から出力される例えば５ＭＨｚの周波数のｎビット信号を量子化して、１０Ｍｂｐｓ（信号成分は５ＭＨｚ以下）の１ビットのデータ列の信号に変換する。量子化器１３により変換された１ビット信号を、ΔΣ_{ＲＱｄｃｍ}（２ｊ＋１）と記載する。ここで、量子化器１３により再度１ビット信号に戻すのは、チップ間伝送をｎビットのまま行うと、ｎビット分のインタフェースが必要になり、かつ消費電流が増加するためである。

量子化器１３から出力される信号のスペクトルは、グラフＧ５に示すように、グラフＧ４に示した間引き後のスペクトルに対して、周波数上フラットな量子化ノイズが加算されたスペクトルになる。従って、量子化器１３から出力される信号のＳＮＲは、間引き回路１２から出力される信号のＳＮＲよりも低下する。しかし、ＬＰＦ１１を通過させることなくΔΣＡＤＣ１ｂからの出力信号をそのまま間引き回路１２で間引きする場合と比べると、ＳＮＲを高く維持できる。

なお、図７では前段に間引き回路１２を配置し後段に量子化器１３を配置したが、順序を逆にして、前段に量子化器１３を配置し後段に間引き回路１２を配置しても構わない。

第１の実施形態で述べたように、チップ間のデータ伝送は、過大入力であることを示す特殊データのＬ／Ｌ（例えば５ＭＨｚ）と、量子化器１３から出力される１ビットのデータ列の通常データ（例えば５ＭＨｚ）とを、例えば１０ＭＨｚの１クロック毎に交互に配列した信号で行われる。

チップ間伝送された５ＭＨｚの信号ΔΣ_{ＲＱｄｃｍ}（２ｊ＋１）は、例えば出力制御回路２ｆ内に設けられた引き伸ばし回路２１により、上述した０挿入とフィルタリング処理による引き伸ばし処理が行われる。ここでの引き伸ばし処理は、具体的に、１０ＭＨｚのクロックに同期して、２クロック毎に同一のビット値の信号、例えば「０」を出力する処理である。引き伸ばし処理後の信号は、サンプリング周波数がΔΣＡＤＣ１ｂからの出力信号の周波数と同じ２０ＭＨｚに戻っており、ΔΣ_ＲＱ（ｊ）と記載する。この引き伸ばし処理により、グラフＧ６に示すように、高周波側の量子化ノイズが引き伸ばされて、ピーク値が低くなる。

引き伸ばし回路２１から出力された１ビット信号は、ＬＰＦ２ｇにより２０ＭＨｚの動作クロックでローパスフィルタ処理が行われる。ＬＰＦ２ｇの帯域通過特性は、例えばグラフＧ７に示すような、直流（ＤＣ）に近い低周波側の信号帯域の信号だけを通過させ、信号帯域よりも高周波側の帯域の信号をほぼカットする特性である。

このような特性のＬＰＦ２ｇによりローパスフィルタ処理された多ビットの信号は、グラフＧ８に示すように、信号帯域中の量子化ノイズは残存するが、それ以外の量子化ノイズはほぼ抑制される。この処理結果は、ＬＰＦ１１を通過させることなくΔΣＡＤＣ１ｂからの出力信号をそのまま間引き回路１２で間引きする場合と比べると、ＳＮＲが高い。

図８は、本実施形態に係わる高速帰還処理回路（ＦＦＢ）１ｃの構成例を示す図である。

ＬＰＦ１１は、加算器１１ａと、遅延素子１１ｂと、１／２倍素子１１ｃとを備えている。遅延素子１１ｂは、ΔΣＡＤＣ１ｂから加算器１１ａへの伝送経路から分岐した分岐経路に配置されている。遅延素子１１ｂの出力は、加算器１１ａに入力される。１／２倍素子１１ｃは、加算器１１ａの後段に、加算器１１ａと直列に配列されている。

ΔΣＡＤＣ１ｂから出力された１ビットの信号ΔΣ（ｋ）は、加算器１１ａと、遅延素子１１ｂとに入力される。遅延素子１１ｂは、入力された信号を１クロック遅延して出力する。従って、加算器１１ａは、現クロックの信号ΔΣ（ｋ）と、現クロックよりも１クロック前の信号ΔΣ（ｋ－１）とを加算した２ビットの信号｛ΔΣ（ｋ）＋ΔΣ（ｋ－１）｝を出力する。１／２倍素子１１ｃは、加算器１１ａから出力された加算信号｛ΔΣ（ｋ）＋ΔΣ（ｋ－１）｝を、ビットシフトにより１／２倍する。すなわち、図８に示すＬＰＦ１１は、移動平均によるローパスフィルタ処理を行う構成例となっている。

ＬＰＦ１１の１／２倍素子１１ｃから出力された２０Ｍｂｐｓの２ビット信号は、間引き回路１２に入力されて、１０ＭＨｚのクロックに同期してオン／オフするスイッチ１２ａを経由することで、１つおきに間引きされ、１０Ｍｂｐｓの２ビット信号になる。

間引き回路１２から出力される２ビットのデータ列は、１ビット量子化器として構成された量子化器１３に入力され、１ビットの信号ΔΣ_{ＲＱｄｃｍ}（２ｊ＋１）に量子化される。ＦＦＢ１ｃが、その後に、信号ΔΣ_{ＲＱｄｃｍ}（２ｊ＋１）をＬ／Ｌと交互に伝送することは、上述した通りである。

第２の実施形態によれば、上述した第１の実施形態とほぼ同様の効果を奏するとともに、間引き回路１２の前にＬＰＦ１１を設けることで、間引き後の量子化ノイズを低減することができ、伝送されるデータの品質低下を抑制できる。
（第３の実施形態）

図９は、第３の実施形態に係わり、時間方向コーディングによりΔΣＡＤＣ１ｂの出力を間引いたときに、ΔΣＡＤＣ１ｂの出力に含まれる高周波側に偏在した量子化ノイズが低周波側に折り返すのを、さらに低減する技術を説明するための図である。第３の実施形態では、第１，２の実施形態と同様の部分に同一の符号を付して説明を省略し、主に異なる点について説明する。

図９に示す構成は、図７に示した構成におけるＦＦＢ１ｃの量子化器１３を、ノイズシェーピング回路１４に替えたものである。

ノイズシェーピング回路１４は、後で図１０以降を参照して具体的に説明するが、ΔΣ変調と同様に、入力されたｎビット信号を１ビット信号に量子化したときの余り（量子化誤差）を、次に入力される信号に加算する処理を行うことで、量子化ノイズを高周波側に偏在させる回路である。

図７の量子化器１３から出力される信号のスペクトルは、グラフＧ５に示したように、周波数上フラットな量子化ノイズが加算されたスペクトルになっている。これに対して、図９のノイズシェーピング回路１４から出力される信号のスペクトルは、グラフＧ５'に示すように、量子化ノイズの高周波側への偏在率がより高くなる。これにより、グラフＧ５'に示す低周波側の信号帯域における量子化ノイズは、図７のグラフＧ５よりも低減される。

その結果、引き伸ばし回路２１から出力される１ビット信号は、グラフＧ６'に示すように、低周波側の信号帯域における量子化ノイズが、図７のグラフＧ６よりも低減される。従って、ＬＰＦ２ｇによりローパスフィルタ処理された信号は、グラフＧ８'に示すように、量子化ノイズが、図７のグラフＧ８よりもさらに低減され、ＳＮＲが高くなる。

図１０は、本実施形態に係わる高速帰還処理回路（ＦＦＢ）１ｃの第１の構成例を示す図である。

ＦＦＢ１ｃ内において、間引き回路１２の後段に配置されたノイズシェーピング回路１４は、加算器１４ａと、減算器１４ｂと、量子化器１４ｃと、遅延素子１４ｄと、を備えている。ノイズシェーピング回路１４への入力は、加算器１４ａに接続される。加算器１４ａの出力は、減算器１４ｂと量子化器１４ｃとへ接続される。量子化器１４ｃは、信号をＦＦＢ１ｃの外部へ出力すると共に、減算器１４ｂへ出力する。減算器１４ｂは、加算器１４ａの出力から量子化器１４ｃの出力を減算して、遅延素子１４ｄへ出力する。遅延素子１４ｄは、加算器１４ａに接続される。

このような回路構成により、間引き回路１２から入力された２ビット信号は、加算器１４ａを介して、量子化器１４ｃと減算器１４ｂに入力される。量子化器１４ｃは、２ビット信号をビットシフトして、１ビットの信号に量子化する。減算器１４ｂは、量子化器１４ｃにより量子化される前の信号から、量子化器１４ｃにより量子化された後の信号を減算する。これにより、減算器１４ｂは、量子化器１４ｃによる量子化の余り（量子化誤差）を、遅延素子１４ｄへ出力する。遅延素子１４ｄは、減算器１４ｂから入力された量子化誤差を、１クロック遅延させて加算器１４ａへ出力する。加算器は１４ａは、遅延素子１４ｄから入力された１クロック前の量子化誤差を、新たに間引き回路１２から入力された信号に加算して出力する。

こうして、量子化器１４ｃで発生する量子化誤差が、減算器１４ｂにより算出されてフィードバックされることで、ΔΣ変調の原理と同様にしてシェーピング処理がなされ、量子化ノイズが、高周波側に偏在され、低周波側では小さくなる。

なお、図１０に示す構成は１次ノイズシェーピングを行う例であるが、高次ノイズシェーピングを行うように構成して、量子化ノイズを高周波側により大きく偏在させ、信号帯域の量子化ノイズをさらに減らすようにしても構わない。

図１１は、本実施形態に係わる高速帰還処理回路（ＦＦＢ）１ｃの第２の構成例を示す図である。図１１は、図１０の回路構成を原型として、回路トポロジを変形した回路である。

図１１のＦＦＢ１ｃは、ＬＰＦ間引き回路１５と、ノイズシェーピング回路１４と、を備えている。ＬＰＦ間引き回路１５は、図１０において縦列に接続されているＬＰＦ１１と間引き回路１２を１つにまとめた回路である。図１１において、図１０と同じ回路要素には同じ符号を付す。

ＬＰＦ間引き回路１５は、加算器１１ａと、遅延素子１１ｂと、１／２倍素子１１ｃと、スイッチ１２ａと、減算器１５ａと、を備えている。ΔΣＡＤＣ１ｂからＬＰＦ間引き回路１５への入力は、加算器１１ａに接続される。加算器１１ａの出力は、端子ａを経由して、スイッチ１２ａと減算器１５ａとへ接続される。スイッチ１２ａは、クロック毎にオン／オフを切り替える。スイッチ１２ａの出力は、端子ｂを経由して、１／２倍素子１１ｃと減算器１５ａとへ接続される。減算器１５ａは、端子ａを経由した入力から端子ｂを経由した入力を減算する。減算器１５ａの出力は、端子ｃを経由して、遅延素子１１ｂへ出力される。遅延素子１１ｂは、入力を１クロック遅延して出力する。遅延素子１１ｂの出力は、端子ｄを経由して、加算器１１ａに接続される。加算器１１ａは、ΔΣＡＤＣ１ｂからの入力と端子ｄを経由した入力を加算する。１／２倍素子１１ｃは、端子ｂを経由した入力を、ビットシフトにより１／２倍する。

このような構成のＬＰＦ間引き回路１５の動作について、以下に説明する。なお、表記を簡単にするために、図１１のＬＰＦ間引き回路１５の動作説明においては、ΔΣＡＤＣ１ｂの出力信号ΔΣ（ｋ）を、ΔΣ（ｋ）＝Ａｋと記載する。クロック番号ｋは、ｋ＝１，２，３，４，…である。また、端子ａ，ｂ，ｃ，ｄのクロック番号ｋにおける信号値をａｋ，ｂｋ，ｃｋ，ｄｋで表すことにする。

ｋ＝１ではスイッチ１２ａが開き、端子ｂの値は０（ｂ１＝０）、端子ｄの値は０（ｄ１＝０）であるとする。ｄ１＝０であるから、ΔΣＡＤＣ１ｂからＡ１が入力された端子ａの値はＡ１（ａ１＝Ａ１）となる。ａ１＝Ａ１、ｂ１＝０であるから、端子ｃの値はＡ１（ｃ１＝Ａ１）となる。ｂ１＝０であるから、１／２倍素子１１ｃの出力は０である。

ｋ＝２ではスイッチ１２ａが閉じ、端子ａの値と端子ｂの値は等しく（ａ２＝ｂ２）なり、ａ２＝ｂ２であるから、端子ｃの値は０（ｃ２＝０）となる。端子ｄの値は１クロック前のｃ１（＝Ａ１）であるから、ｄ２＝Ａ１となる。ΔΣＡＤＣ１ｂからＡ２が入力された端子ａの値はａ２＝（Ａ１＋Ａ２）となり、端子ｂの値もａ２と同じｂ２＝（Ａ１＋Ａ２）となる。ｂ２＝（Ａ１＋Ａ２）であるから、１／２倍素子１１ｃの出力は（Ａ１＋Ａ２）／２である。

ｋ＝３では再びスイッチ１２ａが開く。このとき端子ｂの値は０にセットされる（ｂ３＝０）とする。端子ｄの値は１クロック前のｃ２（＝０）であるから、ｄ３＝０となる。ΔΣＡＤＣ１ｂからＡ３が入力された端子ａの値はａ３＝Ａ３となる。端子ｃの値はｃ３＝ａ３－ｂ３＝Ａ３となる。ｂ３＝０であるから、１／２倍素子１１ｃの出力は０である。

ｋ＝４では再びスイッチ１２ａが閉じる。このとき、端子ａの値と端子ｂの値は等しく（ａ４＝ｂ４）なり、ａ４＝ｂ４であるから、端子ｃの値は０（ｃ４＝０）となる。端子ｄの値は１クロック前のｃ３（＝Ａ３）であるから、ｄ４＝Ａ３となる。ΔΣＡＤＣ１ｂからＡ４が入力された端子ａの値はａ４＝（Ａ３＋Ａ４）となり、端子ｂの値もａ４と同じｂ４＝（Ａ３＋Ａ４）となる。ｂ４＝（Ａ３＋Ａ４）であるから、１／２倍素子１１ｃの出力は（Ａ３＋Ａ４）／２である。

上記動作をその後も同様に行うことで、ＬＰＦ間引き回路１５は、ΔΣＡＤＣ１ｂの連続する２クロックの出力平均値を、１つおきに間引いて、ノイズシェーピング回路１４へ出力する。従って、図１１のＬＰＦ間引き回路１５は、図１０のＬＰＦ１１と間引き回路１２とを組み合わせた回路と等価になっている。

図１２は、本実施形態に係わる高速帰還処理回路（ＦＦＢ）１ｃの第３の構成例を示す図である。図１２は、図１１の回路トポロジをさらに変形した回路である。

図１２のＦＦＢ１ｃは、ＬＰＦ間引きノイズシェーピング回路１６を備えている。ＬＰＦ間引きノイズシェーピング回路１６は、図１２において縦列に接続されているＬＰＦ間引き回路１５とノイズシェーピング回路１４を１つにまとめた回路である。図１２において、図１０および図１１と同じ回路要素には同じ符号を付す。

ＬＰＦ間引きノイズシェーピング回路１６は、加算器１１ａと、遅延素子１１ｂと、１／２倍素子１１ｃと、スイッチ１２ａと、量子化器１４ｃ'と、減算器１５ａと、を備えている。ΔΣＡＤＣ１ｂからＬＰＦ間引きノイズシェーピング回路１６への入力は、加算器１１ａに接続される。加算器１１ａの出力は、端子ａを経由して、スイッチ１２ａと減算器１５ａとへ接続される。スイッチ１２ａは、クロック毎にオン／オフを切り替える。スイッチ１２ａの出力は、量子化器１４ｃ'へ接続される。量子化器１４ｃ'は、例えば右シフトおよび左シフトを組み合わせてビットシフトを行うことで、下位ビットの値を０にして信号を量子化する。ここで量子化された信号は２ビットのままである。量子化器１４ｃ'は、端子ｂ'を経由して、１／２倍素子１１ｃと減算器１５ａとへ接続される。減算器１５ａは、端子ａを経由した入力から端子ｂ'を経由した入力を減算する。端子ａからは量子化前の信号が入力され、端子ｂ'からは量子化後の信号が入力されるから、減算器１５ａは、量子化の余り（量子化誤差）を算出して出力する。減算器１５ａの出力は、端子ｃを経由して、遅延素子１１ｂへ出力される。遅延素子１１ｂは、入力を１クロック遅延して出力する。遅延素子１１ｂの出力は、端子ｄを経由して、加算器１１ａに接続される。加算器１１ａは、ΔΣＡＤＣ１ｂからの入力と端子ｄを経由した入力を加算する。従って、減算器１５ａが出力した量子化誤差は、加算器１１ａにより次のクロックの入力信号に加算される。１／２倍素子１１ｃは、端子ｂ'を経由した入力を、ビットシフトにより１／２倍し、１ビット信号として出力する。

図１２の構成のＬＰＦ間引きノイズシェーピング回路１６の動作は、図１１の動作に準ずるために、簡潔に説明する。図１２の説明においても、ΔΣ（ｋ）＝Ａｋと記載する。

ｋ＝１においてスイッチ１２ａが開くと、加算器１１ａに入力されたＡ１が遅延素子１１ｂに保持され、１／２倍素子１１ｃの出力は０である。

ｋ＝２においてスイッチ１２ａが閉じると、加算器１１ａに入力されたＡ２と遅延素子１１ｂからのＡ１とが加算され、量子化器１４ｃ'により量子化されて、１／２倍素子１１ｃによりビットシフト（平均化）されて出力される。また、減算器１５ａにより量子化前の（Ａ１＋Ａ２）から量子化後の（Ａ１＋Ａ２）を引いた量子化誤差が算出され、遅延素子１１ｂに保持される。

ｋ＝３においてスイッチ１２ａが開くと、加算器１１ａに入力されたＡ３が遅延素子１１ｂに保持され、１／２倍素子１１ｃの出力は０である。

ｋ＝４においてスイッチ１２ａが閉じると、加算器１１ａに入力されたＡ４と遅延素子１１ｂからのＡ３とが加算され、量子化器１４ｃ'により量子化されて、１／２倍素子１１ｃによりビットシフト（平均化）されて出力される。また、減算器１５ａにより量子化前の（Ａ３＋Ａ４）から量子化後の（Ａ３＋Ａ４）を引いた量子化誤差が算出され、遅延素子１１ｂに保持される。

こうして、量子化器１４ｃ'で発生する量子化誤差が、減算器１５ａにより算出されてフィードバックされることで、ΔΣ変調の原理と同様にしてシェーピング処理がなされ、量子化ノイズが、高周波側に偏在され、低周波側では小さくなる。

図１３は、図１２の高速帰還処理回路（ＦＦＢ）１ｃの、ロジックセルによる構成例を示す図である。

入力段プリアンプおよび異常検出回路１ａは、電圧検出器１ａ－１を備えている。

電圧検出器１ａ－１は、アナログ入力信号の過大入力判定を行って、過大入力を検知した場合には判定信号Ｓ_ＦＦＢとして１を生成してラッチ３１へ出力し、過大入力を検知しない場合には判定信号Ｓ_ＦＦＢとして０を生成してラッチ３１へ出力する。

ラッチ３１には、電圧検出器１ａ－１からの判定信号と、内部クロック（動作クロック）とが入力される。ラッチ３１は、判定信号を、内部クロックに同期して、２分周器３２と、３入力ＡＮＤゲート４４と、ＡＮＤゲート４５と、セレクタ４８と、へ出力する。なお、内部クロックは、ΔΣＡＤＣ１ｂと、ＬＰＦ間引きノイズシェーピング回路１６内のラッチ４６およびラッチ４７と、２分周器３２とへも入力される。

２分周器３２は、ラッチ３１からの判定信号が１である場合、内部クロックの周波数を１／２倍して出力する。また、２分周器３２は、ラッチ３１からの判定信号が０である場合、常にリセットされて０を出力する。

セレクタ４８は、例えばマルチプレクサで構成され、ラッチ３１からの判定信号が０である場合にはΔΣＡＤＣ１ｂからの入力をそのまま出力し、ラッチ３１からの判定信号が１である場合にはＬＰＦ間引きノイズシェーピング回路１６によりノイズシェーピングされた信号を出力する。

差動出力アンプ３４は、セレクタ４８からのシングルエンド入力を、デジタル差動信号に変換して出力する。差動出力アンプ３４は、セレクタ４８からの出力が、１である場合には１／０（Ｈ／Ｌ）を出力し、０である場合には０／１（Ｌ／Ｈ）を出力する。

セレクタ３３は、例えばマルチプレクサで構成され、２分周器３２の出力が０である場合（過大入力でない場合）には、差動出力アンプ３４によりデジタル差動信号に変換されたΔΣＡＤＣ１ｂの信号をそのまま出力する。

また、セレクタ３３は、２分周器３２の出力が２分周クロックである場合（過大入力である場合）には、差動出力アンプ３４からの出力と、０，０と、を交互に出力する。すなわち、セレクタ３３は、２分周器３２の出力が１（Ｈ）であるときに０，０（上述した特殊データのＬ／Ｌ信号）を出力し、２分周器３２の出力が０（Ｌ）であるときに差動出力アンプ３４からの再ノイズシェーピングされた（つまり、ΔΣＡＤＣ１ｂによりノイズシェーピングされた後に、さらにノイズシェーピング回路１６によりノイズシェーピングされた）データ信号を出力する。

ＬＰＦ間引きノイズシェーピング回路１６は、ＡＮＤゲート４１と、ＸＯＲゲート４２と、ＸＯＲゲート４３と、３入力ＡＮＤゲート４４と、ＡＮＤゲート４５と、ラッチ４６と、ラッチ４７と、を備える。

ΔΣＡＤＣ１ｂの出力は、セレクタ４８と、ＡＮＤゲート４１と、ＸＯＲゲート４２とに入力される。ＡＮＤゲート４１の出力は、ＸＯＲゲート４３に入力される。ＸＯＲゲート４３の出力は、セレクタ４８と、３入力ＡＮＤゲート４４とに入力される。３入力ＡＮＤゲート４４の出力は、遅延素子１１ｂとして機能するラッチ４６により１クロック遅延されて、ＸＯＲゲート４３へ出力される。ＸＯＲゲート４２の出力は、ＡＮＤゲート４５に入力される。ＡＮＤゲート４５の出力は、遅延素子１１ｂとして機能するラッチ４７により１クロック遅延されて、ＡＮＤゲート４１およびＸＯＲゲート４２へ出力される。

ＡＮＤゲート４１は、ΔΣＡＤＣ１ｂからの１ビット入力を２ビット化したときの上位ビットを処理する。ＸＯＲゲート４２は、ΔΣＡＤＣ１ｂからの１ビット入力を２ビット化したときの下位ビットを処理する。

ＡＮＤゲート４１は、ΔΣＡＤＣ１ｂからの入力が１であり、かつ１クロック前のＡＮＤゲート４５の出力が１の場合に１を出力し、それ以外の場合に０を出力する。ＸＯＲゲート４２は、ΔΣＡＤＣ１ｂからの入力と、１クロック前のＡＮＤゲート４５の出力と、の何れか一方が１の場合に１を出力し、それ以外の場合に０を出力する。

すなわち、（上位ビット，下位ビット）を表す（ＡＮＤゲート４１出力，ＸＯＲゲート４２出力）は、ΔΣＡＤＣ１ｂからの入力が０である場合、１クロック前のＡＮＤゲート４５の出力が０であれば（０，０）、１クロック前のＡＮＤゲート４５の出力が１であれば（０，１）となる。

また、（ＡＮＤゲート４１出力，ＸＯＲゲート４２出力）は、ΔΣＡＤＣ１ｂからの入力が１である場合、１クロック前のＡＮＤゲート４５の出力が０であれば（０，１）、１クロック前のＡＮＤゲート４５の出力が１であれば（１，０）となる。

１クロック前のＡＮＤゲート４５の出力は、後で説明するように量子化誤差であるために、ＡＮＤゲート４１およびＸＯＲゲート４２は、ΔΣＡＤＣ１ｂからの１ビット入力を２ビット化して、フィードバックされた量子化誤差を加算する加算器１１ａとして機能していることが分かる。

ＸＯＲゲート４３は、量子化器１４ｃ'および１／２倍素子１１ｃとして機能し、ＡＮＤゲート４１の出力と、１クロック前のラッチ４６の出力と、の何れか一方が１の場合に１を出力し、それ以外の場合に０を出力する。２ビット信号における上位ビットを処理するＸＯＲゲート４３がセレクタ４８に接続され、下位ビットがセレクタ４８に接続されていないことで、１／２倍素子１１ｃとして機能する。

３入力ＡＮＤゲート４４は、ＸＯＲゲート４３からの入力が１であり、ラッチ３１からの判定信号が１であり、かつ２分周器３２の出力が１である場合に１を出力し、それ以外の場合に０を出力する。ＬＰＦ間引きノイズシェーピング回路１６の上位ビットを処理する３入力ＡＮＤゲート４４に２分周器３２の２分周クロックが入力されるのは、ノイズシェーピング時に減算するためである。３入力ＡＮＤゲート４４は、過大入力が検出されている（ラッチ３１からの判定信号が１である）ときに、ＸＯＲゲート４３からの入力を出力することを、内部クロックにおける２クロックに１回の割合で行う。

ＡＮＤゲート４５は、ＸＯＲゲート４２からの入力が１であり、かつラッチ３１からの判定信号が１である場合に１を出力し、それ以外の場合に０を出力する。従って、ＡＮＤゲート４５は、過大入力が検出されている（ラッチ３１からの判定信号が１である）ときに、ＸＯＲゲート４２からの入力（つまり、加算器１１ａ出力の下位ビット）を出力する。ＸＯＲゲート４２の出力は、ΔΣＡＤＣ１ｂの出力に、ラッチ４７からフィードバックされた１クロック前の量子化誤差が加算された２ビット信号の下位ビットである。このために、ＸＯＲゲート４２の出力は、現クロックにおける量子化誤差となる。このような構成で、量子化誤差がＡＮＤゲート４１およびＸＯＲゲート４２で構成される加算器１１ａにフィードバックされる。

図１４は、間引きなし（１４Ａ）、単純間引き（１４Ｂ）、第２の実施形態の図８の構成（１４Ｃ）、第３の実施形態の図９の構成（１４Ｄ）のシミュレーション結果を示すグラフである。図１４の横軸はクロック番号（時間）、縦軸は相対的な信号振幅（信号振幅の最大値を１に正規化している）を示す。

図１４のシミュレーション結果を得るに際しては、ΔΣＡＤＣを１次ΔΣＡＤＣとし、図９の最終段ＬＰＦを２次ＣＩＣ（Cascaded Integrator Comb）フィルタとしている。また、図１４のシミュレーション結果は、時間が進むにつれて周波数が次第に高くなるチャート信号（所定帯域内での周波数特性を考慮にいれた信号）を入力信号としたときの例である。従って、クロック番号が小さい部分は直流（ＤＣ）に近い低周波数部分の結果を示し、クロック番号が大きい部分はより高い周波数部分の結果を示す。

図１４Ｂは、図７および図８に示すＦＦＢ１ｂの構成における、ＬＰＦ１１および量子化器１３を設けていないときの、単純間引きによるシミュレーション結果を示している。図１４Ｂを見ると、特にＤＣに近い低周波数部分において、図１４Ａの間引きなしと比べてＳＮＲが大幅に低下しているのがわかる。すなわち、１クロックおきに単純間引きされたΔΣＡＤＣ１ｂ出力は、ＬＰＦ２ｇが間引きされたクロックのデータを前クロックのデータで置き換えてから出力端子ＯＵＴＰ，ＯＵＴＮへの出力を生成するために、入力信号の変化が緩やかなＤＣに近い低周波数部分において、特に大きな歪みが信号に生じる。

図１４Ｃに示す図８のＦＦＢ１ｃを用いた場合のシミュレーション結果も、図１４Ｂと同様に、ＤＣに近い低周波数部分において、図１４Ａの間引きなしと比べてＳＮＲが大幅に低下するのを抑制できていないことがわかる。

一方、図１４Ｄに示す図９のＦＦＢ１ｃを用いた場合のシミュレーション結果は、低周波数部分から高周波数部分まで、図１４Ｂおよび図１４ＣよりもＳＮＲが高いことが分かる。

第３の実施形態によれば、上述した第２の実施形態とほぼ同様の効果を奏するとともに、第２の実施形態における量子化器１３をノイズシェーピング回路１４に置き換えたために、量子化ノイズを高周波側により偏在させ、信号帯域の量子化ノイズを減らせる。これにより、信号精度の劣化をより小さく抑制できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ １次回路、１Ｉ 絶縁１次回路、１Ｓ 信号１次回路、１ａ 入力段プリアンプおよび異常検出回路、１ｂ ΔΣ型アナログデジタルコンバータ、１ｃ 高速帰還処理回路、１ｄ 出力バッファ、１ｅ 信号検出器、１ｆ データ変調器、１ｇ ドライバ、１ｈ トランス１次コイル、２ ２次回路、２Ｉ 絶縁２次回路、２Ｓ 信号２次回路、２ａ トランス２次コイル、２ｂ 増幅器、２ｃ 復調器、２ｄ バッファ、２ｅ 信号検出器、２ｆ 出力制御回路、２ｇ ＬＰＦ、１１ ＬＰＦ、１２ 間引き回路、１３ 量子化器、１４ ノイズシェーピング回路、１５ ＬＰＦ間引き回路、１６ ＬＰＦ間引きノイズシェーピング回路、２１ 引き伸ばし回路

Claims (9)

1. アナログ入力信号を１ビットのデジタル信号に変換し、通常データとして伝送するΔΣ型アナログデジタルコンバータと、
   前記ΔΣ型アナログデジタルコンバータからの前記通常データをデジタル差動信号に変換して伝送することと、前記ΔΣ型アナログデジタルコンバータの出力とは異なる特殊信号を伝送することと、を交互に行う時間方向多重化を行う時間方向多重化回路と、
   前記時間方向多重化回路から伝送される前記デジタル差動信号および前記特殊信号を、絶縁層を介して伝送する絶縁伝送回路と、
   を備える、アイソレータ。
2. ｍを２以上の整数とすると、前記特殊信号はｍ種類あり、
   前記時間方向多重化回路は、前記通常データをデジタル差動信号に変換して１動作クロックで伝送することと、ｍ種類の前記特殊信号をｍ動作クロックで伝送することと、を交互に行う、
   請求項１に記載のアイソレータ。
3. 前記アナログ入力信号の振幅が過大入力閾値を超えているか否かを判定して、判定結果を示す判定信号を生成する異常検出回路をさらに備え、
   前記時間方向多重化回路は、
   前記判定信号を受信し、
   前記判定信号が前記過大入力閾値を超えていないことを示す場合には、前記ΔΣ型アナログデジタルコンバータからの前記通常データをデジタル差動信号に変換して前記絶縁伝送回路へ伝送し、
   前記判定信号が前記過大入力閾値を超えていることを示す場合には、前記時間方向多重化を行った前記デジタル差動信号および前記特殊信号を前記絶縁伝送回路へ伝送する、
   請求項１に記載のアイソレータ。
4. 前記時間方向多重化回路は、
   前記ΔΣ型アナログデジタルコンバータからの前記通常データにローパスフィルタ処理を行うローパスフィルタ回路と、
   前記ローパスフィルタ処理が行われた複数ビットの前記通常データを、間引き回路により間引くことと、量子化器により１ビットに量子化することと、を任意の順序で行う、前記間引き回路および前記量子化器と、
   を備える、請求項１に記載のアイソレータ。
5. 前記時間方向多重化回路は、
   前記ΔΣ型アナログデジタルコンバータからの前記通常データにローパスフィルタ処理を行うローパスフィルタ回路と、
   前記ローパスフィルタ処理が行われた複数ビットの前記通常データを間引く間引き回路と、
   前記間引き回路により間引かれた複数ビットの前記通常データを１ビットに量子化し、量子化する際の量子化誤差を次の複数ビットの通常データに加算して量子化ノイズを高周波側に偏在させるノイズシェーピング処理を行うノイズシェーピング回路と、
   を備える、請求項１に記載のアイソレータ。
6. 前記ノイズシェーピング回路は、
   前記間引き回路により間引かれた複数ビットの前記通常データが入力される加算器と、
   前記加算器の出力を量子化する量子化器と、
   前記加算器の出力から、前記量子化器により量子化された出力を減算する減算器と、
   前記減算器の出力を遅延する遅延素子と、
   を備え、前記遅延素子の出力は前記加算器に入力されて、前記加算器により、前記複数ビットの前記通常データと加算される、
   請求項５に記載のアイソレータ。
7. 前記時間方向多重化回路は、
   前記判定信号が入力され、前記判定信号が前記過大入力閾値を超えていることを示す場合には、動作クロックの周波数を１／２倍して出力する２分周器と、
   前記ΔΣ型アナログデジタルコンバータからの前記通常データが入力される第１のＡＮＤゲートと、
   前記第１のＡＮＤゲートと並列に接続され、前記ΔΣ型アナログデジタルコンバータからの前記通常データが入力される第１のＸＯＲゲートと、
   前記第１のＡＮＤゲートの出力が入力される第２のＸＯＲゲートと、
   前記第２のＸＯＲゲートの出力と、前記２分周器の出力と、前記判定信号と、が入力される３入力ＡＮＤゲートと、
   前記第１のＸＯＲゲートの出力と、前記判定信号と、が入力される第２のＡＮＤゲートと、
   前記３入力ＡＮＤゲートの出力と、前記動作クロックと、が入力される第１のラッチと、
   前記第２のＡＮＤゲートの出力と、前記動作クロックと、が入力される第２のラッチと、
   を備え、
   前記第１のラッチの出力は、前記第２のＸＯＲゲートに入力され、
   前記第２のラッチの出力は、前記第１のＡＮＤゲートおよび前記第１のＸＯＲゲートに入力される、
   請求項３に記載のアイソレータ。
8. 前記時間方向多重化回路は、
   前記ΔΣ型アナログデジタルコンバータからの前記通常データと、前記第２のＸＯＲゲートの出力と、前記判定信号と、が接続される第１のセレクタをさらに備え、
   前記第１のセレクタは、
   前記判定信号が前記過大入力閾値を超えていないことを示す場合には、前記ΔΣ型アナログデジタルコンバータからの前記通常データを選択して出力し、
   前記判定信号が前記過大入力閾値を超えていることを示す場合には、前記第２のＸＯＲゲートの出力を選択して出力する、
   請求項７に記載のアイソレータ。
9. 前記時間方向多重化回路は、
   前記第１のセレクタからの出力を前記デジタル差動信号に変換する差動出力アンプと、
   前記差動出力アンプからの前記デジタル差動信号と、前記特殊信号と、前記２分周器の出力と、が接続される第２のセレクタと、
   をさらに備え、
   前記２分周器は、前記判定信号が前記過大入力閾値を超えていないことを示す場合には、常にリセットされて０を出力し、
   前記第２のセレクタは、
   前記２分周器の出力が０である場合には、前記差動出力アンプからの前記デジタル差動信号を出力し、
   前記２分周器の出力が前記動作クロックの周波数を１／２倍した出力である場合には、前記差動出力アンプからの前記デジタル差動信号と、前記特殊信号と、を交互に出力する、
   請求項８に記載のアイソレータ。

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