JP4033701B2 - 信号インターフェース - Google Patents
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Description
【発明の属する技術分野】
本発明は、異なる電圧で動作する回路を高電圧障壁を介して絶縁しつつ、データ信号の有線伝送用に両回路を結合するための信号インターフェースに関する。
【0002】
【従来の技術】
従来、異なる電圧で動作する電気回路間での信号の有線伝送においては、望ましくないレベルの信号の歪み,減衰又はその他の劣化を伴わないように、電気回路の少なくとも一方のインターフェース構成において、絶縁トランスやフォトカプラを採用して、電気回路間での分離・絶縁を確保する方式が知られている。しかし、かかる方式では、通常、使用する部品が大型で嵩張り、また、比較的高価であるという問題がある。
【0003】
この問題を解消する信号インターフェースとしては、例えば特開平7−307708号公報に開示されるように、絶縁トランスやフォトカプラを採用せず、シグマデルタ変調を用いて、容量性分離障壁を経て信号を通信するものが知られているが、今なお、異なる電圧で動作する回路を絶縁しつつ、データ信号の有線伝送用に両回路を結合するための信号インターフェースの構成としては、本体の更なる小型化及び低コスト化を実現し得るものが求められている。
【0004】
【発明が解決しようとする課題】
本発明は、本体の更なる小型化及び低コスト化を実現し得る信号インターフェースを提供することを目的とする。
【0005】
【課題を解決するための手段】
本願の請求項1に係る発明は、異なる電圧で動作する回路を高電圧障壁を介して絶縁しつつ、データ信号の有線伝送用に両回路を結合するための信号インターフェースにおいて、
アナログ信号を上記電圧障壁を通過可能であるパルス信号に変調する変調ブロックと、
上記パルス信号を出力信号としてのアナログ信号に復調する復調ブロックと、
上記パルス信号を通過させる上記高電圧障壁として、上記変調ブロックと復調ブロックとを接続する容量コンデンサと、
を有し、
上記変調ブロックは、
上記変調を行うための所定の基準クロック信号に同期して、上記アナログ信号のサンプリングを行って出力する第1サンプルホールド回路と、
上記基準クロック信号から所定の第1三角波信号を生成して出力する第1三角波発生回路と、
上記第1サンプルホールド回路からの出力信号と該第1三角波信号との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路と、
上記基準クロック信号に同期させて、該電圧比較回路からの出力信号を対応する上記容量コンデンサへ上記パルス信号として出力する第1論路回路と、
を備え、
上記復調ブロックは、
上記容量コンデンサを介して入力された上記基準クロック信号と、上記容量コンデンサを介して入力された上記第1論理回路からのパルス信号との位相差を示すパルス信号である位相差信号を生成して出力する第2論理回路と、
上記容量コンデンサを介して入力された上記基準クロック信号から所定の第2三角波信号を生成して出力する第2三角波発生回路と、
上記位相差信号に同期して、該第2三角波信号のサンプリングを行って出力する第2サンプルホールド回路と、
上記容量コンデンサを介して入力された上記基準クロック信号に同期して、該第2サンプルホールド回路からの出力信号のサンプリングを行って出力する第3サンプルホールド回路と、
該第3サンプルホールド回路からの出力信号の高域成分を除去して出力するローパスフィルタと、
を備えることを特徴としたものである。
【0007】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
図1は、本発明の実施の形態に係る信号インターフェースを示している。この信号インターフェース1は、モデム,電話,商用電源利用の通信機器等の有線通信分野に用いられ、信号の有線伝送を行うために互いに接続される装置の少なくともいずれか一方に組み込まれるもので、両装置において互いに異なる電圧で動作する電気回路間での絶縁を確保しつつ、正常な信号伝送を実現するように動作する。信号インターフェース1は、基本構成として、変調ブロック10と、変調ブロックの信号出力側に隣接する高電圧障壁ブロック20と、高電圧障壁ブロック20とその信号入力側で隣接する復調ブロック30とを有しており、以下、各ブロックの構成及び動作について説明する。
【0008】
変調ブロック
変換ブロック10は、D/Aコンバータ11(図では「D/A」とのみ表記)と、第1サンプル・ホールド回路12と、三角波発生回路13と、コンパレータ14と、ANDゲート15とから構成されており、その基本動作として、アナログ信号を、基準クロック信号を用いて、高電圧障壁ブロック20を通過するパルス信号に変換する。
【0009】
図2の(a)〜(e)は、かかる構成を備えた変調ブロック10の各ポイントで得られる各種信号波形のタイミングチャートをあらわす。(a)は、クロック信号SCLK1の波形、(b)は、アナログ信号ASIGとそれがサンプリングされてなるサンプル・ホールド信号SH1の波形、(c)は、互いに重ね合わせられた三角波信号CSIGとサンプル・ホールド信号SH1の波形、(d)は、コンパレータ14からの判定出力信号DSIG1の波形、また、(e)は、ANDゲートから出力されるクロック信号SCLK2の波形をあらわす。
【0010】
第1サンプル・ホールド回路12では、基準クロック信号SCLK1と、D/Aコンバータ11からのアナログ信号ASIGとが入力される。このアナログ信号ASIGは、破線で示す曲線波形を有している。第1サンプル・ホールド回路12では、基準クロック信号SCLK1に同期してアナログ信号ASIGがサンプリングされ、その電圧が保持され、その保持電圧がサンプル・ホールド信号SH1として出力される。このサンプル・ホールド信号SH1は、段状の波形を有している。
【0011】
三角波発生回路13では、基準クロック信号SCLK1が入力され、SCLK1と同期した三角波形信号CSIG1が生成される。
コンパレータ14では、第1サンプル・ホールド回路12からのサンプル・ホールド信号SH1と三角波発生回路13からの三角波形信号CSIG1とが入力され、これら信号の電圧が比較され、判定出力信号DSIG1が出力される。
【0012】
ANDゲート15では、クロック信号SCLK1とコンパレータ14からの出力信号DSIG1とが入力され、SCLK1とDSIG1とが論理積されて、信号SCLK2が生成される。このSCLK2は、基準クロック信号SCLK1がアナログ信号の振幅に基づき変換されてなる遅延時間をあらわす信号である。
【0013】
変調ブロック10からは、以上の信号制御プロセスを経由することにより生成された信号SCLK2と、基準クロック信号SCLK1とが、それぞれ、別のライン経由で、高電圧障壁ブロック20へ出力される。
【0014】
高電圧障壁ブロック
高電圧障壁ブロック20は、容量コンデンサCAP1と容量コンデンサCAP2とが互いに並列に配置されて構成されている。この高電圧障壁ブロック20では、容量コンデンサCAP1に、変調ブロック10からの基準クロック信号SCLK1が入力され、また、容量コンデンサCAP2には、ANDゲート15から出力されたSCLK2が入力される。信号SCLK1,SCLK2はパルス信号であるため、これらは、容量コンデンサCAP1,CAP2を通過して、復調ブロック30へ伝送される。
【0015】
復調ブロック
復調ブロック30は、XORゲート31と、三角波発生回路32と、第2サンプル・ホールド回路33と、第3サンプル・ホールド回路34と、ローパスフィルタ(図では「LPF」と表記)35とから構成されており、その基本動作として、変調ブロック10から送られてきたパルス信号を、変調前のアナログ信号に変換する。
【0016】
図3の(a)〜(g)は、かかる構成を備えた復調ブロック30の各ポイントで得られる各種信号波形のタイミングチャートをあらわす。(a)は、基準クロック信号SCLK1の波形、(b)は、ANDゲート15からの出力信号SCLK2の波形、(c)は、XORゲート31によりSCLK1とSCLK2とから検出される位相差信号DCLK3の波形、(d)は、三角波信号CSIG2の波形、(e)は、サンプル・ホールド信号SH2の波形、(f)は、サンプル・ホールド信号SH3の波形、(g)は、出力信号SIGOUTの波形をあらわしている。
【0017】
XORゲート31では、それぞれ容量コンデンサCAP1,CAP2を経由して伝送されてきた信号SCLK1,SCLK2が入力され、これら信号が排他的論理和されて、両信号の位相差信号であるDCLK3が出力される。
【0018】
三角波発生回路32では、基準クロック信号SCLK1が入力され、変調ブロック10に含まれる三角波発生回路13と同様に、SCLK1と同期した三角波形信号CSIG2が生成される。
【0019】
第2サンプル・ホールド回路33では、XORゲート31から出力された位相差信号DCLK3と三角波信号CSIG2とが入力され、信号DCLK3の立上がりで信号CSIG2がサンプリングされて、その電圧が保持され、その保持電圧がSH2として出力される。
【0020】
第3サンプル・ホールド回路34では、第2サンプル・ホールド回路33からの出力信号SH2と基準クロック信号SCLK1とが入力され、信号SCLK1の立下がりに同期して信号SH2がサンプリングされて、その電圧が保持され、その保持電圧がSH3として出力される。
【0021】
ローパスフィルタ35では、入力される信号SH3から高域成分が除去されることにより、低周波信号が生成され、変調ブロック10で変調される前と同等のアナログ信号が出現する。
【0022】
このように、信号インターフェース1では、信号伝送動作を維持しつつ、容量コンデンサCAP1及びCAP2のみで、異なる電圧で動作する回路を絶縁する高電圧障壁を構成することができ、信号インターフェース1の更なる小型化及び低コスト化を実現することができる。また、小さな容量値のコンデンサCAP1及びCAP2を用いた場合には、かかるコンデンサによる結合で信号を伝送することにより、従来に比べ、消費電流が小さく、信号歪みも小さくなり、安定した高速伝送が可能である。
【0023】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【0024】
例えば、前述した実施の形態では、変調ブロック10内に、D/Aコンバータ11が設けられたが、信号インターフェース1へアナログ信号が入力されてくる場合には、特に設けられる必要はない。
【0025】
また、容量コンデンサCAP1,CAP2の容量値を小さくした場合には、信号SCLK1及びSCLK2は、それぞれ、図5の(a)及び(b)に示すようになるが、この場合にも、XORゲート31からの出力としては、図5の(c)に示すような波形を有する信号が得られる。
【0026】
更に、図1に示す形態では、XORゲート31が用いられるが、これに限定されることなく、図4に示すようなNORゲート41及び42からなる構成を用いてもよい。この構成では、NORゲート41,42に、それぞれSCLK1,SCLK2が入力されるとともに、他方のゲートからの出力信号が入力され、NORゲート42からの出力信号が、DCLK3として以降の回路に出力されるようになっている。この場合にも、XORゲート31が用いられる場合と同様に、位相差信号が容易に検出される。
【0027】
【発明の効果】
以上の説明から明らかなように、本願の請求項1及び2に係る発明によれば、容量コンデンサのみを用いて、異なる電圧で動作する回路を絶縁する高電圧障壁が構成されるため、信号インターフェースの更なる小型化及び低コスト化を実現することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態に係る信号インターフェースの構成を示す図である。
【図2】 (a)基準クロック信号SCLK1の波形を示す。
(b)アナログ信号ASIG及びサンプル・ホールド信号SH1の波形を示す。
(c)互いに重ね合わせられた三角波信号CSIG及びサンプル・ホールド信号SH1の波形を示す。
(d)コンパレータから出力される判定出力信号DSIG1の波形を示す。
(e)ANDゲートからの出力信号SCLK2の波形を示す。
【図3】 (a)基準クロック信号SCLK1の波形を示す。
(b)ANDゲートからの出力信号SCLK2の波形を示す。
(c)XORゲートによりSCLK1とSCLK2とから検出される位相差信号DCLK3の波形を示す。
(d)三角波信号CSIG2の波形を示す。
(e)サンプル・ホールド信号SH2の波形を示す。
(f)サンプル・ホールド信号SH3の波形を示す。
(g)出力信号SIGOUTの波形を示す。
【図4】 XORゲートの代用となる構成を示す回路図である。
【図5】 (a)コンデンサの容量が小さい場合における信号SCLK1の波形を示す。
(b)コンデンサの容量が小さい場合における信号SCLK2の波形を示す。
(c)XORゲートによりSCLK1とSCLK2とから検出される位相差信号DCLK3の波形を示す。
【符号の説明】
1…信号インターフェース
10…変調ブロック
11…D/Aコンバータ
12…第1サンプル・ホールド回路
13…三角波発生回路
14…コンパレータ
15…ANDゲート
20…高電圧障壁ブロック
21,22…容量コンデンサ
30…復調ブロック
31…XORゲート
32…三角波発生回路
33…第2サンプル・ホールド回路
34…第3サンプル・ホールド回路
35…ローパスフィルタ
Claims (1)
- 異なる電圧で動作する回路を高電圧障壁を介して絶縁しつつ、データ信号の有線伝送用に両回路を結合するための信号インターフェースにおいて、
アナログ信号を上記電圧障壁を通過可能であるパルス信号に変調する変調ブロックと、
上記パルス信号を出力信号としてのアナログ信号に復調する復調ブロックと、
上記パルス信号を通過させる上記高電圧障壁として、上記変調ブロックと復調ブロックとを接続する容量コンデンサと、
を有し、
上記変調ブロックは、
上記変調を行うための所定の基準クロック信号に同期して、上記アナログ信号のサンプリングを行って出力する第1サンプルホールド回路と、
上記基準クロック信号から所定の第1三角波信号を生成して出力する第1三角波発生回路と、
上記第1サンプルホールド回路からの出力信号と該第1三角波信号との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路と、
上記基準クロック信号に同期させて、該電圧比較回路からの出力信号を対応する上記容量コンデンサへ上記パルス信号として出力する第1論路回路と、
を備え、
上記復調ブロックは、
上記容量コンデンサを介して入力された上記基準クロック信号と、上記容量コンデンサを介して入力された上記第1論理回路からのパルス信号との位相差を示すパルス信号である位相差信号を生成して出力する第2論理回路と、
上記容量コンデンサを介して入力された上記基準クロック信号から所定の第2三角波信号を生成して出力する第2三角波発生回路と、
上記位相差信号に同期して、該第2三角波信号のサンプリングを行って出力する第2サンプルホールド回路と、
上記容量コンデンサを介して入力された上記基準クロック信号に同期して、該第2サンプルホールド回路からの出力信号のサンプリングを行って出力する第3サンプルホールド回路と、
該第3サンプルホールド回路からの出力信号の高域成分を除去して出力するローパスフィルタと、
を備えることを特徴とする信号インターフェース。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002112045A JP4033701B2 (ja) | 2002-04-15 | 2002-04-15 | 信号インターフェース |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002112045A JP4033701B2 (ja) | 2002-04-15 | 2002-04-15 | 信号インターフェース |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003309526A JP2003309526A (ja) | 2003-10-31 |
JP4033701B2 true JP4033701B2 (ja) | 2008-01-16 |
Family
ID=29394663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002112045A Expired - Fee Related JP4033701B2 (ja) | 2002-04-15 | 2002-04-15 | 信号インターフェース |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4033701B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11519754B2 (en) | 2020-05-29 | 2022-12-06 | Analog Devices International Unlimited Company | Isolation amplifier with reference signal transfer |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4723955B2 (ja) * | 2005-08-31 | 2011-07-13 | 株式会社リコー | 画像形成装置 |
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2002
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US11519754B2 (en) | 2020-05-29 | 2022-12-06 | Analog Devices International Unlimited Company | Isolation amplifier with reference signal transfer |
Also Published As
Publication number | Publication date |
---|---|
JP2003309526A (ja) | 2003-10-31 |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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