CN104184476A - 数字式传送器与用来补偿该数字式传送器的不匹配的方法 - Google Patents

数字式传送器与用来补偿该数字式传送器的不匹配的方法 Download PDF

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Abstract

本发明提供一种数字式传送器与用来补偿该数字式传送器的不匹配的方法，数字式传送器包含有：多个转换元件用来依据多个数字输入信号来产生多个转换信号；一补偿元件用来依据该多个数字输入信号来产生至少一个补偿信号；以及一结合电路用来依据该多个转换信号以及该至少一个补偿信号来输出放大输出信号。本发明还提供一种用来补偿一数字式传送器的方法。该方法包含有：利用多个转换元件来依据多个数字输入信号来产生多个转换信号；依据该多个数字输入信号来产生至少一个补偿信号；以及依据该多个转换信号以及该至少一个补偿信号来输出一放大输出信号。通过本发明可有效解决多个转换元件的面积之间的不匹配所造成的非线性问题。

Description

数字式传送器与用来补偿该数字式传送器的不匹配的方法
技术领域
本发明是提供一种数字式传送器以及用来补偿该数字式传送器的不匹配的方法，尤指一低噪声、低成本的数字式传送器与其相关方法。
背景技术
在一无线通信系统中，利用一数字传送器来数字式的放大和传送一射频信号可以节省大部分的面积，同时也可以提升传送器的效率。一般而言，目前有两种实现数字传送器的方式。第一种方式是温度编码(Thermo-coding)，而第二种方式是二进制编码(Binary-coding)。以温度编码式数字传送器为例，其输出功率是由多个单元电路所输出的多个单元功率所合成出来的。因此，温度编码式的数字传送器会需要大量的单元电路来产生具有高功率的输出信号。另一方面，二进制编码式的数字传送器是利用多个二进制编码的单元电路来产生一放大输出信号。这些二进制的编码单元电路的个数会远少于上述温度编码式数字传送器的单元电路的个数，这是因为二进制编码式的数字传送器的一个二进制的编码单元电路所产生的功率会比温度编码式数字传送器的一单元电路所产生的功率来得大。但是，这些二进制编码的单元电路的面积必须非常精准才能够产生出其所预定的功率。然而，在实际的情况下，一半导体工艺在制作数字功率放大器时常会造成这些单元电路的面积出现不匹配的现象。当这些单元电路的面积不匹配时，该数字传送器所输出的信号就会失真。
因此，如何解决一数字传送器的单元电路间面积不匹配的所造成的问题是本领域技术人员所亟需解决的问题。
发明内容
本发明的目的是提供一数字式传送器与用来补偿数字式传送器的不匹配的方法，以解决现有技术中数字传送器的单元电路间面积不匹配的所造成的问题。
本发明的技术方案是提供一种数字式传送器。该数字式传送器包含有多个转换元件、一补偿元件以及一结合电路。该多个转换元件是用来依据多个数字输入信号来产生多个转换信号。该补偿元件是用来依据该多个数字输入信号来产生至少一个补偿信号。该结合电路是用来依据该多个转换信号以及该至少一个补偿信号来输出一放大输出信号。
本发明还提供一种用来补偿一数字式传送器的方法。该方法包含有：利用多个转换元件来依据多个数字输入信号来产生多个转换信号；依据该多个数字输入信号来产生至少一个补偿信号；以及依据该多个转换信号以及该至少一个补偿信号来输出一放大输出信号。
本发明解决了多个转换元件的面积之间的不匹配所造成的非线性问题，且本发明的数字式传送器具有精准且高解析度的特性。同时，本发明的数字式传送器所需的面积和功耗也比较低，也简单和较容易实际制作出来。
附图说明
图1是本发明一数字式传送器的一第一实施例示意图。
图2是本发明一对照表的一实施例示意图。
图3是本发明一数字式传送器的一第二实施例示意图。
图4是本发明多个二进制编码转换元件、一数字至模拟转换器以及一加法电路的一实施例示意图。
图5是本发明多个二进制编码转换元件、一数字至模拟转换器以及一加法电路的另一实施例示意图。
图6是本发明一二进制编码转换元件的一实施例示意图。
图7是本发明用来补偿一数字式传送器的方法的一实施例示意图。
主要元件符号说明
100、300     数字式传送器
102_1-102_n、302_1-302_n    转换元件
104、304     补偿元件
106、306     结合电路
1042、3042   存储电路
1044_1-1044_n、3044  数字至模拟转换电路
1046、3046   校正电路
1042a、3042a 对照表
201_1-201_3  栏
202_1-202_n  列
3048         加法电路
4048a_1-4048a_16、5048a_1-5048a_16  多工器
4048b_1-4048b_15、5048b_1-5048b_15  加法器
600          二进制编码转换元件
602          输入级
604          可调整电流源
606          电流镜
608          输出级
602a-602d    反相器
6062、6064、6082、6084  场效晶体管
700          方法
702-714      步骤
具体实施方式
在说明书及后续的权利要求书当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者通过其他装置或连接手段间接地电气连接至该第二装置。
请参考图1，其是依据本发明一数字式传送器100的一第一实施例示意图。为了便于叙述，图1所示主要是一数字式传送器的一输出级，因此该数字式传送器内的其他电路并未绘示于图1中。数字式传送器100包含有多个转换元件102_1-102_n、一补偿元件104以及一结合电路106。多个转换元件102_1-102_n是用来依据多个数字输入信号D_1-D_n来分别产生多个转换信号So_1-So_n。补偿元件104是用来依据多个数字输入信号D_1-D_n分别产生多个补偿信号Sc_1-Sc_n。结合电路106是用来依据多个转换信号So_1-So_n以及多个补偿信号Sc_1-Sc_n输出一放大输出信号Sout。
补偿元件104包含有一存储电路1042、多个数字至模拟转换电路1044_1-1044_n以及一校正电路1046。存储电路1042是用来存储一对照表1042a，其中对照表1042a用来记录对应多个转换元件102_1-102_n分别的多个补偿值C_1-C_n。多个数字至模拟转换电路1044_1-1044_n是耦接至多个转换元件102_1-102_n，以依据多个补偿值C_1-C_n来分别产生多个补偿信号Sc_1-Sc_n。校正电路1046是用来产生包含有多个补偿值C_1-C_n的对照表1042a。举例而言，校正电路1046会选择多个转换元件102_1-102_n中的至少一个转换元件来作为一参考的转换元件，以及依据该参考的转换元件来校正多个转换元件102_1-102_n来产生多个补偿值C_1-C_n。
以下以二进制式编码的架构为例来说明本发明所提出的补偿机制的实施例。进一步而言，依据本实施例，多个数字输入信号D_1-D_n分别为多个二进制式编码的数字位，其中该数字输入信号D_1是该多个二进制式编码的数字位中的最小有效位(LSB)以及数字输入信号D_n是该多个二进制式编码的数字位中的最大有效位(MSB)。因此，多个数字输入信号D_1-D_n的有效性是依序的从D_1往D_n增加。当多个二进制编码转换元件102_1-102_n个别开启时，多个二进制编码转换元件102_1-102_n分别产生具有功率为P*20，P*21，P*22，…，P*2(n-1)的多个转换信号So_1-So_n，其中P是转换元件102_1所产生的转换信号So_1的功率。因此，在理想的情况下，多个二进制编码转换元件102_1-102_n的面积分别是A*20、A*21、A*22、…、A*2(n-1)以产生上述的功率，其中A是转换元件102_1的面积。但是，在实际的情况下，半导体的制造过会使得多个二进制编码转换元件102_1-102_n的面积偏移了其预定的大小。因此，如果没有对多个二进制编码转换元件102_1-102_n进行补偿的话，放大输出信号Sout就会出现非线性的效应。换句话说，多个二进制编码转换元件102_1-102_n所对应的面积之间的不匹配会增加放大输出信号Sout的噪声(noise floor)。
因此，本实施例的补偿元件104的目的就是要校正由多个二进制编码转换元件102_1-102_n的面积之间的不匹配所造成的效应，以使得多个转换信号So_1-So_n的功率分别为P*20、P*21、P*22、…、P*2(n-1)。
当数字式传送器100由一半导体工艺制造完成后，对照表1042a上的数据还是空的。因此，补偿元件104会先建立对照表1042a的数据。依据本实施例，校正电路1046一开始会先选择多个二进制编码转换元件102_1-102_n中最小有效性(leastsignificant)转换元件(即102_1)来作为该参考的二进制编码转换元件，以及以该参考的二进制编码转换元件为基准来校正多个二进制编码转换元件102_1-102_n来产生多个补偿值C_1-C_n。由于最小有效性转换元件102_1是该参考的二进制编码转换元件，因此最小有效性转换元件102_1可不需要被校正，即C-_1＝0。因此，第一数字至模拟转换器1044_1在数字式传送器100并不是一个必要元件。换句话说，若一个(或多个)二进制编码转换元件被选为该参考的二进制编码转换元件，则该被选择的一个(或多个)二进制编码转换元件就可不需要被校正，以及这些对应的数字至模拟转换器也可视为非必要元件。
在本实施例中，当最小有效性转换元件102_1是该参考的二进制编码转换元件时，最小有效性转换元件102_1一开始会用来产生对应至数字输入信号D_1为位1时所产生的转换信号So_1的双倍的功率，即2*P。请注意，转换信号So_1的该双倍的功率2*P可以由最小有效性转换元件102_1以及最小有效性转换元件102_1的一复制电路(未绘示于图1)所产生。校正电路1046用来检测及记录转换信号So_1的该双倍的功率2*P。
接着，只有第二转换元件102_2(即较大有效性(more significant)的转换元件)会被启动以产生对应到第二数字输入信号D_2的位值为1时的第二转换信号So_2。校正电路1046会检测及记录第二转换信号So_2的功率P2。接着，校正电路1046将第二转换信号So_2的功率P2与功率2*P进行比较。若第二转换信号So_2的功率P2是不同于功率2*P，则校正电路1046会调整第二补偿值C_2以及依据第二补偿值C_2来控制第二数字至模拟转换器1044_2来产生第二补偿信号Sc_2至第二转换元件102_2，一直到第二转换信号So_2以及第二补偿信号Sc_2的一总和功率等于功率2*P为止。在本实施例中，第二转换元件102_2是故意设计得比功率2*P来得低一点以使得第二数字至模拟转换器1044_2可以通过第二补偿信号Sc_2提供所短缺的功率给第二转换元件102_2。但是，这并不是本发明的限制所在。进一步而言，校正电路1046可以利用二进制式搜寻以连续渐进暂存器(Successive Approximation Register)的演算法找出第二补偿值C_2，此亦不是本发明的限制所在。
当第二转换信号So_2以及第二补偿信号Sc_2的总和功率等于功率2*P时，校正电路1046就会记录对应的第二补偿值C_2至对照表1042a的202_2列中，如图2所示，其是依据本发明对照表1042a的一实施例示意图。在对照表1042a中，第一栏201_1是记录多个二进制编码转换元件102_1-102_n分别的多个数字输入信号D_1-D_n。第二栏201_2是记录多个数字输入信号D_1-D_n的位值(即0或1)。第三栏201_3是记录对应多个数字输入信号D_1-D_n的位值分别的多个补偿值C_1-C_n。可以得知，当一数字输入信号的位值为0时，其对应的补偿值也是0。该补偿值只有在一数字输入信号的位值为1时才有效。这是因为当一数字输入信号的位值为0时，其所对应的转换元件是关闭的。
回到前段的内容，当校正电路1046判断出第二补偿值C_2，本校正程序就会跳到第三转换元件102_3，其目是的要将第三转换信号So_3的功率P3校正为转换信号So_1的4倍的功率，即P*22。为了判断出第三补偿值C_3，此时只有第三转换元件102_3(即较大有效性的转换元件)会被开启以产生对应到第三数字输入信号D_3的位值为1时的第三转换信号So_3。校正电路1046会检测和记录第三转换信号So_3的功率P3。接着，校正电路1046会将第三转换信号So_3的功率P3以及该第一转换信号So_1的双倍功率与校正后第二转换信号So_2的该总和功率(即2*P+2*P＝4*P)进行比较。若第三转换信号So_3的功率P3不同于功率4*P，则校正电路1046是用来调整第三补偿值C_3以及依据第三补偿值C_3来控制第三数字至模拟转换器1044_3来产生第三补偿信号Sc_3至第三转换元件102_3，一直到该第三转换信号So_3和第三补偿信号Sc_3的总和功率相等于功率4*P为止。同样的，第三转换元件102_3是故意设计得比功率4*P来得低，以使得第三数字至模拟转换器1044_3可以通过第三补偿信号Sc_3来提供短缺的功率给第三转换元件102_3。
当第三转换信号So_3以及第三补偿信号Sc_3的一总和功率相等于功率4*P时，校正电路1046会记录对应的第三补偿值C_3至对照表1042a的202_3列中，如图2所示。
因此，利用同样的方法，其他的转换元件102_4-102_n的功率都可以被校正至分别为P*23、…、P*2(n-1)，其对应的补偿值C_4-C_n就被获得并被写入对照表1042a中。因此，当多个二进制编码转换元件102_1-102_n都被校正之后，多个被校正后的转换信号So_1-So_n的功率就会分别为P*20、P*21、P*22、…、P*2(n-1)。
请注意，上述实施例是选择该最小有效性转换元件102_1作为该参考的二进制编码转换元件。但是，此并不是本发明的限制。在本发明另一实施例中，最大有效性(mostsignificant)转换元件102_n也可以被选为该参考的二进制编码转换元件。若最大有效性转换元件102_n被选作为该参考的二进制编码转换元件，最大有效性转换元件102_n一开始会用来产生对应至数字输入信号D_n为位1时所产生的转换信号So_n功率2(n-1)*P。校正电路1046用来检测及记录转换信号So_n的功率2(n-1)*P。
接着，只有次一转换元件102_(n-1)(即较小有效性(less significant)的转换元件)会被启动以产生对应到数字输入信号D_(n-1)的位值为1时的转换信号So_(n-1)。校正电路1046会检测及记录转换信号So_(n-1)的功率P(n-1)。接着，校正电路1046将转换信号So_(n-1)的功率P(n-1)与功率2(n-1)*P的一半(即2(n-2)*P)进行比较。若转换信号So_(n-1)的功率P(n-1)是不同于功率2(n-2)*P，则校正电路1046会调整补偿值C_(n-1)以及依据补偿值C_(n-1)来控制数字至模拟转换器1044_(n-1)来产生补偿信号Sc_(n-1)至转换元件102_(n-1)，一直到转换信号So_(n-1)以及补偿信号Sc_(n-1)的一总和功率等于功率2(n-2)*P为止。
当转换信号So_(n-1)以及补偿信号Sc_(n-1)的总和功率等于功率2(n-2)*P时，校正电路1046就会记录对应的补偿值C_(n-1)至对照表1042a的202_(n-1)列中，如图2所示。
当校正电路1046判断出补偿值C_(n-1)，本校正程序就会跳到下一个转换元件102_(n-2)，其目是的要将转换信号So_(n-2)的功率P(n-2)校正为转换信号So_(n-1)的功率2(n-2)*P的一半，即2(n-3)*P。为了判断出补偿值C_(n-2)，此时只有转换元件102_(n-2)会被开启以产生转换信号So_(n-2)。校正电路1046会检测和记录转换信号So_(n-2)的功率P(n-2)。接着，校正电路1046会将转换信号So_(n-2)的功率P(n-2)与校正后的转换信号So_(n-1)的一半功率(即2(n-3)*P)进行比较。若转换信号So_(n-2)的功率P(n-2)是不同于功率2(n-3)*P，则校正电路1046就会调整补偿值C_(n-2)以及依据补偿值C_(n-2)来控制数字至模拟转换器1044_(n-2)来产生补偿信号Sc_(n-2)至转换元件102_(n-2)，一直到转换信号So_(n-2)以及补偿信号Sc_(n-2)的一总和功率等于功率2(n-3)*P为止。
当转换信号So_(n-2)以及补偿信号Sc_(n-2)的一总和功率相等于功率2(n-3)*P时，校正电路1046会记录对应的补偿值C_(n-2)至对照表1042a的202_(n-2)列中，如图2所示。因此，利用同样的方法，其他的转换元件102_(n-3)-102_1的功率都可以被校正至分别为P*2(n-4)、…、P*20，其对应的补偿值C_(n-3)-C_1被获得并被写入对照表1042a中。因此，当多个二进制编码转换元件102_1-102_n都被校正之后，多个被校正后的转换讯的功率就会分别为P*20、P*21、P*22、…、P*2(n-1)。
当校正流程结束后，对照表1042a就会存储对应到转换元件102_n-102_1分别的补偿值C_n-C_1。当数字式传送器100用来对多个数字输入信号D_1-D_n进行放大时，数字至模拟转换器1044_1-1044_n会分别参照多个数字输入信号D_1-D_n的位值(即0或1)来选择性的输出对应的补偿信号Sc_1-Sc_n。进一步而言，若一数字输入信号的位值为1，则该对应的数字至模拟转换器就会输出对应的补偿信号至该对应的转换元件。若一数字输入信号的位值为0，则该对应的数字至模拟转换器就不会输出对应的补偿信号至该对应的转换元件。请注意，补偿值C_1-C_n可以随着环境温度或其他的因素而改变。因此，在另一实施例中会提供另一独立的演算法来依据温度来调整补偿值C_1-C_n。
请参考图3，其是依据本发明一数字式传送器300的一第二实施例示意图。为了便于叙述，图3所示主要是一数字式传送器的一输出级，因此该数字式传送器内的其他电路并未绘示于图3中。数字式传送器300包含有多个转换元件302_1-302_n、一补偿元件304以及一结合电路306。多个转换元件302_1-302_n是用来依据多个数字输入信号D_1’-D_n’来分别产生多个转换信号So_1’-So_n’。补偿元件304是用来依据多个数字输入信号D_1’-D_n’来产生一补偿信号Sc’。结合电路306是用来依据多个转换信号So_1’-So_n’以及补偿信号Sc’来输出放大输出信号Sout’。
补偿元件304包含有一存储电路3042、一数字至模拟转换器3044、一校正电路3046以及一加法电路3048。存储电路3042是用来存储一对照表3042a，其中对照表3042a用来记录对应至多个转换元件302_1-302_n分别的多个补偿值C_1’-C_n’。加法电路3048是用来依据多个数字输入信号D_1’-D_n’来加总多个补偿值C_1’-C_n’的值产生一合计补偿值CS’。数字至模拟转换电路3044是用来依据合计补偿值CS’产生补偿信号Sc’，其中放大输出信号Sout’是多个转换信号So_1’-So_n’以及补偿信号Sc’的一总和。数字至模拟转换器3044可以是多个转换元件302_1-302_n中的一部分转换元件的一复制电路。校正电路3046是用来产生包含有多个补偿值C_1’-C_n’的对照表3042a。举例而言，校正电路3046会选择多个转换元件302_1-302_n中的至少一个转换元件来作为一参考的转换元件，以及依据该参考的转换元件来校正多个转换元件302_1-302_n。
以下以二进制式编码的架构为例来说明本发明所提出的补偿机制的实施例。
同样的，本实施例的补偿元件304的目的就是要校正由多个二进制编码转换元件302_1-302_n的面积之间的不匹配所造成的效应，以使得多个转换信号So_1’-So_n’的功率分别为P’*20、P’*21、P’*22、…、P’*2(n-1)。
当数字式传送器300由一半导体工艺制造完成后，对照表3042a上的数据还是空的。因此，补偿元件304会先建立对照表3042a的数据。依据本实施例，校正电路3046一开始会先选择多个二进制编码转换元件302_1-302_n中最小有效性转换元件(即302_1)来作为该参考的二进制编码转换元件，以及以该参考的二进制编码转换元件为基准来校正多个二进制编码转换元件302_1-302_n来产生多个补偿值C_1’-C_n’。由于最小有效性转换元件302_1是该参考的二进制编码转换元件，因此最小有效性转换元件302_1可不需要被校正，即C-_1’＝0。因此，若一个(或多个)二进制编码转换元件被选为该参考的二进制编码转换元件，则该被选择的一个(或多个)二进制编码转换元件可不需要被校正。
在本实施例中，当最小有效性转换元件302_1是该参考的二进制编码转换元件时，最小有效性转换元件302_1一开始会用来产生对应至数字输入信号D_1’为位1时所产生的转换信号So_1’的双倍的功率，即2*P’。请注意，转换信号So_1’的该双倍的功率2*P’可以由最小有效性转换元件302_1以及最小有效性转换元件302_1的一复制电路(未绘示于图3)所共同产生。校正电路3046用来检测及记录转换信号So_1’的该双倍的功率2*P’。
接着，只有第二转换元件302_2(即较大有效性的转换元件)会被启动以产生对应到第二数字输入信号D_2’的位值为1时的第二转换信号So_2’。校正电路3046会检测及记录第二转换信号So_2’的功率P2’。接着，校正电路3046将第二转换信号So_2’的功率P2’与功率2*P’进行比较。若第二转换信号So_2’的功率P2’是不同于功率2*P’，则校正电路3046会调整第二补偿值C_2’以及依据第二补偿值C_2’来控制数字至模拟转换器3044来产生补偿信号Sc’至第二转换元件302_2，一直到第二转换信号So_2’以及补偿信号Sc’的一总和功率等于功率2*P’为止。在本实施例中，第二转换元件302_2’是故意设计得比功率2*P’来得低一点以使得数字至模拟转换器3044可以通过补偿信号Sc’提供所短缺的功率给第二转换元件302_2。但是，这并不是本发明的限制所在。进一步而言，校正电路3046可以利用二进制式搜寻以连续渐进暂存器(Successive Approximation Register)的演算法找出补偿值C_2’，此亦不是本发明的限制所在。
当第二转换信号So_2’以及补偿信号Sc’的总和功率等于功率2*P’时，校正电路3046就会记录对应的补偿值C_2’至对照表3042a。由于对照表3042a是相似于图2所示的对照表1042a，故其细部技术特征在此不另赘述。
当校正电路3046判断出第二补偿值C_2’，本校正程序就会跳到第三转换元件302_3。同样的，其目是的要将第三转换信号So_3’的功率P3’校正为转换信号So_1’的4倍的功率，即P’*22。为了判断出第三补偿值C_3’，此时只有第三转换元件302_3(即较大有效性的转换元件)会被开启以产生对应到第三数字输入信号D_3’的位值为1时的第三转换信号So_3’。校正电路3046会检测和记录第三转换信号So_3’的功率P3’。接着，校正电路3046会将第三转换信号So_3’的功率P3’以及该第一转换信号So_1’的双倍功率与校正后第二转换信号So_2’的该总和功率(即2*P’+2*P’＝4*P’)进行比较。若第三转换信号So_3’的功率P3’不同于功率4*P’，则校正电路3046会调整第三补偿值C_3’以及依据第三补偿值C_3’来控制数字至模拟转换器3044来产生补偿信号Sc’至第三转换元件302_3，一直到该第三转换信号So_3’和补偿信号Sc’的总和功率相等于功率4*P’为止。同样的，第三转换元件302_3是故意设计得比功率4*P’来得低，以使得数字至模拟转换器3044可通过补偿信号Sc’来提供短缺的功率给第三转换元件302_3。
当第三转换信号So_3’以及补偿信号Sc’的一总和功率相等于功率4*P’时，校正电路3046会记录对应的第三补偿值C_3’至对照表3042a中，如图2所示。
因此，利用同样的方法，其他的转换元件302_4-302_n的功率都可以被校正至分别为P’*23、…、P’*2(n-1)，因此其对应的补偿值C_4’-C_n’就以被写入对照表3042a中。因此，当多个二进制编码转换元件302_1-302_n都被校正之后，多个被校正后的转换信号So_1’-So_n’的功率就会分别为P’*20、P’*21、P’*22、…、P’*2(n-1)。
请注意，上述实施例是选择该最小有效性转换元件302_1作为该参考的二进制编码转换元件。但是，此并不是本发明的限制。在本发明另一实施例中，最大有效性转换元件302_n也可以被选为该参考的二进制编码转换元件。相似于上述的数字式传送器100，若最大有效性转换元件302_n被选为该参考的二进制编码转换元件，则该校正程序就会从转换元件302_(n-1)开始，接着依序地校正较小有效性的转换元件302_(n-2)-302_1。由于上述的校正流程相似于数字式传送器100的校正流程，故其细部操作在此不另赘述。
当校正流程结束后，对照表3042a就会存储有对应到转换元件302_n-302_1分别的补偿值C_n’-C_1’。当数字式传送器300用来对多个数字输入信号D_1’-D_n’进行放大时，加法电路3048就会参照多个数字输入信号D_1’-D_n’的位值(即0或1)，来从对照表3042a中选择出多个补偿值，并将该多个补偿值进行加总以输出合计补偿值CS’至数字至模拟转换器3044。进一步而言，加法电路3048只会选择及加总对应到数字输入信号的位值为1的多个补偿值。接着，数字至模拟转换器3044就会依据合计补偿值CS’来产生补偿信号Sc’。在此实施例中，补偿信号Sc’会与多个转换信号So_1’-So_n’合并，以据以产生放大输出信号Sout’。请注意，补偿值C_1’-C_n’可以随着环境温度或其他的因素而改变。因此，在另一实施例中会提供另一独立的演算法来依据温度来调整补偿值C_1’-C_n’。
请参考图4，其是依据本发明多个二进制编码转换元件302_1-302_16、数字至模拟转换器3044以及加法电路3048的一实施例示意图。在本实施例中，加法电路3048包含有多个多工器4048a_1-4048a_16以及多个加法器4048b_1-4048b_15。多个多工器4048a_1-4048a_16是分别由多个数字输入信号D_1’-D_16’所控制。多个多工器4048a_1-4048a_16是用来分别接收补偿值C_1’-C_16’。每一个多工器会具有两个输入端点，其中一个端点会接收一值为0的输入，以及另一个端点会接收一对应的补偿值。当数字输入信号的位值为1时，该对应的多工器就会输出对应的补偿值。反之，该对应的多工器就会输出一值为0的信号。接着，多个加法器4048b_1-4048b_15会用来加总对应至数字输入信号的位值为1的补偿值以产生合计补偿值CS’。
请参考图5，其是依据本发明多个二进制编码转换元件302_1-302_16、数字至模拟转换器3044以及加法电路3048的另一实施例示意图。在本实施例中，加法电路3048包含有多个多工器5048a_1-5048a_16以及多个加法器5048b_1-5048b_15。多个多工器5048a_1-5048a_16是分别由多个数字输入信号D_1’-D_16’所控制。多个多工器5048a_1-5048a_16是用来分别接收多个二进制编码转换元件302_1-302_16的补偿值C_1’-C_16’。在本实施例中，每一个补偿值会包含有两个不同的值。换言之，补偿值C_1’包含有一第一值CL_1’与一第二值CH_1’，补偿值C_2’包含有一第一值CL_2’与一第二值CH_2’，以此类推。进一步而言，当数字输入信号的位值从0切换至1时，该第一值就会被选为该补偿值；而当数字输入信号的位值从1切换至0时，该第二值就会被选为该补偿值。
举例来说，当数字式传送器300在正常操作时，且当数字输入信号D_1的位值从0切换至1时，多工器5048a_1就会输出第一值CL_1’来作为转换元件302_1的该补偿值。当数字输入信号D_1的位值从1切换至0时，多工器5048a_1就会输出第二值CH_1’来作为转换元件302_1的该补偿值。通过依据不同的切换方向来提供不同的补偿值，可以减少数字至模拟转换器3044所造成的突波(glitch)问题。接着，多个加法器5048b_1-5048b_15就会对多个多工器5048a_1-5048a_16所输出的补偿值进行加总来产生合计补偿值CS’。
请参考图6，其是依据本发明一二进制编码转换元件600的一实施例示意图。二进制编码转换元件600可应用在上述的数字式传送器100、300中。二进制编码转换元件600包含有一输入级602、一可调整电流源604、一电流镜606以及一输出级608。输入级602包含有多个串接的反相器602a-602d。输入级602是用来接收一数字输入信号(例如D_1)。电流镜606包含有一二极管方式连接(diode-connected)的场效晶体管6062以及一场效晶体管6064。输出级608包含有一场效晶体管6082以及一场效晶体管6084，场效晶体管6082以及场效晶体管6084是以堆叠(cascode)方式连接。以上的输入级602、可调整电流源604、电流镜606以及输出级608之间的连接方式已绘示于图6中，故其细部连接方式在此不另赘述。
依据图6所示的实施例，可调整电流源604是由存储在对照表(例如1042a)内的该补偿值(例如C_1)所控制。输出级608是用来依据该补偿值以及该数字输入信号来输出一转换信号(例如So_1)。当数字式传送器(例如100)用来执行上述的校正操作时，可调式电流源604会被调整到使得转换信号(例如So_1)具有该预定功率为止。由于该转换信号(例如So_1)的功率可以经由增加或减小可调式电流源604的电流I来调整，因此本发明的校正程序就可以从较小的位(即较小有效性的的转换元件)开始，并依序地往较大的位(即较大有的性的转换元件)进行校正，或者从较大的位开始，并依序地往较小的位进行校正。
综上所述，上述有关于数字式传送器的校正方法可以简化为图7的步骤。图7所示是依据本发明用来补偿一数字式传送器(100或300)的一方法700的一实施例示意图。为了方便起见，本方法700的描述可同时参考以数字式传送器300。此外，倘若大体上可达到相同的结果，并不需要一定照图7所示的流程中的步骤顺序来进行，且图7所示的步骤不一定要连续进行，亦即其他步骤亦可插入其中。方法700包含有：
步骤702：利用多个转换元件302_1-302_n来依据多个数字输入信号D_1’-D_n’以分别产生多个转换信号So_1’-So_n’；
步骤704：选择多个转换元件302_1-302_n中至少一个转换元件来作为一参考的转换元件；
步骤706：依据该参考的转换元件来校正多个转换元件302_1-302_n以产生多个补偿值C_1’-C_n’；
步骤708：利用对照表3042a来记录对应到多个转换元件302_1-302_n分别的多个补偿值C_1’-C_n’；
步骤710：依据该多个数字输入信号将对应到数字输入信号的值为1的多个补偿值进行加总以产生合计补偿值CS’；
步骤712：依据合计补偿值CS’来产生补偿信号Sc’；以及
步骤714：依据多个转换信号So_1’-So_n’以及补偿信号Sc’来输出放大输出信号Sout’。
综上所述，依据以上所提供的实施例，本发明解决了多个转换元件的面积之间的不匹配所造成的非线性问题。本发明利用一个小面积的辅助数字至模拟转换器(例如模拟转换电路3044)来产生一补偿信号以补偿多个转换信号的功率。本发明的校正程序可利用连续渐进暂存器(Successive Approximation Register)的演算法来比较两个电路群组单元(例如两个二进制编码转换元件)，该比较程序是利用一回授的检测电路(例如补偿元件)来完成。因此，本发明的数字式传送器具有精准且高解析度的特性。相较于现有技术，本发明的数字式传送器也简单，因此较容易被实际制作出来。同时，本发明的数字式传送器所需的面积和功耗也比较低。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (21)

1.一种数字式传送器，其特征在于，所述数字式传送器包含有：
多个转换元件，用来依据多个数字输入信号来产生多个转换信号；
一补偿元件，用来依据所述多个数字输入信号来产生至少一个补偿信号；以及
一结合电路，用来依据所述多个转换信号以及所述至少一个补偿信号来输出一放大输出信号。
2.如权利要求1所述的数字式传送器，其特征在于，该补偿元件包含有：
一存储电路，用来存储一对照表，其中该对照表记录对应所述多个转换元件分别的多个补偿值。
3.如权利要求2所述的数字式传送器，其特征在于，该补偿元件还包含有：
一加法电路，用来加总所述多个补偿值以产生一合计补偿值。
4.如权利要求3所述的数字式传送器，其特征在于，该补偿元件还包含有：
一数字至模拟转换电路，用来依据该合计补偿值产生所述至少一个补偿信号；
其中该放大输出信号是所述多个转换信号以及所述至少一个补偿信号的一总和。
5.如权利要求2所述的数字式传送器，其特征在于，所述至少一个补偿信号包含有多个补偿信号，以及该补偿元件还包含有：
多个数字至模拟转换电路，分别耦接于所述多个转换元件，用来依据所述多个补偿值以分别产生所述多个补偿信号。
6.如权利要求5所述的数字式传送器，其特征在于，该放大输出信号是所述多个转换信号以及所述多个补偿信号的一总和。
7.如权利要求2所述的数字式传送器，其特征在于，该补偿元件还包含有：
一校正电路，用来产生该对照表。
8.如权利要求1所述的数字式传送器，其特征在于，所述多个转换元件中的至少一个转换元件是被选择来作为一参考的转换元件，以及依据该参考的转换元件，所述多个转换元件会被校正来产生所述多个补偿值。
9.如权利要求8所述的数字式传送器，其特征在于，所述数字式传送器还包含有该参考的转换元件的一复制电路。
10.如权利要求8所述的数字式传送器，其特征在于，当该参考的转换元件是所述多个转换元件中的一最小有效性转换元件时，该校正电路利用该最小有效性转换元件所产生的该转换信号的一功率来作为一参考功率，以及参考该参考功率来判断出所述多个补偿值来校正所述多个转换元件中多个较大有效性的转换元件所产生的多个较大有效性的转换信号的功率，以使得所述多个较大有效性的转换信号的功率分别为P*2n，其中P是该参考功率，n是一正整数。
11.如权利要求8所述的数字式传送器，其特征在于，当该参考的转换元件是所述多个二进制编码转换元中的一最大有效性转换元件时，该校正电路利用该最大有效性转换元件所产生的该转换信号的一功率来作为一参考功率，以及参考该参考功率来判断出所述多个补偿值以补偿所述多个转换元件中多个较小有效性的转换元件所产生的多个较小有效性的转换信号的功率，以使得所述多个较小有效性的转换信号的功率分别为P*2-n，其中P是该参考功率，n是一正整数。
12.一种用来补偿一数字式传送器的方法，其特征在于，所述方法包含有：
利用多个转换元件来依据多个数字输入信号来产生多个转换信号；
依据所述多个数字输入信号来产生至少一个补偿信号；以及
依据所述多个转换信号以及所述至少一个补偿信号来输出一放大输出信号。
13.如权利要求12所述的方法，其特征在于，依据所述多个数字输入信号来产生所述至少一个补偿信号的步骤还包含有：
利用一对照表来记录对应所述多个转换元件分别的多个补偿值。
14.如权利要求13所述的方法，其特征在于，依据所述多个数字输入信号来产生所述至少一个补偿信号的步骤还包含有：
依据所述多个数字输入信号来加总所述多个补偿值以产生一合计补偿值。
15.如权利要求14所述的方法，其特征在于，依据所述多个数字输入信号来产生所述至少一个补偿信号的步骤还包含有：
依据该合计补偿值来产生所述至少一个补偿信号；
其中该放大输出信号是所述多个转换信号以及所述至少一个补偿信号的一总和。
16.如权利要求13所述的方法，其特征在于，所述至少一个补偿信号包含有多个补偿信号，以及依据所述多个数字输入信号来产生所述至少一个补偿信号的步骤还包含有：
依据所述多个补偿值以分别产生所述多个补偿信号。
17.如权利要求16所述的方法，其特征在于，该放大输出信号是所述多个转换信号以及所述多个补偿信号的一总和。
18.如权利要求13所述的方法，其特征在于，依据所述多个数字输入信号来产生所述至少一个补偿信号的步骤还包含有：
选择所述多个转换元件中的至少一个转换元件来作为一参考的转换元件；以及
依据该参考的转换元件校正所述多个转换元件来产生所述多个补偿值。
19.如权利要求18所述的方法，其特征在于，所述方法还包含有该参考的转换元件的一复制电路。
20.如权利要求18所述的方法，其特征在于，该参考的转换元件是所述多个转换元件中的一最小有效性转换元件，以及依据该参考的转换元件校正所述多个转换元件来产生所述多个补偿值的步骤包含有：
利用该最小有效性转换元件所产生的该转换信号的一功率来作为一参考功率；以及
参考该参考功率来判断出所述多个补偿值来校正所述多个转换元件中多个较大有效性的转换元件所产生的多个较大有效性的转换信号的功率，以使得所述多个较大有效性的转换信号的功率分别为P*2n，其中P是该参考功率，n是一正整数。
21.如权利要求18所述的方法，其特征在于，该参考的转换元件是所述多个转换元件中的一最大有效性转换元件，以及依据该参考的转换元件校正所述多个转换元件来产生所述多个补偿值的步骤包含有：
利用该最大有效性转换元件所产生的该转换信号的一功率来作为一参考功率；以及
参考该参考功率来判断出所述多个补偿值来校正所述多个转换元件中多个较小有效性的转换元件所产生的多个较小有效性的转换信号的功率，以使得所述多个较小有效性的转换信号的功率分别为P*2-n，其中P是该参考功率，n是一正整数。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107210991B (zh) 2016-01-19 2020-08-25 华为技术有限公司 误差补偿直接数字调制设备
TWI806401B (zh) * 2022-02-07 2023-06-21 瑞昱半導體股份有限公司 發送器電路、補償值校正裝置與補償值校正方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070230615A1 (en) * 2006-03-31 2007-10-04 Taylor Stewart S Reduced distortion amplifier
CN101366169A (zh) * 2006-01-05 2009-02-11 高通股份有限公司 用于高增益复数滤波器的dc偏移校正
US20090040079A1 (en) * 2007-08-10 2009-02-12 Sehat Sutardja Calibrating replica digital-to-analog converters
CN101494443A (zh) * 2008-01-23 2009-07-29 财团法人工业技术研究院 直流偏移校正电路及方法
US20100194456A1 (en) * 2009-02-04 2010-08-05 Industry-Academic Cooperation Foundation, Yonsei University Delay locked loop, electronic device including the same, and method of operating the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59810878D1 (de) * 1997-07-08 2004-04-08 Siemens Ag Sendeeinrichtung
US5955980A (en) * 1997-10-03 1999-09-21 Motorola, Inc. Circuit and method for calibrating a digital-to-analog converter
US6094082A (en) * 1998-05-18 2000-07-25 National Semiconductor Corporation DLL calibrated switched current delay interpolator
US6137833A (en) 1999-10-20 2000-10-24 Lockheed Martin Corporation Programmable transmitter baseband equalizer
CN1285169C (zh) 2000-08-04 2006-11-15 Lg电子株式会社 预失真数字线性化电路及其增益控制方法
US6671652B2 (en) * 2001-12-26 2003-12-30 Hewlett-Packard Devlopment Company, L.P. Clock skew measurement circuit on a microprocessor die
US8155236B1 (en) * 2002-06-21 2012-04-10 Netlogic Microsystems, Inc. Methods and apparatus for clock and data recovery using transmission lines
US6897794B2 (en) * 2003-07-03 2005-05-24 Texas Instruments Incorporated All-analog calibration of sting-DAC linearity: application to high voltage processes
JP4442508B2 (ja) * 2005-04-28 2010-03-31 株式会社デンソー Ａ／ｄ変換装置
US7492850B2 (en) * 2005-08-31 2009-02-17 International Business Machines Corporation Phase locked loop apparatus with adjustable phase shift
US7443323B2 (en) * 2007-01-10 2008-10-28 Freescale Semiconductor, Inc. Calibrating a digital-to-analog converter
US7701286B2 (en) 2007-05-21 2010-04-20 Hypres, Inc. Multibit digital amplifier for radio-frequency transmission
US7535392B2 (en) * 2007-10-04 2009-05-19 Mediatek Inc. Delta sigma modulator and method for compensating delta sigma modulators for loop delay
US8219343B2 (en) * 2008-04-24 2012-07-10 Realtek Semiconductor Corp. Method and apparatus for calibrating a delay chain
US8368385B2 (en) * 2009-09-25 2013-02-05 Intel Corporation Methods and systems to detect voltage changes within integrated circuits
US8228106B2 (en) * 2010-01-29 2012-07-24 Intel Mobile Communications GmbH On-chip self calibrating delay monitoring circuitry
US8154432B2 (en) 2010-03-22 2012-04-10 Raytheon Company Digital to analog converter (DAC) having high dynamic range
JP5446021B2 (ja) 2010-07-27 2014-03-19 株式会社日立国際電気 増幅装置
US8471743B2 (en) * 2010-11-04 2013-06-25 Mediatek Inc. Quantization circuit having VCO-based quantizer compensated in phase domain and related quantization method and continuous-time delta-sigma analog-to-digital converter
US8368571B2 (en) * 2011-03-31 2013-02-05 Analog Devices, Inc. Pipelined ADC having error correction
US9054937B2 (en) 2011-04-29 2015-06-09 Fairchild Semiconductor Corporation Envelope extraction with reduced bandwidth for power modulation
US8514012B2 (en) * 2011-05-17 2013-08-20 Nxp B.V. Pulse shaper circuit with reduced electromagnetic emission
KR101787720B1 (ko) * 2011-08-19 2017-10-18 건국대학교 산학협력단 주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치 및 그 제어 방법
US8552896B2 (en) 2011-10-25 2013-10-08 Raytheon Company Digital to analog converter (DAC)
US8669794B2 (en) * 2012-02-21 2014-03-11 Qualcomm Incorporated Circuit for detecting a voltage change using a time-to-digital converter
US8878711B1 (en) * 2013-07-30 2014-11-04 Broadcom Corporation Analog to digital converter with low jitter sensitivity

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101366169A (zh) * 2006-01-05 2009-02-11 高通股份有限公司 用于高增益复数滤波器的dc偏移校正
US20070230615A1 (en) * 2006-03-31 2007-10-04 Taylor Stewart S Reduced distortion amplifier
US20090040079A1 (en) * 2007-08-10 2009-02-12 Sehat Sutardja Calibrating replica digital-to-analog converters
CN101494443A (zh) * 2008-01-23 2009-07-29 财团法人工业技术研究院 直流偏移校正电路及方法
US20100194456A1 (en) * 2009-02-04 2010-08-05 Industry-Academic Cooperation Foundation, Yonsei University Delay locked loop, electronic device including the same, and method of operating the same

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