JP4372111B2 - アナログデジタル変換器 - Google Patents
アナログデジタル変換器 Download PDFInfo
- Publication number
- JP4372111B2 JP4372111B2 JP2006040590A JP2006040590A JP4372111B2 JP 4372111 B2 JP4372111 B2 JP 4372111B2 JP 2006040590 A JP2006040590 A JP 2006040590A JP 2006040590 A JP2006040590 A JP 2006040590A JP 4372111 B2 JP4372111 B2 JP 4372111B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- analog
- converter
- source follower
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
実施形態1は、パイプライン型および後述するサイクリック型AD変換器にて、初段のAD変換ブロックから発生するノイズの影響を低減するため、当該AD変換ブロックと、それに入力されるアナログ信号を少なくとも保持するための保持回路として機能する増幅回路とが繋がる経路上にソースフォロワ回路を設ける例を説明する。
図2は、図1との比較例におけるAD変換器2の部分回路を示す。このAD変換器2の構成は、基本的に図1のAD変換器1の構成と同様である。サンプルホールド回路10とAD変換回路18との間に、ソースフォロワ回路11が設けられない点が異なる。
実施形態2は、パイプライン型および後述するサイクリック型AD変換器にて、初段のAD変換ブロックから発生するノイズの影響を低減するため、アナログ信号を出力するサンプルホールド回路の出力と後段の回路素子との間に接続されるソースフォロワ回路を2つ並列に設ける例を説明する。
図5は、図3との比較例におけるAD変換器4の部分回路を示す。このAD変換器4の構成は、基本的に図3のAD変換器3の構成と同様である。以下、相違点について説明する。サンプルホールド回路10の出力は、一つの第3ソースフォロワ回路13に接続される。第3ソースフォロワ回路13は、サンプルホールド回路10および増幅回路16に同一のアナログ信号を出力する。
図7は、実施形態3におけるAD変換器5の部分回路を示す。このAD変換器5の構成は、基本的に図3のAD変換器3の構成と同様である。以下、相違点について説明する。サンプルホールド回路10の出力は、第1ソースフォロワ回路12に接続される。第1ソースフォロワ回路12は、増幅回路16および第2ソースフォロワ回路14に同一のアナログ信号を出力する。第2ソースフォロワ回路14は、AD変換回路18にアナログ信号を出力する。
図8は、実施形態4におけるAD変換器6の部分回路を示す。このAD変換器6の構成は、基本的に図3のAD変換器3の構成と同様である。以下、相違点について説明する。実施形態4におけるAD変換器6は、サンプルホールド回路10と減算回路22との間の増幅回路16を省略した構成である。減算増幅回路26は、サンプルホールド回路10の出力信号からDA変換回路20の出力信号を減算する減算回路22としての機能と、その減算結果を所定の増幅率で増幅する増幅回路24としての機能を備える。この減算増幅回路26は、保持機能を有する。本機能は、タイミングを調整することで実現できる。例えば、減算増幅回路26がサンプルホールド回路10の出力アナログ信号を、AD変換回路18のサンプルタイミングとほぼ同じタイミングでサンプルすればよい。これにより、回路構成の簡略化が可能になる。
実施形態5は、実施形態2に説明した部分回路をサイクリック型のAD変換器7に適用した例である。このAD変換器7は、非サイクリック型の前段で4ビットを変換し、サイクリック型の後段で2ビットずつ変換し、後段が3周回することにより合計10ビットを出力する。
実施形態6では、図8に示される実施形態4の構成を基本とし、大きさが異なった電圧を供給する2つの電源を用いる。具体的には、アナログ信号Vinの入力側からみて第1ソースフォロワ回路12および第2ソースフォロワ回路14の後ろの回路素子の電源電圧を小さくする。これにより、アナログデジタル変換器における消費電力を低減できる。
図10のAD変換器6aは、図8のAD変換器6と比較して、第1回路素子群62に高電圧Vdd1を供給する電源と、第2回路素子群64に低電圧Vdd2を供給する電源とが別々に設けられている点において相違する。高電圧Vdd1は、たとえば、3.3V程度である。低電圧Vdd2は、たとえば、1.8V程度である。なお、電源の図示は省略している。
実施形態7では、図10に示される実施形態6の構成を基本とし、多チャンネル入力、すなわち、複数のアナログ信号がひとつのAD変換器に入力される。複数のアナログ信号は、たとえば、直交変調された信号のI成分およびQ成分、あるいは、ダイバーシチ受信装置における複数のアンテナの受信信号のそれぞれである。AD変換器は、同時にサンプルされた複数のアナログ信号を時分割で順次AD変換して出力する。
実施形態8では、図11に示される実施形態7の構成を基本とし、第1ソースフォロワ回路12および第2ソースフォロワ回路14を、第1サンプルホールド回路SH1〜第mサンプルホールド回路SHmのそれぞれの出力段に設ける場合を説明する。
Claims (7)
- アナログ信号を複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
入力されたアナログ信号をサンプルし、前記所定のビット数よりも少ないビット数のデジタル値に変換するAD変換回路と、
前記入力されたアナログ信号を保持する第1の保持回路と、
前記AD変換回路および前記第1の保持回路に出力するアナログ信号をサンプルしてホールドする第2の保持回路とを備え、
前記第2の保持回路は、差動増幅器と、前記差動増幅器の入力端子に至る経路に設けられた第1のキャパシタと、前記差動増幅器の出力端子と入力端子との間にこの順で直列に接続された帰還バッファ回路および第2のキャパシタとを含み、
前記差動増幅器の出力端子と前記AD変換回路の入力端子との間の経路には第1のバッファ回路が設けられており、前記差動増幅器の出力端子と前記第1の保持回路の入力端子との間の経路には第2のバッファ回路が設けられていることを特徴とするアナログデジタル変換器。 - 前記第2の保持回路は、入力される複数のアナログ信号に応じて複数設けられおり、
前記複数の第2の保持回路の出力のいずれかを選択して前記AD変換回路および前記第1の保持回路へ出力する信号選択部と、
をさらに備えることを特徴とする請求項1に記載のアナログデジタル変換器。 - 前記第1および第2のバッファ回路は、前記信号選択部の後段に設けられていることを特徴とする請求項2に記載のアナログデジタル変換器。
- 前記第1および第2のバッファ回路は、前記信号選択部の前段に設けられていることを特徴とする請求項2に記載のアナログデジタル変換器。
- 前記帰還バッファ回路と、前記第1および第2のバッファ回路との入出力特性が同一であることを特徴とする請求項1から4のいずれかに記載のアナログデジタル変換器。
- 前記帰還バッファ回路および前記第1および第2のバッファ回路は、入力されたアナログ信号を所定のレベル降圧する電圧変換回路として機能することを特徴とする請求項1〜5のいずれかに記載のアナログデジタル変換器。
- 前記AD変換回路の出力信号をアナログ信号に変換するDA変換回路と、
前記第1の保持回路の出力信号から前記DA変換回路の出力信号を減算する減算回路と、
をさらに備え、
前記第1の保持回路は、サンプルしたアナログ信号を保持期間中に、所定の増幅率で増幅し、
前記減算回路は、前記増幅率と同一の増幅率で増幅された、前記DA変換回路の出力信
号を減算することを特徴とする請求項1から6のいずれかに記載のアナログデジタル変換器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006040590A JP4372111B2 (ja) | 2005-03-04 | 2006-02-17 | アナログデジタル変換器 |
US11/367,792 US7248199B2 (en) | 2005-03-04 | 2006-03-03 | Analog-to-digital converter |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005060091 | 2005-03-04 | ||
JP2006040590A JP4372111B2 (ja) | 2005-03-04 | 2006-02-17 | アナログデジタル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006279936A JP2006279936A (ja) | 2006-10-12 |
JP4372111B2 true JP4372111B2 (ja) | 2009-11-25 |
Family
ID=36943636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006040590A Expired - Fee Related JP4372111B2 (ja) | 2005-03-04 | 2006-02-17 | アナログデジタル変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7248199B2 (ja) |
JP (1) | JP4372111B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7538701B2 (en) * | 2006-06-08 | 2009-05-26 | Cosmic Circuits Private Limited | System and method for improving dynamic performance of a circuit |
US7675333B2 (en) * | 2006-06-09 | 2010-03-09 | Cosmic Circuits Private Limited | Multi-phase delay locked loop with equally-spaced phases over a wide frequency range and method thereof |
US7548104B2 (en) * | 2006-06-09 | 2009-06-16 | Cosmic Circuits Private Limited | Delay line with delay cells having improved gain and in built duty cycle control and method thereof |
US7570181B2 (en) * | 2006-06-09 | 2009-08-04 | Cosmic Circuits Private Limited | Method and system for input voltage droop compensation in video/graphics front-ends |
US7570191B2 (en) * | 2006-06-09 | 2009-08-04 | Cosmic Circuits Private Limited | Methods and systems for designing high resolution analog to digital converters |
US20100238058A1 (en) * | 2009-03-17 | 2010-09-23 | Ohaus Corporation | Multiple input analog to digital converter |
KR20210100438A (ko) | 2020-02-06 | 2021-08-17 | 삼성전자주식회사 | 아날로그 디지털 변환 장치 및 아날로그 디지털 변환 방법 |
EP4143976A4 (en) | 2020-04-28 | 2023-11-01 | Lake Shore Cryotronics, Inc. | DISTANCE MEASURING SYSTEMS AND METHODS FOR REDUCING TRANSITIVE EFFECTS IN MULTI-AREA MATERIAL MEASUREMENTS |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5014055A (en) * | 1989-05-24 | 1991-05-07 | Harris Corporation | Analog-to-digital converter and method of use utilizing charge redistribution |
JP3641523B2 (ja) | 1996-04-05 | 2005-04-20 | 株式会社ルネサステクノロジ | パイプライン型a/dコンバータ |
FI107482B (fi) * | 1999-09-20 | 2001-08-15 | Nokia Networks Oy | Menetelmä analogia-digitaalimuuntimen kalibroimiseksi sekä kalibrointilaite |
US6580383B1 (en) * | 2000-11-01 | 2003-06-17 | Telasic Communications, Inc. | High resolution ADC based on an oversampled subranging ADC |
US6646584B2 (en) * | 2000-11-28 | 2003-11-11 | Texas Instruments Incorporated | Circuit design technique for increasing the bandwidth of sample-and-hold circuits in flash ADCs |
US6597302B2 (en) * | 2000-11-29 | 2003-07-22 | Texas Instruments Incorporated | System for increasing the bandwidth of sample-and-hold circuits in flash ADCs |
US6480128B1 (en) * | 2001-05-25 | 2002-11-12 | Infineon Technologies Ag | High-speed sample-and-hold circuit with gain |
JP3597812B2 (ja) * | 2001-11-21 | 2004-12-08 | 株式会社半導体理工学研究センター | 擬似差動増幅回路及び擬似差動増幅回路を使用したa/d変換器 |
-
2006
- 2006-02-17 JP JP2006040590A patent/JP4372111B2/ja not_active Expired - Fee Related
- 2006-03-03 US US11/367,792 patent/US7248199B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US7248199B2 (en) | 2007-07-24 |
US20060197693A1 (en) | 2006-09-07 |
JP2006279936A (ja) | 2006-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4372111B2 (ja) | アナログデジタル変換器 | |
US7911370B2 (en) | Pipeline analog-to-digital converter with programmable gain function | |
US6583747B1 (en) | Subranging analog to digital converter with multi-phase clock timing | |
US7397409B2 (en) | Multi-bit pipeline analog-to-digital converter having shared amplifier structure | |
US7307572B2 (en) | Programmable dual input switched-capacitor gain stage | |
JP4529007B2 (ja) | 半導体集積回路装置 | |
US8791845B2 (en) | Circuitry and method for reducing area and power of a pipelince ADC | |
US7224306B2 (en) | Analog-to-digital converter in which settling time of amplifier circuit is reduced | |
KR101680080B1 (ko) | 채널 간 오프셋 부정합을 최소화하는 시간 인터리빙 구조의 파이프라인 sar adc | |
US7408496B2 (en) | Method, apparatus and system sharing an operational amplifier between two stages of pipelined ADC and/or two channels of signal processing circuitry | |
US7283083B1 (en) | Pipelined analog-to-digital converter with mid-sampling comparison | |
US7173556B2 (en) | Amplifier circuit and analog-to-digital circuit using the same | |
US7450050B2 (en) | Switched-capacitor reset architecture for opamp | |
JP2008506334A (ja) | 分解能が向上し、消費電力が低減するサブレンジングパイプライン型電荷ドメインアナログデジタル変換器 | |
US8203474B2 (en) | Pipeline A/D converter | |
US10574255B2 (en) | Multiplying digital-to-analog conversion circuit | |
US7414563B2 (en) | Analog-to-digital converter with a plurality of conversions | |
US7405690B2 (en) | Analog-to-digital converter | |
KR20110106568A (ko) | 캐패시터의 직렬연결을 이용한 멀티플라잉 디지털 아날로그 변환기와 이를 포함하는 파이프라인 아날로그 디지털 변환기 | |
JP4858962B2 (ja) | 半導体集積回路装置 | |
KR101160961B1 (ko) | 두 채널간에 증폭기 공유기법을 이용한 adc | |
JP4121969B2 (ja) | アナログデジタル変換器 | |
JP4166168B2 (ja) | アナログデジタル変換器 | |
KR101334379B1 (ko) | 입력 샘플링 시간 부정합을 최소화한 이중 채널 adc | |
Háze et al. | Design of the 1.5 and 2.5 Bit MDAC-application opportunities |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061120 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090522 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090804 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090901 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |