KR101352767B1

KR101352767B1 - 게이트 부트스트래핑 회로 및 서브 레인징 기법을 이용한 파이프라인 구조의 ａｄｃ

Info

Publication number: KR101352767B1
Application number: KR1020100027824A
Authority: KR
Inventors: 이승훈; 박승재; 이동석
Original assignee: 서강대학교산학협력단
Priority date: 2010-03-29
Filing date: 2010-03-29
Publication date: 2014-02-17
Also published as: KR20110108562A

Abstract

본 발명은 파이프라인 구조의 ADC에 관한 것으로서, 복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 첫 번째 단의 제 1 FLASH ADC와 첫 번째 단의 제 1 MDAC의 입력단 샘플링 스위치에 동일한 게이트 부트스트래핑 회로를 적용하는 것을 특징으로 하며, 샘플링 부정합 현상을 최소화하는 동시에 신호의 왜곡 없이 입력 신호를 샘플링할 수 있으며, 증폭기의 개수를 최소한으로 사용하여 전체 전력 소모를 줄일 수 있다.

Description

게이트 부트스트래핑 회로 및 서브 레인징 기법을 이용한 파이프라인 구조의 ＡＤＣ{Pipeline ADC using a gate-bootstrapping circuit and sub-ranging}

본 발명은 파이프라인 구조의 ADC에 관한 것으로서, 더욱 상세하게는 샘플링 부정합 현상을 최소화하는 동시에 신호의 왜곡 없이 입력 신호를 샘플링할 수 있으며, 증폭기의 개수를 최소한으로 사용하여 전체 전력 소모를 줄일 수 있는 게이트 부트스트래핑 회로 및 서브 레인징 기법을 이용한 파이프라인 구조의 ADC에 관한 것이다.

최근 CMOS 공정의 최소 크기가 0.13um 또는 그 이하로 줄어듦에 따라 디지털 회로는 칩 면적, 공급전압과 전력소모가 크게 감소하는데 비해 외부 인터페이스 회로와 아날로그 회로는 공급전압이 대체로 3.3V 등의 비교적 큰 값에 머무르고 최소 크기도 그다지 줄어들지 않아 칩 면적과 전력소모가 별로 감소하지 않고 있다.

한편, Liquid Crystal Display(LCD), Plasma Display Panel(PDP), Organic Light Emitting Diode(OLED) 등 디스플레이 기술의 발달과 더불어 고화질 및 높은 선명도를 지닌 High Definition Television(HDTV)과 같은 고성능 영상시스템에 대한 소비자의 요구도 상응하여 급격히 증가하고 있다. 이러한 소비자들의 요구는 “언제 어디서나”보고 듣고 즐길 수 있는 Digital Video Broadcasting(DVB), Digital Multimedia Broadcasting(DMB) 등과 같은 무선 휴대용 System-on-a-Chip (SoC) 응용제품으로 접목되고 있는 추세이다. 이에 따라 고화질 영상을 포함한 각종 멀티미디어 데이터는 3G 이동통신시스템의 개발과 함께 2Mbps 이상의 전송속도로 무선 휴대용 응용제품에 전달되고 변환되어 최종 소비자들의 요구를 만족시킨다.

이때, 디스플레이 각 화소의 RGB 및 YPrPb 신호들을 디지털 YCrCb나 RGB 픽셀 출력 스트림으로 처리하기 위한 A/D 변환기(ADC)는 시스템 인터페이스에 필수적인 핵심 아날로그 부품이며, 200만 화소를 지원하는 비월주사 방식의 HD1080i의 경우에는 12비트 수준의 높은 해상도 및 75MS/s 이상의 높은 샘플링 속도에서 동작하는 ADC를 필요로 한다.

일반적으로 12비트 이상의 고해상도와 100MS/s 수준의 고속 동작 신호처리 조건을 만족하는 ADC에는 파이프라인 구조가 많이 사용되고 있으며, 최근에 학회 및 저널을 통해 발표된 모바일 응용을 위한 전력 소모 및 면적을 최적화하기 위해 주로 적용된 회로 설계기법은 다음과 같이 요약된다. 우선, 파이프라인 ADC 전체 전력 소모의 대부분을 차지하는 증폭기에서 소모되는 전력을 줄이기 위하여 파이프라인 구조적 특성인 한 주기의 반주기만을 신호의 증폭을 위해 사용되는 점을 이용하여 증폭기가 사용되지 않는 나머지 반주기 동안, 증폭기를 스위치로 끄거나 인접한 단의 신호처리를 위해 사용되는 증폭기를 공유하는 방법에 대한 연구가 활발히 이루어지고 있다. 전력 소모를 줄이는 측면에서 증폭기를 스위치로 끄는 방법과 증폭기를 공유하는 방법은 파이프라인 ADC의 구조적 특성을 바탕으로 구현 가능한 회로설계기법이다. 그러나 증폭기를 스위치로 끄는 방법의 경우, 증폭기를 끄고 켜는 동안 안정적으로 동작하기 위해 최소한의 필요한 시간이 존재하기 때문에, 신호의 정착시간이 길어지게 된다. 한편, 증폭기를 공유하는 방법의 경우, 증폭기가 전체 한 주기 동안 반복적으로 사용되어야 하기 때문에 별도의 리셋 주기가 없다. 이는 증폭기의 입력단 기생 커패시턴스 및 증폭기의 유한한 DC 전압이득으로 인한 메모리 효과 문제가 발생하여 ADC의 해상도가 제한되는 것을 의미한다. 또한, 입력단의 추가적인 스위치의 온-저항에 의해 출력 신호의 정착시간이 지연되고 정착 수준에 오차가 생기며, 스위치의 온-오프 동작으로 인한 클록 피드스루 등의 영향으로 신호의 왜곡이 발생하는 문제점이 있다.

따라서, 본 발명이 해결하고자 하는 과제는 샘플링 부정합 현상을 최소화하는 동시에 신호의 왜곡 없이 입력 신호를 샘플링할 수 있으며, 증폭기의 개수를 최소한으로 사용하여 전체 전력 소모를 줄일 수 있는 파이프라인 구조의 ADC를 제공하는 것이다.

본 발명은 상기 과제를 달성하기 위하여, 복수의 FLASH ADC들과 복수의 MDAC(Multiplying D/A Converter)들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 첫 번째 단의 제 1 FLASH ADC와 상기 첫 번째 단의 제 1 MDAC의 입력단 샘플링 스위치에 동일한 게이트 부트스트래핑 회로를 적용하는 파이프라인 구조의 ADC를 제공한다.

또한, 상기 제 1 FLASH ADC의 샘플링 커패시터와 상기 제 1 MDAC의 샘플링 커패시터의 용량 크기 비율 또는 샘플링 스위치 크기 비율을 조절함으로써, 샘플링 부정합을 최소화할 수 있다.

또한, 상기 제 1 FLASH ADC는 상기 제 1 FLASH ADC로 입력되는 입력신호와 상기 제 1 FLASH ADC의 기준 전압을 비교하는 비교기를 포함하고, 상기 비교기는 상기 입력신호와 상기 기준 전압의 차이를 증폭하는 프리앰프를 포함하는 것이 바람직하다.

또한, 서로 중첩되지 않는 클록 Q1 및 Q2를 발생시키는 클록 발생기를 더 포함하고, 상기 클록 Q1은 상기 제 1 FLASH ADC의 입력신호 및 상기 제 1 MDAC의 입력신호를 샘플링하는 클록인 클록 Q1X; 및 상기 제 1 FLASH ADC가 상기 제 1 FLASH ADC로 입력되는 입력신호와 상기 제 1 FLASH ADC의 기준전압의 차이를 증폭하는 클록인 클록 Q1Y로 구성되는 것이 바람직하다.

본 발명의 일 실시예에 의하면, 상기 복수의 FLASH ADC들은 첫 번째 단의 제 1 FLASH ADC, 두 번째 단의 제 2 FLASH ADC, 및 세 번째 단의 제 3 FLASH ADC로 구성되고, 상기 복수의 MDAC들은 상기 첫 번째 단의 제 1 MDAC와 상기 두 번째 단의 제 2 MDAC로 구성될 수 있다.

또한, 상기 제 1 FLASH ADC 및 상기 제 2 FLASH ADC는 각각 4비트씩을 결정하고, 상기 제 3 FLASH ADC는 6비트를 결정할 수 있다.

또한, 상기 제 1 MDAC와 상기 제 2 MDAC는 2단 증폭기를 공유하고 상기 제 1 MDAC의 입력단과 상기 제 2 MDAC의 입력단을 별도로 갖는 것이 바람직하다.

또한, 제 1 클록 동안 상기 제 1 MDAC은 상기 제 1 MDAC에 입력되는 신호를 샘플링하여 저장하는 한편, 상기 제 2 MDAC는 출력 잔류 전압을 증폭하여 생성하고, 제 2 클록 동안 상기 제 1 MDAC는 출력 잔류 전압을 증폭하여 생성하는 한편, 상기 제 2 MDAC는 상기 제 1 MDAC의 출력 잔류 전압을 샘플링하여 저장할 수 있다. 이때, 상기 제 1 MDAC와 상기 제 2 MDAC가 공유하는 2단 증폭기의 입력단에 위상의 일부가 중첩되는 클록을 사용하는 스위치가 연결되고, 상기 제 1 클록과 상기 제 2 클록이 상기 위상의 일부가 중첩되는 클록인 것이 바람직하다.

또한, 상기 위상의 일부가 중첩되는 시간 동안 상기 제 1 MDAC과 상기 제 2 MDAC이 포함하는 NMOS 입력 트랜지스터를 미리 켜는 것이 바람직하다.

본 발명은 상기 과제를 달성하기 위하여, 복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 상기 N 단의 제 N FLASH ADC는 상기 제 N FLASH ADC에 입력되는 입력신호와 기준전압을 비교하여 디지털 코드를 생성하고, 상기 디지털 코드의 생성은 MSB(Most Significant Bit)를 처리한 다음 LSB(Least Significant Bit)를 처리하는 것을 특징으로 하는 파이프라인 구조의 ADC를 제공한다.

본 발명의 일 실시예에 의하면, 상기 디지털 코드의 생성은 MSB 1비트를 처리한 다음 나머지 LSB를 처리하는 것이 바람직하다.

또한, 상기 복수의 FLASH ADC들은 첫 번째 단의 제 1 FLASH ADC, 두 번째 단의 제 2 FLASH ADC, 및 세 번째 단의 제 3 FLASH ADC로 구성되고, 상기 복수의 MDAC들은 상기 첫 번째 단의 제 1 MDAC와 상기 두 번째 단의 제 2 MDAC로 구성될 수 있다.

또한, 상기 제 1 FLASH ADC 및 상기 제 2 FLASH ADC는 각각 4비트씩을 결정하고, 상기 제 3 FLASH ADC는 6비트를 결정하는 것이 바람직하다.

또한, 서로 중첩되지 않는 클록 Q1 및 Q2를 발생시키는 클록 발생기를 더 포함하고, 상기 제 N FLASH ADC는 제 1 Q2 동안 상기 ADC의 기준신호의 가운데 값에 해당하는 중간 신호를 샘플링하고, 제 1 Q1 동안 상기 중간 신호와 상기 제 N FLASH ADC로 입력되는 입력신호를 비교하여 상기 MSB에 대응하는 디지털 코드를 생성하고, 상기 제 N FLASH ADC로 입력되는 입력신호를 샘플링하며, 제 2 Q2 동안 상기 LSB를 결정하는데 사용되는 기준신호가 상기 MSB에 대응하는 디지털 코드에 따라 선택되고, 상기 제 N FLASH ADC로 입력되는 입력신호와 상기 LSB를 결정하는데 사용되는 기준신호를 비교하여 상기 LSB에 대응하는 디지털 코드를 생성하는 것이 바람직하다.

또한, 상기 제 1 MDAC와 상기 제 2 MDAC는 2단 증폭기를 공유하고 상기 제 1 MDAC의 입력단과 상기 제 2 MDAC의 입력단을 별도로 가질 수 있다.

본 발명에 따르면, 파이프라인 구조 ADC의 첫 번째 단의 MDAC 및 FLASH ADC의 입력단 스위치에 동일한 게이트-부트스트래핑 회로를 적용하여 샘플-앤-홀드 증폭기(Sample-and-hold Amplifier, SHA)가 없는 ADC에서 흔히 볼 수 있는 샘플링 부정합 현상을 최소화하는 동시에 신호의 왜곡 없이 입력 신호를 샘플링할 수 있으며, 증폭기의 개수를 최소한으로 사용하여 전체 전력 소모를 줄이는 동시에, 12비트 수준의 해상도를 구현할 수 있다. 또한, 본 발명에 따르면, 파이프라인 구조 ADC의 마지막 단의 6비트 FLASH ADC는 MSB 1비트를 먼저 결정한 뒤, 나머지 LSB 5비트를 결정하는 2단 동작 구조의 서브 레인징 기법을 적용하여 전력 소모 및 전력을 줄일 수 있다.

도 1은 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC의 구성도이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC의 샘플링 부정합을 최소화하기 위한 입력단 회로를 나타낸 것이다.
도 3은 종래의 ADC와 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC의 입력단 타이밍도를 나타낸 것이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC에서 사용된 디지털 컨트롤 신호를 통해 지연시간을 조절하는 회로를 도시한 것이다.
도 5는 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC에서 사용하는 2단 동작 구조의 서브 레인징 기법이 적용된 6비트 FLASH ADC(150)를 도시한 것이다.
도 6은 종래의 FLASH ADC와 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC의 서브 레인징 FLASH ADC 타이밍도를 나타낸 것이다.
도 7은 본 발명의 실시예에 따른 6비트 FLASH ADC(150)를 구현하기 위해 LSB 5비트를 결정하는 32개의 COMPL의 입력단 샘플링 커패시터, 기준 전압 선택을 위한 스위치 및 프리앰프 구조를 나타낸 것이다.
도 8은 본 발명의 실시예에 따른 스위치 기반의 증폭기 공유기법을 적용한 MDAC를 나타낸 것이다.
도 9는 본 발명의 실시예에 따라 위상 일부가 중첩된 클록을 적용한 2단 증폭기를 도시한 것이다.
도 10은 도 9의 입력단 하단에 사용하는 일부 중첩되는 클록을 도시한 것이다.

본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.

본 발명의 일 실시예에 따른 파이프라인 구조의 ADC는 복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 첫 번째 단의 제 1 FLASH ADC와 상기 첫 번째 단의 제 1 MDAC의 입력단 샘플링 스위치에 동일한 게이트 부트스트래핑 회로를 적용하는 것을 특징으로 한다.

이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다. 본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명한다. 아울러 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1은 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC의 구성도이다.

파이프라인 구조의 ADC는 저해상도의 ADC 여러 개를 이용하여 고해상도 ADC를 구현하는 구조이다. 일반적으로, 현재의 기술로는 상업성이 있는 10bit ADC를 직접 구현하기는 어려우므로, 4bit 정도의 ADC를 단(Stage)으로 연결하여 그 이상의 ADC를 구현한다.

본 발명의 일 실시예에 따른 ADC는 12비트 100MS/s 0.13um CMOS ADC로서, 첫 번째 및 두 번째 단에는 각각 4비트씩을 결정하고 마지막 단은 6비트를 결정하는 3단 파이프라인 구조를 가지며, ADC의 전체 구조는 도 1과 같다. 하나의 증폭기가 사용되는 2개의 4비트 MDAC에는 설계시 요구되는 DC 전압이득, f_-3 _dB, 위상여유 등을 고려하여 요구사양에 최적화된 스위치 기반의 증폭기 공유기법을 적용하는 것이 바람직하다. 특히 MDAC1(110) 및 MDAC2(120)에 위상 일부가 중첩된 클록을 사용하는 스위치 기반의 증폭기 공유기법은 기존의 스위치 기반의 증폭기 공유기법에 의해 문제가 되는 신호의 최종 정착시간 지연문제를 효과적으로 줄일 수 있다. 추가적으로 파이프라인 각 단은 kT/C 잡음 및 전력 소모를 고려한 커패시터 스케일링 기법을 적용하며, MDAC1(110) 및 MDAC2(120)에 사용된 증폭기는 낮은 임피던스 기반의 캐스코드 주파수 보상기법을 적용하여 증폭기 자체의 전력 소모를 추가적으로 줄인다.

도 1에 도시된 [4비트-4비트-6비트] 3단 파이프라인 구조의 ADC에서 2개의 4비트 FLASH ADC(130, 140)에는 저항열 공유기법 및 인터폴레이션 기법을 적용하며, 마지막 단의 6비트 FLASH ADC(150)에는 인터폴레이션 기법을 적용하는 동시에 2단 구조의 서브 레인징 기법을 적용하여 비트 수에 따라 전력 및 면적이 지수적으로 증가하는 FLASH ADC의 구조적 단점을 해결한다. 또한, 기준 전류 및 전압 발생기, 분주기를 포함한 디지털 교정 회로 및 클록 발생기 등을 온-칩으로 집적하여 SoC 시스템에 직접 사용 가능하도록 한다. 이때, 각 블록을 구성하는 스위치드-커패시터 회로의 동작을 위해 클록 발생기는 외부에서 입력되는 하나의 클록으로부터 두 개의 중첩되지 않는 클록 Q1, Q2를 생성하며, 또한 본 발명에서 제안하는 MDAC1(110) 및 MDAC2(120)의 스위치 기반의 증폭기 공유기법에 사용되는 두 개의 부분적으로 중첩되는 클록 Q1B, Q2B를 생성한다.

도 1을 참조하면, 본 실시예에 따른 파이프라인 구조의 ADC는 MDAC1(110), MDAC2(120), FLASH1 ADC(130), FLASH2 ADC(140), FLASH3 ADC(150), DCL(160), 및 데시메이터(170)로 구성된다.

샘플-앤-홀드 증폭기(100)는 입력단으로 입력된 아날로그 신호를 샘플링하여 증폭기 및 커패시터로 이루어진 닫힌 루프의 피드백 동작을 통해 고정된 아날로그 전압을 생성한다. 본 발명의 일 실시예에서는 제거하나, 반드시 제거해야 하는 것은 아니다.

이때, 샘플-앤-홀드 증폭기(100)에 사용되는 증폭기의 요구되는 해상도 및 동작 속도에서의 DC 전압이득 및 f_-3 _dB로 인해 많은 전력이 소모되며, 샘플-앤-홀드 증폭기(100) 자체적으로 생성된 kT/C 잡음 및 증폭기 잡음은 전체 ADC의 성능을 저하시키게 된다. 본 실시예에 따른 파이프라인 구조의 ADC의 입력단은 샘플-앤-홀드 증폭기(100)를 제거하여 아날로그 입력 신호를 첫 번째 단의 MDAC1(110) 및 FLASH1 ADC(130)의 샘플링 커패시터에 직접 인가하여 신호를 처리하는 구조를 선택한다.

MDAC1(110)와 MDAC2(120)는 DAC(digital to analog converter)와 뺄셈기를 합한 것으로서, 샘플링 모드와 증폭모드를 가짐으로써, 잔류 전압을 증폭한다.

MDAC는 앞선 단(Stage)의 ADC에서 AD 변환된 영역의 전압을 제외한 잔류 전압을 다음 단(Stage)의 ADC의 풀 스케일(Full Scale)에 맞추어 증폭해서 입력시켜주는 역할을 한다. 각 단(stage)의 ADC가 아날로그 입력으로부터 변환한 디지털 코드는 다시 MDAC로 입력되고, MDAC는 이를 다시 DA 변환해서 MDAC의 입력 값에서 입력된 디지털 코드를 뺀다. 이후, 다시 MDAC의 입력 값에서 디지털 코드를 뺀 데이터를 증폭해서 다음 단에 넘긴다.

FLASH1 ADC(130), FLASH2 ADC(140) 및 FLASH3 ADC(150)는 아날로그-디지털 컨버터의 하나로서, 상이한 임계 전압을 갖는 일련의 비교기를 사용하여 아날로그 신호를 디지털 출력으로 변환한다.

DCL(160, Digital Correction Logic)은 각각의 단(Stage)간들 사이에서 발생하는 오프셋 및 클록 피드스루 등의 비선형 오차를 보정한다.

데시메이터(170)는 표본화율을 낮추어 데이터를 줄인다.

도 2는 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC의 샘플링 부정합을 최소화하기 위한 입력단 회로를 나타낸 것이다.

샘플-앤-홀드 증폭기(100)가 있는 경우와 달리 아날로그 신호의 샘플링 동작시 MDAC1(110) 및 FLASH1 ADC(130)는 서로 다른 MOS 스위치에 의한 온-저항 및 샘플링 커패시터 크기의 차이에 따라 RC 지연시간의 차이가 발생하며, 이에 따라 샘플링 부정합 문제가 발생할 수 있다. 따라서, 샘플링 부정합 최소화하는 것이 요구된다.

본 발명의 일 실시예에서는 첫 번째 단의 4비트 MDAC1(110) 및 4비트 FLASH1 ADC(130)의 샘플링 스위치에 도 2와 같이 동일한 게이트-부트스트래핑 회로를 사용하여 스위치의 온-저항 크기를 결정하는 MOS 게이트-소스 전압(VGS) 차의 변화를 최소화한다. 이에 따라 첫 번째 단의 MDAC1(110) 및 FLASH1 ADC(130)의 샘플링 커패시터 크기 비율 및 샘플링 스위치 크기의 비율만을 조절하여 샘플링 부정합 문제를 최소화할 수 있다. 또한 샘플링 스위치에 사용된 게이트-부트스트래핑 회로는 입력 신호의 변화에 독립적인 온-저항 값을 갖도록 하여 1.0V의 낮은 전원 전압에서도 신호의 왜곡 없이 12비트 이상의 정확도로 신호를 샘플링할 수 있도록 한다.

한편, 본 실시예에 따른 파이프라인 구조의 ADC의 첫 번째 단은 4비트 해상도를 갖는 구조로서 1.0Vpp 신호를 기준으로 ±31.25mV의 샘플링 부정합, 옵셋 등 비선형 오차를 디지털 교정 방식으로 교정 가능한 범위를 가지고 있다. 이에 따라 첫 번째 단의 4비트 FLASH1 ADC(130)에 사용되는 비교기는 래치의 정적 및 동적 옵셋에 대한 영향을 최소화하기 위해 입력단에 프리앰프를 사용한다.

도 3은 종래의 ADC와 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC의 입력단 타이밍도를 나타낸 것이다.

도 3을 참조하면, 첫 번째 단의 FLASH1 ADC(130)는 입력 신호와 저항열을 통해 생성된 기준 전압을 비교하여 프리앰프를 통해 그 차이를 증폭하는 시간이 필요하게 된다.

도 3의 타이밍도를 살펴보면, 본 실시예에 따른 파이프라인 구조의 ADC의 입력단은 샘플-앤-홀드 증폭기(100)가 사용되는 기존의 타이밍을 부분적으로 수정하여 입력 신호를 샘플링하는 Q1X 클록 및 입력 신호와 기준 전압을 프리앰프를 통해 비교하는 Q1Y 클록을 사용하여 필요한 시간을 확보하게 된다. 이에 따라 첫 번째 단의 MDAC1(110)이 증폭 동작을 하는 주기는 샘플-앤-홀드 증폭기(100)가 있는 구조와 동일하므로 증폭기의 추가적인 전력 소모는 발생하지 않는다.

도 4는 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC에서 사용된 디지털 컨트롤 신호를 통해 지연시간을 조절하는 회로를 도시한 것이다.

기존에는 추가적인 타이밍을 형성하기 위해서 요구되는 전체 동작 속도 이상의 시스템 클록이 필요하였으나, 샘플-앤-홀드 증폭기(100)가 없는 입력단에 요구되는 100MS/s 동작 속도의 클록만을 사용하며, 입력 신호를 샘플링하기 위해 사용되는 Q1X은 도 4와 같은 디지털 컨트롤 신호를 통해 지연 시간을 조절하는 회로를 기반으로 생성한다. 디지털 컨트롤 신호가 “100”일 때, Q1X의 지연 시간 (td)은 Q1 신호가 “high”인 시간의 절반 수준으로 설정되며, 온도 및 전원 전압에 대한 소자의 특성 변화에 따른 지연 시간은 디지털 컨트롤 신호 “000”부터 “111”까지 사용하여 ±20% 수준의 범위에서 보정 가능하다.

도 5는 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC에서 사용하는 2단 동작 구조의 서브 레인징 기법이 적용된 6비트 FLASH ADC(150)를 도시한 것이다.

본 발명의 실시예에 따른 2단 동작 구조의 서브 레인징 기법이 적용된 6비트 FLASH ADC(150)는 면적 및 전력 효율성을 갖는다.

아날로그 입력신호와 온-칩 기준전압의 비교 동작을 수행하여 아날로그 신호를 디지털 코드로 변환하는 FLASH ADC는 빠른 변환 속도와 간단한 구조적 특징을 기반으로 알고리즈믹 및 파이프라인 등 다양한 구조에 반드시 필요한 주요 블록으로 사용되고 있다. 특히 파이프라인 ADC에 사용되는 FLASH ADC는 각 단의 비트 수에 따라 사용되는 비교기의 수는 지수적으로 증가하지만, 잔류 전압을 생성하는 MDAC의 동작을 위해 반드시 필요하다. 이때, 파이프라인 ADC의 주요 블록으로 사용되는 스위치드-커패시터 방식의 FLASH ADC는 입력신호와 기준전압을 비교하여 온도계 코드를 생성하기 위한 시간이 필요로 하게 되며, MDAC에서 입력 신호와 FLASH ADC로부터 생성된 온도계 코드에 해당하는 전압의 차이를 증폭하는 주기에서 정상적으로 신호를 처리하기 위해서 FLASH ADC는 반드시 정해진 클록 주기 안에 신호의 변환 과정이 이루어져야 한다. 온도계 코드란, 2진수에서 1비트가 증가/감소할 때마다 하위 비트부터 차례로 1 또는 0의 개수가 증가/감소하는 코드를 말한다.

본 발명의 실시예에 따른 2단 동작 구조의 서브 레인징 기법이 적용된 6비트 FLASH ADC(150)는 도 5와 같이 MSB 1비트를 우선적으로 처리한 뒤, 1비트의 결과에 따라 LSB 5비트를 그 다음 단계에서 처리한다.

본 발명의 실시예에 따른 2단 동작 구조의 서브 레인징 기법이 적용된 6비트 FLASH ADC(150)는 비교기 숫자에서 볼 때, 기존의 6비트를 처리하기 위해 사용된 비교기의 개수보다 절반 수준으로 줄어든다. 한편, 기존의 2단 구조의 서브 레인징 기법이 적용된 FLASH ADC의 경우, 전체 동작을 위해 사용되는 클록보다 짧은 주기의 클록이 추가로 필요하게 되며, 요구되는 동작 속도 및 해상도에서 비교기의 전력 소모가 추가적으로 발생하게 된다.

도 6은 종래의 FLASH ADC와 본 발명의 바람직한 일 실시예에 따른 파이프라인 구조의 ADC의 서브 레인징 FLASH ADC 타이밍도를 나타낸 것이다.

본 발명의 실시예에 따른 6비트 FLASH ADC(150)는 전체 파이프라인 ADC의 마지막 단에 사용되는 특성을 활용하여 도 6과 같이 입력신호와 기준전압을 비교하는 클록 주기에서 2단 동작을 위한 파이프라인 클록 동작만을 추가적으로 적용한다. 이에 따라 MSB 1비트 및 LSB 5비트를 결정하는 각각의 동작에서 입력신호와 기준전압 신호의 샘플링시 사용되는 타이밍을 부분적으로 그 순서만을 변경하여 비교기의 추가적인 클록 없이 구현한다.

전체 동작은 우선 Q2 신호 동안 MSB 1비트를 결정하기 위해 사용되는 1개의 비교기(COMPM)는 전체 기준 전압의 가운데 값에 해당하는 기준 전압(REFMID)을 샘플링한다. 그 뒤 Q1 신호 동안 COMPM는 REFMID와 입력 신호를 비교하여 디지털 출력 코드(OUTM)를 생성하며, 그와 동시에 LSB 5비트를 결정하는 32개의 비교기(COMPL)는 동일한 입력신호를 샘플링한다. 다음 Q2 주기에는 MSB 1비트를 결정하는 COMPM의 OUTM에 의해 기준 전압이 선택적으로 LSB 5비트를 결정하는 나머지 32개의 COMPL에 인가되어 입력 신호와 비교하여 나머지 5비트 디지털 출력 코드를 생성하게 된다.

도 7은 본 발명의 실시예에 따른 6비트 FLASH ADC(150)를 구현하기 위해 LSB 5비트를 결정하는 32개의 COMPL의 입력단 샘플링 커패시터, 기준 전압 선택을 위한 스위치 및 프리앰프 구조를 나타낸 것이다.

우선 저항 열을 통해 생성된 기준 전압을 선택하기 위해 사용되는 스위치는 이전의 MSB 1비트를 결정하기 위해 사용된 OUTM의 신호 및 클록 신호의 간단한 디지털 논리 회로를 통해 선택적으로 스위칭 동작을 하게 된다. 또한, 6비트의 높은 해상도를 구현하기 위해 FLASH ADC에는 2단 프리앰프를 사용하여 입력 옵셋을 오픈 루프 샘플링하는 구조를 사용한다. 추가적으로 FLASH ADC에서는 인터폴레이션 기법을 적용하여, 면적 및 전력 소모를 줄일 수 있다.

또한, 입력단 샘플-앤-홀드 증폭기(100)를 제거하여 전력 소모 및 면적을 최소화하였으며, 첫 번째 단의 MDAC1(110) 및 FLASH1 ADC(130)의 입력단 스위치에는 동일한 게이트-부트스트래핑 회로를 적용하여 샘플-앤-홀드 증폭기(100)가 없는 ADC에서 흔히 볼 수 있는 샘플링 부정합 현상을 최소화하는 동시에 신호의 왜곡 없이 입력 신호를 샘플링할 수 있도록 한다. 즉, 본 발명의 일 실시예에 따른 파이프라인 구조의 ADC는 증폭기의 개수를 최소한으로 사용하여 전체 전력 소모를 줄이는 동시에, 12비트 수준의 해상도를 구현할 수 있도록 한다. 추가적으로 고해상도 구현을 위해 사용된 마지막 단의 6비트 FLASH ADC는 MSB 1비트를 먼저 결정한 뒤, 나머지 LSB 5비트를 결정하는 2단 동작 구조의 서브 레인징 기법을 적용하여 전력 소모 및 전력을 50% 정도 줄일 수 있다.

본 발명의 일 실시예에 따른 파이프라인 구조의 ADC는 면적 및 전력 소모 최소화 관점에서 증폭기 공유기법을 우선적으로 적용하는 동시에, 증폭기 공유기법으로 인한 메모리 효과 및 직렬저항 문제의 효율적인 해결을 위해 두 개의 입력단을 갖는 증폭기를 부분적으로 끄는 방법을 적용하여 12비트 이상 수준의 해상도와 100MS/s 샘플링 속도에서 동작하도록 설계하였다.

도 8은 본 발명의 실시예에 따른 스위치 기반의 증폭기 공유기법을 적용한 MDAC를 나타낸 것이다.

일반적으로 증폭기 공유기법은 클록을 기반으로 하는 스위치드-커패시터 구조에 적용 가능한 기법으로 전체 주기의 반주기 동안만 증폭기가 사용되는 점을 바탕으로 증폭기 구조에 따라 다양하게 응용 가능하다. 본 발명의 일 실시예에 따른 ADC에 사용된 증폭기는 1.0V의 낮은 전압에서 12비트 해상도에 따른 요구되는 높은 DC 전압이득, 100MS/s의 동작 속도에서의 f_-3 _dB 및 1.0Vpp 출력 스윙 조건을 만족해야하기 때문에 2단 증폭기 구조를 사용한다. 또한 스위치 기반의 증폭기 공유기법으로 인해 발생하는 메모리 효과를 효과적으로 제거하면서 증폭기 자체의 전력 소모를 최대한으로 줄이기 위해 제안하는 ADC에서는 도 8과 같이 MDAC1(110) 및 MDAC2(120)의 2단 증폭기를 모두 공유하면서 두 개의 입력단을 별도로 갖는 구조를 사용한다. 설명의 편의상 실제 회로로 구현된 차동 신호경로가 아닌 단일 신호경로로 나타내었다.

도 9는 본 발명의 실시예에 따라 위상 일부가 중첩된 클록을 적용한 2단 증폭기를 도시한 것이다.

스위치 기반의 증폭기 공유기법에서 메모리 효과를 제거하기 위해 위상 일부가 중첩된 클록을 사용한다.

우선 Q1 신호 동안 MDAC1(110)은 입력 신호를 샘플링하여 8개의 C_S1 커패시터에 저장하며, MDAC2(120)는 출력 잔류 전압을 증폭하여 생성한다. 다음 Q2 신호 동안, MDAC1(110)은 출력 잔류 전압을 증폭하며, MDAC2(120)는 MDAC1(110)의 출력 잔류 전압을 샘플링하여 8개의 C_S2 및 C_F2에 저장한다. 이때, Q1 및 Q2 신호 동안 MDAC1(110) 및 MDAC2(120) 각각의 입력단 노드는 리셋된다. 이와 같은 구조는 2단 증폭기의 입력단 트랜지스터를 도 9와 같은 입력단 하단에 일부 중첩되는 클록을 사용하는 스위치가 연결된 증폭기 회로로 구성하여 기존의 증폭기 공유기법에서 발생하는 메모리 효과 문제를 해결한다. 즉, 증폭기 입력단에 추가적으로 사용된 직렬 연결된 스위치가 없으므로 스위치 저항 및 스위치에 인가되는 클록에 의해 문제가 되는 피드스루 현상을 효과적으로 제거한다.

도 10은 도 9의 입력단 하단에 사용하는 일부 중첩되는 클록을 도시한 것이다.

두 개의 입력단을 가진 2단 증폭기 구조의 전력 소모를 최소화하면서 동작성능을 최적화하기 위해, 도 10에 도시된 클록을 사용한다. 우선 클록 발생기를 통해 생성된 중첩되지 않은 Q1, Q2 클록은 도 10의 왼쪽 클록과 같으며, 본 발명의 실시예에서의 증폭기 구조에 사용되는 Q1B, Q2B 클록은 도 10의 오른쪽 클록과 같다. MDAC1(110)의 NMOS 입력 트랜지스터를 선택하기 위한 Q1B 클록 및 MDAC2(120)의 NMOS 입력 트랜지스터를 선택하기 위한 Q2B 클록은 Q1B, Q2B 클록의 위상 일부가 중첩되는 시간 동안 동시에 증폭기가 켜지는 시간이 생기게 된다. 만약 MDAC1(110) 및 MDAC2(120)의 NMOS 입력 트랜지스터를 선택하기 위해 사용되는 스위치에 각각 Q2, Q1 클록을 사용하면 중첩되지 않는 시간 동안 순간적으로 모든 입력 트랜지스터에 흐르는 전류가 차단되면서 NMOS 입력 트랜지스터가 전부 꺼지게 된다. 이때, MDAC1(110) 및 MDAC2(120)의 증폭모드시 각각 Q2, Q1 클록을 인가하는 동안 NMOS 입력 트랜지스터를 다시 켜기 위한 시간이 필요하며, 이는 증폭된 신호의 최종 정착시간을 지연시키는 문제를 발생하게 된다. 따라서 본 발명의 일 실시예에서의 MDAC1(110) 및 MDAC2(120)의 증폭기는 Q1B, Q2B 클록을 사용하여, 위상 일부가 중첩되는 시간 동안 NMOS 입력 트랜지스터를 미리 켜게 되어, 증폭된 신호의 최종 정착시간을 지연시키는 문제를 해결한다. 중첩되는 타이밍의 간격은 디지털 회로의 버퍼 크기로 조정이 가능하다.

이상에서 살펴본 바와 같이 본 발명의 일 실시예에 따르면, DVB-H 등 모바일 비디오 시스템에 온-칩으로 응용하기 위한 12비트 100MS/s 0.13um CMOS ADC를 개시하며, 고해상도, 저전력 및 소면적을 동시에 만족한다.

이를 위해 첫 번째 및 두 번째 파이프라인 단에는 각각 4비트씩을 결정하고 최종 단은 6비트를 결정하는 3단 파이프라인 구조를 가진다. 전체 전력 소모의 대부분을 차지하는 증폭기의 전력 소모를 줄이기 위해, 입력단 회로에는 SHA-free 구조를 적용하고, 첫 번째 및 두 번째 단의 MDAC 사이에 사용되는 증폭기는 공유기법을 적용하여 증폭기의 사용을 최대한으로 줄일 수 있도록 하였다. 이때, 기존의 증폭기 공유 시 입력단을 리셋하지 않아 발생하였던 메모리 효과를 제거하기 위해 두 개의 입력단을 사용하여 해결하고, 위상 일부가 중첩된 클록을 사용하여 스위칭 동안 발생하는 출력 신호의 정착 시간 지연 문제를 줄여 100MS/s 수준의 고속 동작에서도 증폭기의 추가적인 전력 소모가 발생하지 않는다. 마지막 단으로 사용되는 6비트 FLASH ADC에는 효과적인 기준 전압 스위칭 방법을 적용한 2단 서브 레인징 기법을 통해 비트 수에 따라 면적 및 전력이 지수적으로 증가하는 FLASH ADC의 구조적 단점을 해결하였다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims

복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서,
첫 번째 단의 제 1 FLASH ADC와 상기 첫 번째 단의 제 1 MDAC의 입력단 샘플링 스위치에 동일한 게이트 부트스트래핑 회로를 적용하고,
상기 N 단은,
하나의 FLASH ADC와 하나의 MDAC로 구성되는 N-1 개의 단, 및 하나의 FLASH ADC로 구성되는 마지막 단으로 구성되는 것을 특징으로 하는 파이프라인 구조의 ADC.
삭제
제 1 항에 있어서,
상기 제 1 FLASH ADC는
상기 제 1 FLASH ADC로 입력되는 입력신호와 상기 제 1 FLASH ADC의 기준 전압을 비교하는 비교기를 포함하고,
상기 비교기는 상기 입력신호와 상기 기준전압의 차이를 증폭하는 프리앰프를 포함하는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 1 항에 있어서,
서로 중첩되지 않는 클록 Q1 및 Q2를 발생시키는 클록 발생기를 더 포함하고,
상기 클록 Q1은,
상기 제 1 FLASH ADC의 입력신호 및 상기 제 1 MDAC의 입력신호를 샘플링하는 클록인 클록 Q1X; 및
상기 제 1 FLASH ADC가 상기 제 1 FLASH ADC로 입력되는 입력신호와 상기 제 1 FLASH ADC의 기준전압의 차이를 증폭하는 클록인 클록 Q1Y로 구성되는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 1 항에 있어서,
상기 복수의 FLASH ADC들은 첫 번째 단의 제 1 FLASH ADC, 두 번째 단의 제 2 FLASH ADC, 및 세 번째 단의 제 3 FLASH ADC로 구성되고,
상기 복수의 MDAC들은 상기 첫 번째 단의 제 1 MDAC와 상기 두 번째 단의 제 2 MDAC로 구성되는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 5 항에 있어서,
상기 제 1 FLASH ADC 및 상기 제 2 FLASH ADC는 각각 4비트씩을 결정하고, 상기 제 3 FLASH ADC는 6비트를 결정하는 것을 특징으로 하는 3단 파이프라인 구조를 갖는 파이프라인 구조의 ADC.
제 5 항에 있어서,
상기 제 1 MDAC와 상기 제 2 MDAC는 2단 증폭기를 공유하고 상기 제 1 MDAC의 입력단과 상기 제 2 MDAC의 입력단을 별도로 갖는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 5 항에 있어서,
제 1 클록 동안 상기 제 1 MDAC은 상기 제 1 MDAC에 입력되는 신호를 샘플링하여 저장하는 한편, 상기 제 2 MDAC는 출력 잔류 전압을 증폭하여 생성하고,
제 2 클록 동안 상기 제 1 MDAC는 출력 잔류 전압을 증폭하여 생성하는 한편, 상기 제 2 MDAC는 상기 제 1 MDAC의 출력 잔류 전압을 샘플링하여 저장하고,
상기 제 1 MDAC와 상기 제 2 MDAC가 공유하는 2단 증폭기의 입력단에 위상의 일부가 중첩되는 클록을 사용하는 스위치가 연결되고,
상기 제 1 클록과 상기 제 2 클록이 상기 위상의 일부가 중첩되는 클록인 것을 특징으로 하는 파이프라인 구조의 ADC.
제 8 항에 있어서,
상기 위상의 일부가 중첩되는 시간 동안 상기 제 1 MDAC과 상기 제 2 MDAC이 포함하는 NMOS 입력 트랜지스터를 미리 켜는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 1 항에 있어서,
상기 N 단의 제 N FLASH ADC는 상기 제 N FLASH ADC에 입력되는 입력신호와 기준전압을 비교하여 디지털 코드를 생성하고,
상기 디지털 코드의 생성은 MSB를 처리한 다음 LSB를 처리하는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 10 항에 있어서,
상기 디지털 코드의 생성은 MSB 1비트를 처리한 다음 나머지 LSB를 처리하는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 10 항에 있어서,
상기 복수의 FLASH ADC들은 첫 번째 단의 제 1 FLASH ADC, 두 번째 단의 제 2 FLASH ADC, 및 세 번째 단의 제 3 FLASH ADC로 구성되고,
상기 복수의 MDAC들은 상기 첫 번째 단의 제 1 MDAC와 상기 두 번째 단의 제 2 MDAC로 구성되는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 12 항에 있어서,
상기 제 1 FLASH ADC 및 상기 제 2 FLASH ADC는 각각 4비트씩을 결정하고, 상기 제 3 FLASH ADC는 6비트를 결정하는 것을 특징으로 하는 3단 파이프라인 구조를 갖는 파이프라인 구조의 ADC.
제 10 항에 있어서,
서로 중첩되지 않는 클록 Q1 및 Q2를 발생시키는 클록 발생기를 더 포함하고,
상기 제 N FLASH ADC는
제 1 Q2 동안 상기 ADC의 기준신호의 가운데 값에 해당하는 중간 신호를 샘플링하고,
제 1 Q1 동안 상기 중간 신호와 상기 제 N FLASH ADC로 입력되는 입력신호를 비교하여 상기 MSB에 대응하는 디지털 코드를 생성하고, 상기 제 N FLASH ADC로 입력되는 입력신호를 샘플링하며,
제 2 Q2 동안 상기 LSB를 결정하는데 사용되는 기준신호가 상기 MSB에 대응하는 디지털 코드에 따라 선택되고, 상기 제 N FLASH ADC로 입력되는 입력신호와 상기 LSB를 결정하는데 사용되는 기준신호를 비교하여 상기 LSB에 대응하는 디지털 코드를 생성하는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 12 항에 있어서,
상기 제 1 MDAC와 상기 제 2 MDAC는 2단 증폭기를 공유하고 상기 제 1 MDAC의 입력단과 상기 제 2 MDAC의 입력단을 별도로 갖는 것을 특징으로 하는 파이프라인 구조의 ADC.
제 12 항에 있어서,
제 1 클록 동안 상기 제 1 MDAC은 상기 제 1 MDAC에 입력되는 신호를 샘플링하여 저장하는 한편, 상기 제 2 MDAC는 출력 잔류 전압을 증폭하여 생성하고,
제 2 클록 동안 상기 제 1 MDAC는 출력 잔류 전압을 증폭하여 생성하는 한편, 상기 제 2 MDAC는 상기 제 1 MDAC의 출력 잔류 전압을 샘플링하여 저장하고,
상기 제 1 MDAC와 상기 제 2 MDAC가 공유하는 2단 증폭기의 입력단에 위상의 일부가 중첩되는 클록을 사용하는 스위치가 연결되고,
상기 제 1 클록과 상기 제 2 클록이 상기 위상의 일부가 중첩되는 클록인 것을 특징으로 하는 파이프라인 구조의 ADC.
제 16 항에 있어서,
상기 위상의 일부가 중첩되어 상기 제 1 클록과 상기 제 2 클록이 동시에 켜지는 시간 동안 상기 제 1 MDAC과 상기 제 2 MDAC이 공유하는 2단 증폭기의 입력단에 위치한 NMOS 입력 트랜지스터를 미리 켜는 것을 특징으로 하는 파이프라인 구조의 ADC.