KR102259493B1 - 파이프라인 구조의 sar adc 기반의 대역통과 델타 시그마 adc 및 이를 이용한 아날로그 신호의 디지털 변환 방법 - Google Patents

파이프라인 구조의 sar adc 기반의 대역통과 델타 시그마 adc 및 이를 이용한 아날로그 신호의 디지털 변환 방법 Download PDF

Info

Publication number
KR102259493B1
KR102259493B1 KR1020200081320A KR20200081320A KR102259493B1 KR 102259493 B1 KR102259493 B1 KR 102259493B1 KR 1020200081320 A KR1020200081320 A KR 1020200081320A KR 20200081320 A KR20200081320 A KR 20200081320A KR 102259493 B1 KR102259493 B1 KR 102259493B1
Authority
KR
South Korea
Prior art keywords
signal
residual
residual signal
conversion
adc
Prior art date
Application number
KR1020200081320A
Other languages
English (en)
Inventor
채형일
오세인
Original Assignee
건국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 건국대학교 산학협력단 filed Critical 건국대학교 산학협력단
Priority to KR1020200081320A priority Critical patent/KR102259493B1/ko
Application granted granted Critical
Publication of KR102259493B1 publication Critical patent/KR102259493B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
    • H03M3/48—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법이 개시되며, 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC는 입력된 아날로그 신호를 미리 설정된 주기마다 샘플링한 제1입력 신호를 기초로 MSB 변환을 수행하여 상기 아날로그 신호에 대응하는 상위 비트 디지털 신호 및 제1잔류 신호를 출력하는 제1양자화부, 상기 제1잔류 신호를 미리 설정된 단계 간 이득에 기초하여 증폭한 증폭 신호를 생성하는 증폭부, 상기 증폭 신호를 샘플링한 제2입력 신호를 기초로 LSB 변환을 수행하여 상기 아날로그 신호에 대응하는 하위 비트 디지털 신호 및 제2잔류 신호를 출력하는 제2양자화부 및 상기 제2잔류 신호가 상기 제1양자화부 및 상기 증폭부에 전달되도록 상기 제2잔류 신호를 저장하는 잔류 필터부를 포함할 수 있다.

Description

파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법{BANDPASS DELTA-SIGMA ADC USING PIPELINED SAR ADC AND METHOD FOR CONVERTING ANALOG SIGNAL TO DIGITAL SIGNAL USING THE SAME}
본원은 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법에 관한 것이다.
아날로그 디지털 변환기(Analog Digital Converter, ADC)는 연속적인 값을 표현하는 아날로그 형태로 구성된 신호를 이산적인 양의 값을 표현하는 디지털 형태의 신호(예를 들면, n개의 비트열)로 변환하여 주는 장치를 의미한다. 이러한 ADC의 종류에는 파이프라인 ADC(Pipelined ADC), 연속 근사 레지스터(Successive Approximation Register, SAR), 델타 시그마 ADC 등이 있다.
이 중 델타 시그마 ADC는 고해상도가 요구되고 신호 대역폭이 낮은 경우에 주로 사용되는 ADC로, 낮은 해상도를 가진 양자화기를 사용하여 양자화를 수행하되, 오버 샘플링 및 피드백 구조를 활용하여 낮은 해상도를 가지며, 높은 클락 주파수를 가진 신호의 평균값이 원하는 신호를 따라가도록 동작한다.
델타 시그마 ADC의 SNR(signal to noise ratio)을 높이기 위해서는 오버 샘플링 비율을 높이거나 양자화 전에 신호를 적분하는 필터의 차수를 증가시켜야 하나, 이는 소모 전력을 지나치게 증가시키거나 시스템을 불안정하게 할 수 있다.
디지털 회로기반의 SAR ADC의 경우 공정의 발달로 로직의 동작속도가 크게 향상되었을 뿐만 아니라, 사용 가능한 전원전압이 감소함에 따라 디지털 회로에서 소모하는 전력 역시 급격히 감소하는 등 공정의 발달에 따른 경쟁력이 향상되어 최근 연구가 활발히 진행되고 있으나, 증가하는 해상도 및 회로의 잡음 크기에 따라 성능이 제한될 수 있다.
이러한 단점을 극복하기 위해 파이프라인 구조를 기반으로 낮은 속도의 sub-ADC를 다수 병렬로 연결하는 구조를 통해 고속 ADC를 구현할 수 있지만, 오프셋, 이득, 샘플링 타이밍 등 채널 간의 각종 비선형 부정합 등에 의하여 전체 ADC의 성능이 저하될 수 있다. 따라서 10비트 이상의 높은 해상도를 얻기 위해서는 구성회로의 잡음뿐만 아니라 각종 채널 간 부정합 문제를 최소화할 필요가 있다. 이러한 채널 간 부정합 문제점들을 해결하기 위해서는 다양한 보정기법이 필수적이나 이는 추가적인 회로가 요구되어 전체 ADC의 복잡도를 높이는 한계가 있다.
이렇듯, 아날로그 디지털 변환기는 그 유형에 따라 고유의 장단점이 존재하나, 각각의 유형의 이점을 융합할 수 있도록 설계된 ADC는 개발된바 없다. 또한, 종래의 대역 통과 ADC는 파이프 라인 구조의 양자화기를 활용하여 해상도를 높이고, 비교적 넓은 대역폭과 높은 IF 주파수를 달성할 수 있었으나 주로 Multiplying DAC 및 Flash Quantizer를 사용하여 전력 소비가 과도하게 증가하는 단점이 있었고, 하드웨어의 복잡도가 높고, 이에 따라 설치 면적이 제한되어 통과 대역을 조절할 수 없다는 한계가 있었다.
본원의 배경이 되는 기술은 한국등록특허공보 제10-1287097호에 개시되어 있다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 파이프라인 구조의 SAR ADC 양자화기를 활용하여 대역 통과 노이즈 쉐이핑(Bandpass Noise Shaping) 기능을 구현하며 통과 대역의 조절이 가능한 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법을 제공하려는 것을 목적으로 한다.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC는 입력된 아날로그 신호를 미리 설정된 주기마다 샘플링한 제1입력 신호를 기초로 MSB 변환을 수행하여 상기 아날로그 신호에 대응하는 상위 비트 디지털 신호 및 제1잔류 신호를 출력하는 제1양자화부, 상기 제1잔류 신호를 미리 설정된 단계 간 이득에 기초하여 증폭한 증폭 신호를 생성하는 증폭부, 상기 증폭 신호를 샘플링한 제2입력 신호를 기초로 LSB 변환을 수행하여 상기 아날로그 신호에 대응하는 하위 비트 디지털 신호 및 제2잔류 신호를 출력하는 제2양자화부 및 상기 제2잔류 신호가 상기 제1양자화부 및 상기 증폭부에 전달되도록 상기 제2잔류 신호를 저장하는 잔류 필터부를 포함할 수 있다.
또한, 상기 증폭부는, 상기 제1잔류 신호와 상기 잔류 필터부에 기 저장된 상기 제2잔류 신호를 합산하여 상기 단계 간 이득에 기초하여 증폭할 수 있다.
또한, n번째 상기 제1입력 신호가 vin[n]이고, 상기 vin[n]에 대응하여 생성된 상기 제1잔류 신호가 qMSB[n]이고, 상기 vin[n]에 대응하여 생성된 상기 제2잔류 신호가 qLSB[n]이면, 상기 증폭부는, qMSB[n] 및 qLSB[n-1]를 합산하여 상기 단계 간 이득에 기초하여 증폭할 수 있다.
또한, 상기 제1양자화부는, 상기 제1입력 신호 및 상기 잔류 필터부에 기 저장된 상기 제2잔류 신호에 기초하여 상기 MSB 변환을 수행할 수 있다.
또한, n번째 상기 제1입력 신호가 vin[n]이고, 상기 vin[n]에 대응하여 생성된 상기 제1잔류 신호가 qMSB[n]이고, 상기 vin[n]에 대응하여 생성된 상기 제2잔류 신호가 qLSB[n]이면, 상기 제1양자화부는, 상기 vin[n] 및 qLSB[n-2]에 기초하여 상기 MSB 변환을 수행할 수 있다.
또한, 상기 vin[n] 및 상기 qLSB[n-2]의 두 주기의 클락 차이에 의해 상기 아날로그 신호가 소정의 통과 대역에 대응하는 디지털 신호로 변환되는 것일 수 있다.
또한, 상기 통과 대역은, 상기 증폭부와 연계된 파라미터에 기초하여 결정될 수 있다.
또한, 상기 제1양자화부는, 상기 아날로그 신호의 입력단과 연결되고, 상기 주기마다 상기 아날로그 신호가 입력되도록 구비되는 제1스위치 소자, 상기 아날로그 신호를 샘플링하고, 상기 MSB 변환 수행 후의 상기 제1잔류 신호가 저장되는 제1커패시터 소자열 및 상기 제1입력 신호에 기초한 상기 MSB 변환을 수행하여 상기 상위 비트 디지털 신호를 생성하는 제1비교기 소자를 포함하는 제1스테이지 SAR ADC로 구비될 수 있다.
또한, 상기 제2양자화부는, 상기 증폭부의 출력단과 연결되고, 상기 MSB 변환이 종료되면 상기 증폭 신호를 인가하도록 구비되는 제2스위치 소자, 상기 증폭 신호를 샘플링하고, 상기 LSB 변환 수행 후의 상기 제2잔류 신호가 저장되는 제2커패시터 소자열 및 상기 제2입력 신호에 기초한 상기 LSB 변환을 수행하여 상기 하위 비트 디지털 신호를 생성하는 제2비교기 소자를 포함하는 제2스테이지 SAR ADC로 구비되어 상기 파이프라인 구조를 이루는 것일 수 있다.
또한, 상기 잔류 필터부는, 상기 제2커패시터 소자열 및 상기 제1양자화부와 연계하여 배치되는 제1스테이지 필터부 및 상기 제2커패시터 소자열 및 상기 증폭부와 연계하여 배치되는 제2스테이지 필터부를 포함할 수 있다.
또한, 상기 제1스테이지 필터부 및 상기 제2스테이지 필터부는, 상기 제2잔류 신호가 저장되는 저장 소자, 상기 저장 소자에 기 저장된 상기 제2잔류 신호를 제거하는 리셋 소자 및 상기 제2잔류 신호를 상기 저장 소자에 공급하도록 온(On)되는 공급 스위치 소자를 포함할 수 있다.
또한, 상기 저장 소자, 상기 리셋 소자 및 상기 공급 스위치 소자는 상기 제1스테이지 필터부 및 상기 제2스테이지 필터부 각각에 대하여 개별적으로 구비될 수 있다.
또한, 상기 통과 대역은, 상기 제1스테이지 필터부 및 상기 제2스테이지 필터부의 상기 저장 소자와 연계된 파라미터에 기초하여 결정될 수 있다.
한편, 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC를 이용한 아날로그 신호의 디지털 변환 방법은, 입력된 아날로그 신호를 미리 설정된 주기마다 샘플링하여 제1입력 신호를 획득하는 단계, 상기 제1입력 신호를 기초로 상기 아날로그 신호에 대응하는 상위 비트 디지털 신호 및 제1잔류 신호가 출력되도록 MSB 변환을 수행하는 단계, 상기 제1잔류 신호를 미리 설정된 단계 간 이득에 기초하여 증폭하는 단계, 상기 증폭된 증폭 신호를 샘플링하여 제2입력 신호를 획득하는 단계, 상기 제2입력 신호를 기초로 상기 아날로그 신호에 대응하는 하위 비트 디지털 신호 및 제2잔류 신호가 출력되도록 LSB 변환을 수행하는 단계 및 상기 제2잔류 신호를 저장하는 단계를 포함할 수 있다.
또한, 상기 증폭하는 단계는, 상기 제1잔류 신호와 상기 미리 설정된 주기의 한 주기 이전에 인가된 아날로그 신호에 대응하여 생성되어 기 저장된 상기 제2잔류 신호를 합산하여 상기 단계 간 이득에 기초하여 증폭할 수 있다.
또한, 상기 MSB 변환을 수행하는 단계는, 상기 제1입력 신호 및 상기 미리 설정된 주기의 두 주기 이전에 인가된 아날로그 신호에 대응하여 생성되어 기 저장된 상기 제2잔류 신호에 기초하여 상기 MSB 변환을 수행할 수 있다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 파이프라인 구조의 SAR ADC 양자화기를 활용하여 대역 통과 노이즈 쉐이핑(Bandpass Noise Shaping) 기능을 구현하며 통과 대역의 조절이 가능한 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법을 제공할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 채널의 수와 OTA(Operational Transconductance Amplifier)의 수를 감소시켜 전력 효율성을 극대화할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 기저 대역으로의 하향 변환 없이도 중간 주파수에서 신호를 직접 처리할 수 있는 효과가 있다.
다만, 본원에서 얻을 수 있는 효과는 상기된 바와 같은 효과들로 한정되지 않으며, 또 다른 효과들이 존재할 수 있다.
도 1은 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC에 대한 개략적인 블록 다이어그램이다.
도 2는 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC의 개략적인 구성도이다.
도 3은 종래의 파이프라인 구조 SAR ADC와 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC의 동작을 비교하여 나타낸 개념도이다.
도 4a 및 도 4b는 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC에 대한 세부 회로도이다.
도 5는 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC와 연계된 타이밍도이다.
도 6은 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC와 연계된 일 실험예로서, 노이즈 쉐이핑 차수 및 양자화 비트 수에 따른 OSR과 SQNR의 상관 관계를 나타낸 그래프이다.
도 7은 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC와 연계된 일 실험예로서, 출력 전력의 스펙트럼 밀도에 대한 시뮬레이션 결과를 나타낸 그래프이다.
도 8은 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC를 이용한 아날로그 신호의 디지털 변환 방법에 대한 동작 흐름도이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결" 또는 "간접적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원은 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법에 관한 것이다.
도 1은 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC에 대한 개략적인 블록 다이어그램이고, 도 2는 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC의 개략적인 구성도이다.
도 1 및 도 2를 참조하면, 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC(100)(이하, '본 델타 시그마 ADC(100)'라 한다.)는 제1양자화부(110), 제2양자화부(120), 증폭부(130), 잔류 필터부(140) 및 교정부(150)를 포함할 수 있다.
제1양자화부(110)는, 입력된 아날로그 신호(1)를 미리 설정된 주기마다 샘플링한 제1입력 신호를 기초로 MSB 변환을 수행할 수 있다. 또한, 제1양자화부(110)는 아날로그 신호(1)에 대응하는 상위 비트 디지털 신호 및 제1잔류 신호를 출력할 수 있다.
본원의 실시예에 관한 설명에서 MSB 변환이란, 입력된 아날로그 신호(1)에 대한 출력 디지털 신호(2)에서의 상위 비트들(Most Significant Bits, MSBs)을 획득하기 위한 변환 프로세스를 의미할 수 있다.
또한, 도 1을 참조하면, 제1양자화부(110)는 SAR ADC로 구비될 수 있다(n1-bit SAR Quantizer). 또한, 제1양자화부(110)는 n1개 비트를 포함하는 상위 비트 디지털 신호를 출력하는 것일 수 있다. 예를 들어, n1은 5 또는 6일 수 있으나, 이에만 한정되는 것은 아니다.
본원의 일 실시예에 따르면, 제1양자화부(110)는 입력된 아날로그 신호(1)가 샘플링된 신호인 제1입력 신호 및 제2양자화부(120)의 LSB 변환 수행 결과 생성되어 잔류 필터부(140)에 기 저장된 제2잔류 신호에 기초하여 MSB 변환을 수행할 수 있다.
달리 말해, 본원의 일 실시예에 따르면, n번째 제1입력 신호(달리 말해, n번째 샘플링된 아날로그 신호)가 vin[n]일 때, vin[n]에 대응하여 생성된 제1잔류 신호를 qMSB[n]라 하고, vin[n]에 대응하여 생성된 제2잔류 신호를 qLSB[n]라 하면, 제1양자화부(110)는 vin[n] 및 qLSB[n-2]에 기초하여 MSB 변환을 수행하도록 동작할 수 있다.
이와 관련하여, 제1양자화부(110)의 MSB 변환에 활용되는 vin[n] 및 qLSB[n-2]의 두 주기의 클락 차이에 의해 입력된 아날로그 신호(1)가 소정의 통과 대역에 대응하는 디지털 신호(2)로 변환되는 것일 수 있다. 달리 말해, 제1양자화부(110)가 두 주기의 클락 차이를 가지고 인가되는 제2잔류 신호를 활용하여 MSB 변환을 수행함으로써 본 델타 시그마 ADC(100)가 2차 대역 통과(Bandpass) 특성을 갖는 것일 수 있다.
이 때, 통과 대역은 증폭부(130)와 연계된 파라미터에 의해 결정되는 것일 수 있다. 여기서, 증폭부(130)와 연계된 파라미터란 후술하는 증폭부(130)의 연산 트랜스컨덕턴스 증폭기(OTA)의 이득(gain) 값(도 1을 참조하면, g1 및 g2 중 적어도 하나)을 의미하는 것일 수 있다.
증폭부(130)는, 제1양자화부(110)의 MSB 변환 수행 결과 생성된 제1잔류 신호를 미리 설정된 단계 간 이득에 기초하여 증폭한 증폭 신호를 생성할 수 있다.
보다 구체적으로, 증폭부(130)는 제1양자화부(110)의 MSB 변환 수행 결과 생성된 제1잔류 신호와 제2양자화부(120)의 LSB 변환 수행 결과 생성되어 잔류 필터부(140)에 기 저장된 제2잔류 신호를 합산하여 단계 간 이득에 기초하여 증폭할 수 있다.
달리 말해, 본원의 일 실시예에 따르면, n번째 제1입력 신호(달리 말해, n번째 샘플링된 아날로그 신호)가 vin[n]일 때, vin[n]에 대응하여 생성된 제1잔류 신호를 qMSB[n]라 하고, vin[n]에 대응하여 생성된 제2잔류 신호를 qLSB[n]라 하면, 증폭부(130)는 qMSB[n] 및 qLSB[n-1]를 합산하여 단계 간 이득에 기초하여 증폭하도록 동작할 수 있다.
본원의 일 실시예에 따르면, 증폭부(130)는 제1잔류 신호 및 제2잔류 신호 각각을 입력으로 하는 연산 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier, OTA)를 포함할 수 있다.
제2양자화부(120)는, 증폭 신호를 샘플링한 제2입력 신호를 기초로 LSB 변환을 수행할 수 있다. 또한, 제2양자화부(120)는 입력된 아날로그 신호에 대응하는 하위 비트 디지털 신호 및 제2잔류 신호를 출력할 수 있다.
본원의 실시예에 관한 설명에서 LSB 변환이란, 입력된 아날로그 신호(1)에 대한 출력 디지털 신호(2)에서의 하위 비트들(Least Significant Bits, LSBs)을 획득하기 위한 변환 프로세스를 의미할 수 있다.
또한, 도 1을 참조하면, 제2양자화부(120)는 SAR ADC로 구비될 수 있다(n2-bit SAR Quantizer). 또한, 제2양자화부(120)는 n2개 비트를 포함하는 하위 비트 디지털 신호를 출력하는 것일 수 있다. 예를 들어, n2는 5 또는 6일 수 있으나, 이에만 한정되는 것은 아니다. 또한, 입력된 아날로그 신호(1)에 대응하는 본 델타 시그마 ADC(100)의 출력은 제1양자화부(110)에 의해 출력된 상위 비트 디지털 신호와 제2양자화부(120)에 의해 출력된 하위 비트 디지털 신호를 포함하는 디지털 신호(2)일 수 있다.
잔류 필터부(140)는, 제2양자화부(120)의 LSB 변환 결과 생성된 제2잔류 신호가 제1양자화부(110) 및 증폭부(130)에 전달되도록 소정의 구간 동안 생성된 제2잔류 신호를 저장할 수 있다.
교정부(150)는 제1양자화부(110) 및 제2양자화부(120)에 구비된 비교기 소자(113, 123)의 오프셋 및 잡음에 의해 발생 가능한 코드 오차를 교정하기 위한 디지털 보정 필터(digital correction filter)를 포함할 수 있다.
도 3은 종래의 파이프라인 구조 SAR ADC와 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC의 동작을 비교하여 나타낸 개념도이다.
도 3을 참조하면, 도 3의 (a)에 도시된 종래의 파이프라인 구조 SAR ADC에서는 제1스테이지에서 MSB 변환을 수행하고, MSB 변환에 대한 잔류 신호를 증폭하여 제2스테이지로 전달하고, 제1스테이지에서 다음 주기의 아날로그 신호에 대한 샘플링 및 MSB 변환을 수행하는 동안, 잔류 신호에 기반하여 LSB 변환을 수행할 수 있다. 그러나, 종래의 파이프라인 구조 SAR ADC에서는 LSB 변환 후의 잔류 신호(qLSB)는 폐기된다.
도 3의 (b)를 참조하면, 본원에서 개시하는 파이프라인 구조 SAR ADC는 LSB 변환 후의 잔류 신호(달리 말해, 제2잔류 신호)를 다음 파이프 라인 단계에 전달하는 구조를 통해 z-2 기반의 잔류 필터 특성을 구현하여 2차 대역 통과 노이즈 쉐이핑(second-order bandpass noise-shaping)을 달성할 수 있다.
달리 말해, 도 3의 (b)를 통해 이해될 수 있는 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC는 에러 피드백(EF) 구조를 포함하며, 본 델타 시그마(ADC)의 신호 전달 함수는 하기 식 1과 같이 표현될 수 있다.
[식 1]
Figure 112020068699420-pat00001
도 4a 및 도 4b는 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC에 대한 세부 회로도이다.
특히, 도 4b에 도시된 본 델타 시그마 ADC(100)는 sampling rate가 fs일 때, 중심 주파수를 fs/4로 하는 통과 대역을 기반으로 설계된 것일 수 있다. 반면, 도 4a에 도시된 본 델타 시그마 ADC(100)는 후술하는 증폭부(130)와 연계된 파라미터 및 잔류 필터부(140)의 저장 소자(CRES1, CRES2)와 연계된 파라미터 중 적어도 하나에 대한 조정을 통해 대역 통과 특성이 가변적으로 결정될 수 있다(Tunable Pass-band). 예를 들어, 도 4a에 도시된 본 델타 시그마 ADC(100)와 연계된 파라미터의 조정을 통해 통과 대역은 DC에서 fs/2 구간 범위 내에서 가변적으로 조정되는 것일 수 있다.
도 4a 및 도 4b를 참조하면, 제1양자화부(110)는 제1스위치 소자(111), 제1커패시터 소자열(112) 및 제1비교기 소자(113)를 포함할 수 있다. 또한, 도 4a 및 도 4b를 참조하면, 제2양자화부(120)는 제2스위치 소자(121), 제2커패시터 소자열(122) 및 제2비교기 소자(123)를 포함할 수 있다.
구체적으로, 본 델타 시그마 ADC(100)의 파이프라인 구조의 제1스테이지(STG 1)에 해당하는 제1양자화부(110)의 제1스위치 소자(111)는 아날로그 신호(1)의 입력단과 연결되고, 미리 설정된 주기마다 폐쇄되어 입력된 아날로그 신호(1)가 샘플링 되도록 구비될 수 있다. 또한, 제1커패시터 소자열(112)은 인가된 아날로그 신호(1)에 대한 샘플링을 수행할 수 있다. 달리 말해, 제1커패시터 소자열(112)에 의해 아날로그 신호(1)가 소정의 주기마다 샘플링되어 제1입력 신호가 생성될 수 있다. 또한, 제1커패시터 소자열(112)은 제1비교기 소자(113)에 의한 MSB 변환 수행 후의 제1잔류 신호를 저장할 수 있다. 또한, 제1비교기 소자(113)는 제1입력 신호에 기초한 MSB 변환을 수행하여 상위 비트 디지털 신호를 생성할 수 있다.
마찬가지로, 본 델타 시그마 ADC(100)의 파이프라인 구조의 제2스테이지(STG 2)에 해당하는 제2양자화부(120)의 제2스위치 소자(121)는 증폭부(130)의 출력단과 연결되고, 제1비교기 소자(113)에 의한 MSB 변환이 종료되면 폐쇄되어 증폭부(130)에 의해 출력된 증폭 신호가 제2커패시터 소자열(122)과 제2비교기 소자(123) 측으로 인가되도록 구비될 수 있다. 또한, 제2커패시터 소자열(122)은 인가된 증폭 신호에 대한 샘플링을 수행할 수 있다. 달리 말해, 제2커패시터 소자열(122)에 의해 증폭 신호가 샘플링되어 제2입력 신호가 생성될 수 있다. 또한, 제2커패시터 소자열(122)은 제2비교기 소자(123)에 의한 LSB 변환 수행 후의 제2잔류 신호를 저장할 수 있다. 또한, 제2비교기 소자(123)는 제2입력 신호에 기초한 LSB 변환을 수행하여 하위 비트 디지털 신호를 생성할 수 있다.
또한, 본원의 일 실시예에 따르면, 본 델타 시그마 ADC(100)에서의 두 스테이지를 포함하는 파이프라인 구조에서 제1양자화부(110)와 연계된 제1스테이지 및 제2양자화부(120)와 연계된 제2스테이지 각각은 비동기식으로 구현될 수 있다. 달리 말해, 제1양자화부(110) 및 제2양자화부(120) 각각은 비동기식 SAR 논리 구조(Async SAR Logic)를 보유할 수 있다.
또한, 도 4a를 참조하면, 잔류 필터부(140)는 제2커패시터 소자열(122) 및 제1양자화부(110)와 연계하여 배치되는 제1스테이지 필터부 및 제2커패시터 소자열(122) 및 증폭부(130)와 연계하여 배치되는 제2스테이지 필터부를 포함할 수 있다. 또한, 도 4a를 참조하면, 본원의 일 실시예에 따른 잔류 필터부(140)는 MOSFET 스위치 소자 및 커패시터 소자를 포함하고, 용량성 전하 공유에 의해 제2잔류 신호를 필요에 따라 저장하도록 동작할 수 있다.
구체적으로, 도 4a의 회로도를 참조하면, 잔류 필터부(140)의 하측부(도 4a의 CRES1 및 CRES1와 제2커패시터 소자열(122) 사이의 ΦRST, ΦCS2를 포함하는 회로 부분)는 제1스테이지 필터부이고, 잔류 필터부(140)의 상측부(도 4a의 CRES2 및 CRES2와 제2커패시터 소자열(122) 사이의 ΦRST, ΦCS2를 포함하는 회로 부분)는 제2스테이지 필터부일 수 있다.
이와 관련하여, 제1스테이지 필터부 및 제2스테이지 필터부는 제2잔류 신호가 저장되는 저장 소자(도 4a의 CRES1 및 CRES2)를 포함할 수 있다. 또한, 제1스테이지 필터부 및 제2스테이지 필터부는, 저장 소자에 기 저장된 제2잔류 신호(예를 들면, 이전 주기에 인가된 아날로그 신호(1)에 의해 생성된 제2잔류 신호)를 제거하는 리셋 소자(ΦRST)를 포함할 수 있다. 또한, 제1스테이지 필터부 및 제2스테이지 필터부는, 제2커패시터 소자열(122)에 LSB 변환 수행 후 저장된 제2잔류 신호를 저장 소자에 공급하도록 온(On)되는 공급 스위치 소자(ΦCS2)를 포함할 수 있다.
즉, 도 4a를 참조하면, 본원의 일 실시예에 따른 잔류 필터부(140)는 제1스테이지 필터부 및 제2스테이지 필터부 각각에 대하여 개별적으로 구비되는 저장 소자, 리셋 소자 및 공급 스위치 소자를 포함할 수 있다.
여기서, 본 델타 시그마 ADC(100)의 2차 대역 통과 특성과 연계된 통과 대역은 제1스테이지 필터부 및 제2스테이지 필터부의 저장 소자(CRES1 및 CRES2)와 연계된 파라미터에 기초하여 결정되는 것일 수 있다. 예시적으로, 저장 소자와 연계된 파라미터는 CRES1 및 CRES2 각각의 커패시턴스 값을 의미하는 것일 수 있으나, 이에만 한정되는 것은 아니다.
다른 예로, 도 4b를 참조하면, 잔류 필터부(140)의 제1스테이지 필터부 및 제2스테이지 필터부는 통합적으로 구비되는 저장 소자(CRES), 리셋 소자(ΦRST) 및 공급 스위치 소자(ΦCS2)를 포함할 수 있다.
도 5는 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC와 연계된 타이밍도이다. 도 5와 관련하여, 도면에는 도시하지 않았으나, 본 델타 시그마 ADC(100)은 도 5를 참조하여 이해될 수 있는 각 스테이지의 시계열적인 순차적 동작을 결정하기 위한 미리 설정된 샘플링 주기(또는 샘플링 주파수) 기반의 클락(Clock)을 생성하는 타이밍 회로(미도시)를 포함할 수 있다.
도 4a의 회로도 및 도 5의 타이밍도를 참조하여 본 델타 시그마 ADC(100)의 세부 동작을 시계열적으로 설명하면 다음과 같다.
제1스테이지(STG 1)에 해당하는 제1양자화부(110)에서의 MSB 변환으로부터 설명하면, vin[n]에 대한 MSB 변환(도 5의 ΦCONV1) 후, 제1커패시터 소자열(112, 도 4a의 CDAC1)에 남아 있는 제1잔류 신호(qMSB[n]) 및 제2스테이지(STG 2)에 해당하는 제2양자화부(120)에서 생성되어 잔류 필터부(140)의 제2스테이지 필터부의 저장 소자(CRES2)에 기 저장된 제2잔류 신호(qLSB[n-1])가 증폭부(130)에 의해 합산되어 단계 간 이득에 기초하여 증폭된다(도 5의 ΦAMP).
또한, 증폭부(130)에 의한 증폭 프로세스와 함께 제2스테이지(STG 2)의 제2양자화부(120)의 제2커패시터 소자열(122, 도 4a의 CDAC2)에서 증폭 신호가 샘플링 되어 제2입력 신호가 인가된다(도 5의 ΦS/H2).
다음으로, 제2양자화부(120)의 제2비교기 소자(123)는 vin[n]과 연계된 LSB 변환을 수행하며(도 5의 ΦCONV2), 이에 대응하여 제1스테이지(STG 1)의 제1양자화부(110)의 제1커패시터 소자열(112, 도 4a의 CDAC1)에서 다음 샘플링 주기에 해당하는 아날로그 신호(1)가 샘플링 되어 제1입력 신호(vin[n+1])가 인가된다(도 5의 ΦS/H1).
다음으로, LSB 변환 후에 제2커패시터 소자열(122, CDAC2)에 저장된 제2잔류 신호(qLSB[n])는 제2커패시터 소자열(122, CDAC2)과 잔류 필터부(140)의 저장 소자(CRES1 및 CRES2) 사이의 전하 공유를 통해 잔류 필터부(140)의 저장 소자(CRES1 및 CRES2)에 저장된다(도 5의 ΦCS2). 이 때, 저장 소자의 전압은 리셋 프로세스(도 5의 ΦRST)에 의해 전하 공유가 개시되기 전에 초기화 된다.
전술한 일련의 과정을 통해, 제1커패시터 소자열(112, CDAC1)에서 n+2번째 제1입력 신호(vin[n+2])가 샘플링되는 시점에도 n번째 제2잔류 신호(qLSB[n])가 잔류 필터부(140)의 제1스테이지 필터부 측 저장 소자(CRES1)에 저장된 상태를 유지할 수 있으며, 이에 따라 제1양자화부(110)는 CDAC1과 CRES1 사이의 전하 공유를 통해 MSB 변환이 개시되기 전에 두 클락 전에 인가된 아날로그 신호(1)에 대하여 생성되어 저장된 제2잔류 신호를 기초로 한 노이즈 쉐이핑(Noise Shaping)이 이루어질 수 있다.
종합하면, 본원에서 개시하는 본 델타 시그마 ADC(100)는 파이프라인 구조에 근본적으로 내재된 단계 간 지연(달리 말해, 제1스테이지와 제2스테이지 사이의 MSB 변환 및 LSB 변환이 수행되는 딜레이) 및 제2잔류 신호를 소정 시간 동안 저장한 후 인가하는 잔류 필터부(140)에 의한 지연에 의해 잔류 신호에 대한 피드백 경로 상에 추가적인 증폭기가 배치되지 않더라도 제2잔류 신호에 대한 Z-2 만큼의 딜레이가 획득될 수 있어, 본 델타 시그마 ADC(100)에 의하면 2차 대역 통과 특성이 자연스럽게 구현될 수 있다.
도 6은 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC와 연계된 일 실험예로서, 노이즈 쉐이핑 차수 및 양자화 비트 수에 따른 OSR과 SQNR의 상관 관계를 나타낸 그래프이다.
도 6을 참조하면, 종래의 대역 통과 델타 시그마 ADC가 주로 높은 샘플링 속도를 위해 저해상도의 양자화기(예를 들면, 도 6의 검은색 점선에 해당하는 3-bit quantizer 등)를 채택하였고, 저해상도의 양자화기를 활용하는 경우에도 통과 대역 내의 잡음(노이즈)은 노이즈 쉐이핑(Noise Shaping)에 의해 감쇠되지만, 통상적으로 전체 대역의 양자화 잡음은 증가하기 때문에, 통과 대역 외의 잡음(노이즈)이 크게 증가하여 최대 입력 전압을 제한하고 이에 따라 동적 범위(Dynamic Range, DR)가 감소하는 한계가 있었다. 또한, 종래의 저해상도 양자화기를 사용하는 대역 통과 ADC는 신호 대 잡음비 및 왜곡률의 개선을 위해 노이즈 쉐이핑 차수 및 오버 샘플링 비율(OSR)이 모두 높을 것이 요구되어, 루프 필터에 다수의 증폭기가 필요하여 전력 소비가 과도하게 증가하는 단점이 있었다.
반면, 본원에서 개시하는 본 델타 시그마 ADC(100)와 같이 고해상도(고분해능) 양자화기(도 6의 파란색 직선에 해당하는 10 비트 이상의 양자화기)를 사용하면, 전술한 DR 감소 문제 및 전력 소비 문제를 완화할 수 있다. 이와 관련하여, 도 6을 참조하면, 보다 고해상도의 양자화기를 사용할수록 더 낮은 차수의 노이즈 쉐이핑만으로도 충분한 SNDR 성능을 제공할 수 있으며, 낮은 오버 샘플링 비율(OSR) 만으로 충분히 넓은 대역폭을 제공할 수 있어 높은 해상도 및 우수한 전력 효율 특성을 확보할 수 있다.
도 7은 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC와 연계된 일 실험예로서, 출력 전력의 스펙트럼 밀도에 대한 시뮬레이션 결과를 나타낸 그래프이다.
도 7에 도시된 시뮬레이션은 65nm CMOS 공정을 기반으로 설계되되, 일부 성능에 미치는 영향이 낮은 디지털 로직은 행동 모델(behavioral model) 기반으로 설계하여 진행되었다. 세부적인 시뮬레이션에서의 회로는 제1커패시터 소자열(112, CDAC1)의 전체 커패시턴스는 1pF이고, 제2커패시터 소자열(122, CDAC2) 및 저장 소자(도 4b의 CRES)는 1/15pF이고, 클락 주파수는 1.5GHz(250 MS/s sampling rate)이고, 중심 주파수는 62.5MHz로 설정되었으며, 도 7을 참조하면, 입력 톤이 62.3 MHz이고, 대역폭이 16MHz인 경우, OSR 8을 달성하기 위해 85dB의 신호 대 잡음비가 나타났고, 이는 종래의 대역 통과 ADC에 비해 매우 낮은 값으로 평가될 수 있다. 또한, 도 7을 참조하면, 2차 대역 통과 노이즈 쉐이핑 특성이 잘 관찰되는 것을 확인할 수 있다.
이하에서는 상기에 자세히 설명된 내용을 기반으로, 본원의 동작 흐름을 간단히 살펴보기로 한다.
도 8은 본원의 일 실시예에 따른 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC를 이용한 아날로그 신호의 디지털 변환 방법에 대한 동작 흐름도이다.
도 8에 도시된 아날로그 신호의 디지털 변환 방법은 앞서 설명된 본 델타 시그마 ADC(100)에 의하여 수행될 수 있다. 따라서, 이하 생략된 내용이라고 하더라도 본 델타 시그마 ADC(100)에 대하여 설명된 내용은 아날로그 신호의 디지털 변환 방법에 대한 설명에도 동일하게 적용될 수 있다.
도 8을 참조하면, 단계 S11에서 제1양자화부(110)는 입력된 아날로그 신호(1)를 미리 설정된 주기마다 샘플링하여 제1입력 신호를 획득할 수 있다.
다음으로, 단계 S12에서 제1양자화부(110)는 획득된 제1입력 신호를 기초로 아날로그 신호(1)에 대응하는 상위 비트 디지털 신호 및 제1잔류 신호가 출력되도록 하는 MSB 변환을 수행할 수 있다.
본원의 일 실시예에 따르면, 단계 S12에서 제1양자화부(110)는 제1입력 신호 및 미리 설정된 주기의 두 주기 전에 인가된 아날로그 신호(1)에 대응하여 생성되어 잔류 필터부(140)에 기 저장된 제2잔류 신호에 기초하여 MSB 변환을 수행할 수 있다.
다음으로, 단계 S13에서 증폭부(130)는 제1잔류 신호를 미리 설정된 단계 간 이득에 기초하여 증폭할 수 있다.
본원의 일 실시예에 따르면, 단계 S13에서 증폭부(130)는 제1잔류 신호와 미리 설정된 주기의 한 주기 이전에 인가된 아날로그 신호(1)에 대응하여 생성되어 잔류 필터부(140)에 기 저장된 제2잔류 신호를 합산하여 단계 간 이득에 기초하여 증폭할 수 있다.
다음으로, 단계 S14에서 제2양자화부(120)는 단계 S13에서 증폭된 증폭 신호를 샘플링하여 제2입력 신호를 획득할 수 있다.
다음으로, 단계 S15에서 제2양자화부(120)는 획득된 제2입력 신호를 기초로 아날로그 신호(1)에 대응하는 하위 비트 디지털 신호 및 제2잔류 신호가 출력되도록 하는 LSB 변환을 수행할 수 있다.
다음으로, 단계 S16에서 잔류 필터부(140)는 제2잔류 신호를 저장할 수 있다.
상술한 설명에서, 단계 S11 내지 S16은 본원의 구현예에 따라서, 추가적인 단계들로 더 분할되거나, 더 적은 단계들로 조합될 수 있다. 또한, 일부 단계는 필요에 따라 생략될 수도 있고, 단계 간의 순서가 변경될 수도 있다.
본원의 일 실시 예에 따른 아날로그 신호의 디지털 변환 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
또한, 전술한 아날로그 신호의 디지털 변환 방법은 기록 매체에 저장되는 컴퓨터에 의해 실행되는 컴퓨터 프로그램 또는 애플리케이션의 형태로도 구현될 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
100: 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC
110: 제1양자화부
120: 제2양자화부
130: 증폭부
140: 잔류 필터부
150: 교정부
1: 아날로그 신호
2: 디지털 신호

Claims (12)

  1. 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC로서,
    입력된 아날로그 신호를 미리 설정된 주기마다 샘플링한 제1입력 신호를 기초로 MSB 변환을 수행하여 상기 아날로그 신호에 대응하는 상위 비트 디지털 신호 및 제1잔류 신호를 출력하는 제1양자화부;
    상기 제1잔류 신호를 미리 설정된 단계 간 이득에 기초하여 증폭한 증폭 신호를 생성하는 증폭부;
    상기 증폭 신호를 샘플링한 제2입력 신호를 기초로 LSB 변환을 수행하여 상기 아날로그 신호에 대응하는 하위 비트 디지털 신호 및 제2잔류 신호를 출력하는 제2양자화부; 및
    상기 제2잔류 신호가 상기 제1양자화부 및 상기 증폭부에 전달되도록 상기 제2잔류 신호를 저장하는 잔류 필터부,
    를 포함하는, 대역통과 델타 시그마 ADC.
  2. 제1항에 있어서,
    상기 증폭부는,
    상기 제1잔류 신호와 상기 잔류 필터부에 기 저장된 상기 제2잔류 신호를 합산하여 상기 단계 간 이득에 기초하여 증폭하는 것인, 대역통과 델타 시그마 ADC.
  3. 제2항에 있어서,
    n번째 상기 제1입력 신호가 vin[n]이고, 상기 vin[n]에 대응하여 생성된 상기 제1잔류 신호가 qMSB[n]이고, 상기 vin[n]에 대응하여 생성된 상기 제2잔류 신호가 qLSB[n]이면,
    상기 증폭부는,
    qMSB[n] 및 qLSB[n-1]를 합산하여 상기 단계 간 이득에 기초하여 증폭하는 것인, 대역통과 델타 시그마 ADC.
  4. 제2항에 있어서,
    상기 제1양자화부는,
    상기 제1입력 신호 및 상기 잔류 필터부에 기 저장된 상기 제2잔류 신호에 기초하여 상기 MSB 변환을 수행하는 것인, 대역통과 델타 시그마 ADC.
  5. 제4항에 있어서,
    n번째 상기 제1입력 신호가 vin[n]이고, 상기 vin[n]에 대응하여 생성된 상기 제1잔류 신호가 qMSB[n]이고, 상기 vin[n]에 대응하여 생성된 상기 제2잔류 신호가 qLSB[n]이면,
    상기 제1양자화부는,
    상기 vin[n] 및 qLSB[n-2]에 기초하여 상기 MSB 변환을 수행하는 것인, 대역통과 델타 시그마 ADC.
  6. 제5항에 있어서,
    상기 vin[n] 및 상기 qLSB[n-2]의 두 주기의 클락 차이에 의해 상기 아날로그 신호가 소정의 통과 대역에 대응하는 디지털 신호로 변환되되,
    상기 통과 대역은,
    상기 증폭부와 연계된 파라미터에 기초하여 결정되는 것을 특징으로 하는, 대역통과 델타 시그마 ADC.
  7. 제6항에 있어서,
    상기 제1양자화부는,
    상기 아날로그 신호의 입력단과 연결되고, 상기 주기마다 상기 아날로그 신호가 입력되도록 구비되는 제1스위치 소자;
    상기 아날로그 신호를 샘플링하고, 상기 MSB 변환 수행 후의 상기 제1잔류 신호가 저장되는 제1커패시터 소자열; 및
    상기 제1입력 신호에 기초한 상기 MSB 변환을 수행하여 상기 상위 비트 디지털 신호를 생성하는 제1비교기 소자,
    를 포함하는 제1스테이지 SAR ADC로 구비되고,
    상기 제2양자화부는,
    상기 증폭부의 출력단과 연결되고, 상기 MSB 변환이 종료되면 상기 증폭 신호를 인가하도록 구비되는 제2스위치 소자;
    상기 증폭 신호를 샘플링하고, 상기 LSB 변환 수행 후의 상기 제2잔류 신호가 저장되는 제2커패시터 소자열; 및
    상기 제2입력 신호에 기초한 상기 LSB 변환을 수행하여 상기 하위 비트 디지털 신호를 생성하는 제2비교기 소자,
    를 포함하는 제2스테이지 SAR ADC로 구비되어 상기 파이프라인 구조를 이루는 것을 특징으로 하는, 대역통과 델타 시그마 ADC.
  8. 제7항에 있어서,
    상기 잔류 필터부는,
    상기 제2커패시터 소자열 및 상기 제1양자화부와 연계하여 배치되는 제1스테이지 필터부; 및
    상기 제2커패시터 소자열 및 상기 증폭부와 연계하여 배치되는 제2스테이지 필터부,
    를 포함하고,
    상기 제1스테이지 필터부 및 상기 제2스테이지 필터부는,
    상기 제2잔류 신호가 저장되는 저장 소자;
    상기 저장 소자에 기 저장된 상기 제2잔류 신호를 제거하는 리셋 소자; 및
    상기 제2잔류 신호를 상기 저장 소자에 공급하도록 온(On)되는 공급 스위치 소자,
    를 포함하는 것인, 대역통과 델타 시그마 ADC.
  9. 제8항에 있어서,
    상기 저장 소자, 상기 리셋 소자 및 상기 공급 스위치 소자는 상기 제1스테이지 필터부 및 상기 제2스테이지 필터부 각각에 대하여 개별적으로 구비되는 것을 특징으로 하는, 대역통과 델타 시그마 ADC.
  10. 제9항에 있어서,
    상기 통과 대역은,
    상기 제1스테이지 필터부 및 상기 제2스테이지 필터부의 상기 저장 소자와 연계된 파라미터에 기초하여 결정되는 것을 특징으로 하는, 대역통과 델타 시그마 ADC.
  11. 파이프라인 구조의 SAR ADC 기반의 대역통과 델타 시그마 ADC를 이용한 아날로그 신호의 디지털 변환 방법으로서,
    입력된 아날로그 신호를 미리 설정된 주기마다 샘플링하여 제1입력 신호를 획득하는 단계;
    상기 제1입력 신호를 기초로 상기 아날로그 신호에 대응하는 상위 비트 디지털 신호 및 제1잔류 신호가 출력되도록 MSB 변환을 수행하는 단계;
    상기 제1잔류 신호를 미리 설정된 단계 간 이득에 기초하여 증폭하는 단계;
    상기 증폭된 증폭 신호를 샘플링하여 제2입력 신호를 획득하는 단계;
    상기 제2입력 신호를 기초로 상기 아날로그 신호에 대응하는 하위 비트 디지털 신호 및 제2잔류 신호가 출력되도록 LSB 변환을 수행하는 단계; 및
    상기 제2잔류 신호를 저장하는 단계,
    를 포함하는, 아날로그 신호의 디지털 변환 방법.
  12. 제11항에 있어서,
    상기 증폭하는 단계는,
    상기 제1잔류 신호와 상기 미리 설정된 주기의 한 주기 이전에 인가된 아날로그 신호에 대응하여 생성되어 기 저장된 상기 제2잔류 신호를 합산하여 상기 단계 간 이득에 기초하여 증폭하는 것이고,
    상기 MSB 변환을 수행하는 단계는,
    상기 제1입력 신호 및 상기 미리 설정된 주기의 두 주기 이전에 인가된 아날로그 신호에 대응하여 생성되어 기 저장된 상기 제2잔류 신호에 기초하여 상기 MSB 변환을 수행하는 것을 특징으로 하는, 아날로그 신호의 디지털 변환 방법.
KR1020200081320A 2020-07-02 2020-07-02 파이프라인 구조의 sar adc 기반의 대역통과 델타 시그마 adc 및 이를 이용한 아날로그 신호의 디지털 변환 방법 KR102259493B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200081320A KR102259493B1 (ko) 2020-07-02 2020-07-02 파이프라인 구조의 sar adc 기반의 대역통과 델타 시그마 adc 및 이를 이용한 아날로그 신호의 디지털 변환 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200081320A KR102259493B1 (ko) 2020-07-02 2020-07-02 파이프라인 구조의 sar adc 기반의 대역통과 델타 시그마 adc 및 이를 이용한 아날로그 신호의 디지털 변환 방법

Publications (1)

Publication Number Publication Date
KR102259493B1 true KR102259493B1 (ko) 2021-06-01

Family

ID=76375754

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200081320A KR102259493B1 (ko) 2020-07-02 2020-07-02 파이프라인 구조의 sar adc 기반의 대역통과 델타 시그마 adc 및 이를 이용한 아날로그 신호의 디지털 변환 방법

Country Status (1)

Country Link
KR (1) KR102259493B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080030635A1 (en) * 2006-08-07 2008-02-07 Kent State University Cholesteric liquid crystal light modulators
KR20110108562A (ko) * 2010-03-29 2011-10-06 서강대학교산학협력단 게이트 부트스트래핑 회로 및 서브 레인징 기법을 이용한 파이프라인 구조의 ａｄｃ
US20130002467A1 (en) * 2011-06-30 2013-01-03 Zhenning Wang Two-stage analog-to-digital converter using sar and tdc
US20160211858A1 (en) * 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid pipelined analog-to-digital converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080030635A1 (en) * 2006-08-07 2008-02-07 Kent State University Cholesteric liquid crystal light modulators
KR20110108562A (ko) * 2010-03-29 2011-10-06 서강대학교산학협력단 게이트 부트스트래핑 회로 및 서브 레인징 기법을 이용한 파이프라인 구조의 ａｄｃ
US20130002467A1 (en) * 2011-06-30 2013-01-03 Zhenning Wang Two-stage analog-to-digital converter using sar and tdc
US20160211858A1 (en) * 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid pipelined analog-to-digital converter

Similar Documents

Publication Publication Date Title
CN110492885B (zh) 一种无源噪声整形逐次逼近sar模数转换器
CN111327323B (zh) 无源噪声整形过采样逐次逼近模数转换器及控制方法
US7439889B2 (en) AD converter
US7446686B2 (en) Incremental delta-sigma data converters with improved stability over wide input voltage ranges
US20160020781A1 (en) Interleaved Delta-Sigma Modulator
US8947285B2 (en) ADC with noise-shaping SAR
US6924760B1 (en) Highly accurate switched capacitor DAC
JP6767715B2 (ja) Ａｄ変換器
US20210126648A1 (en) Sigma delta modulator, integrated circuit and method therefor
CN113055016A (zh) 模数转换装置及相关电子传感器
Wang et al. A hybrid continuous-time incremental and SAR two-step ADC with 90.5-dB DR over 1-MHz BW
Zheng et al. A short review of some analog-to-digital converters resolution enhancement methods
US9013342B2 (en) Low-power sigma-delta converter
US6741197B1 (en) Digital-to-analog converter (DAC) output stage
Chae et al. A 63 dB 16 mW 20 MHz BW double-sampled ΔΣs analog-to-digital converter with an embedded-adder quantizer
KR102259493B1 (ko) 파이프라인 구조의 sar adc 기반의 대역통과 델타 시그마 adc 및 이를 이용한 아날로그 신호의 디지털 변환 방법
Akbari et al. OTA-free MASH 2–2 noise shaping SAR ADC: System and design considerations
CN115801003A (zh) 一种多步模数转换器及其实现方法
Chen et al. Analysis and design of sigma-delta ADCs for automotive control systems
Javahernia et al. A CT ΔΣ modulator using 4-bit asynchronous SAR quantizer and MPDWA DEM
CN111371456B (zh) 全动态范围ns sar adc中的二阶失配误差整形技术
Weng et al. A 0.89-mW 1-MHz 62-dB SNDR continuous-time delta–sigma modulator with an asynchronous sequential quantizer and digital excess-loop-delay compensation
Garvi et al. A novel multi-bit sigma-delta modulator using an integrating SAR noise-shaped quantizer
KR102380254B1 (ko) 타임 인터리빙 기반의 대역 통과 sar adc 및 그의 부정합 교정 방법
Lozada et al. A 25kHz-BW 97.4 dB-SNDR 100.2 dB-DR 3 rd-Order SAR-Assisted CT DSM with 1–0 MASH and DNC

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant