KR102199016B1

KR102199016B1 - 샘플앤홀드 공유에 기반하는 2단 플래시 adc

Info

Publication number: KR102199016B1
Application number: KR1020190168877A
Authority: KR
Inventors: 류승탁; 오동렬
Original assignee: 한국과학기술원
Priority date: 2019-12-17
Filing date: 2019-12-17
Publication date: 2021-01-06

Abstract

샘플앤홀드(Sample and Hold) 공유에 기반하는 2단 플래시 ADC(Two-Step flash Analog-to-Digital Converter)를 개시한다.
본 실시예는, CADC(coarse ADC)와 FADC(fine ADC)가, Cap-DAC(Capacitive DAC)이 수행하는 샘플앤홀드(Sample and Hold)를 공유함으로써, 입력 임피던스 부정합(impedance mismatch)에 기인하는 오차를 개선하는 것이 가능한 2단 플래시 ADC(Analog-to-Digital Converter)를 제공한다.

Description

샘플앤홀드 공유에 기반하는 2단 플래시 ADC{Two-Step Flash ADC Based on Sharing Sample and Hold}

본 발명은 샘플앤홀드(Sample and Hold) 공유에 기반하는 2단 플래시 ADC(two-step flash Analog-to-Digital Converter)에 관한 것이다.

이하에 기술되는 내용은 단순히 본 발명과 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아니다.

플래시 ADC(flash Analog-to-Digital Converter)는 저항 스트링(resistor string, 또는 저항 사다리(resistor ladder)), 비교기(comparators) 및 인코더(encoder)를 기반으로 구현되는 ADC이다. 이하 ADC에 입력되는 아날로그 신호는 전압으로 가정하고, 입력 전압으로 표기한다. 또한 ADC의 분해능(resolution)에 해당하는 이진(binary) 형태의 출력 디지털 데이터는 출력 데이터로 표기한다.

플래시 ADC의 동작에 있어서, 저항 스트링이 기준 전압(reference voltage)을 제공하고, 기준 전압 및 입력 전압을 기반으로 비교기가 온도계 코드(thermometer code)를 생성하며, 인코더가 온도계 코드를 인코딩하여 출력 데이터를 생성한다. DAC(Digital-to-Analog Converter)를 이용하는 피드백(feedback) 경로를 포함하지 않으므로, 플래시 ADC는 구조가 간단하여, 고속 샘플링 레이트(sampling rate, 단위는 samples per second)를 구현할 수 있다. 그러나, N 비트 분해능(bit resolution)을 달성하기 위해 최소

개의 비교기가 요구되므로, 고분해능(high resolution)의 플래시 ADC를 구현하는 경우, 반도체 칩(chip)의 면적 증대라는 단점이 따른다.

2단(two-step) 플래시 ADC는 고속 샘플링 레이트를 낮추는 대신, 비트 분해능을 증가시키는 것이 가능한 ADC이다. 2단 플래시 ADC는 상위 ADC(higher ADC, CADC(coarse ADC)도 동일한 의미로 사용), 하위 ADC(lower ADC, FADC(fine ADC)도 동일한 의미로 사용) 및 DAC를 포함한다. 여기서 상위 ADC 및 하위 ADC는 모두 플래시 ADC이다. 2단 플래시 ADC의 분해능을 N 비트(이하 Nbit)로 가정할 경우, 상위 ADC는 상위 C 비트(이하 Cbit), 하위 ADC는 하위 F 비트(이하 Fbit)의 분해능을 보유한다. 여기서 N은 'C+F'보다 작거나 같게 설정된다.

2단 플래시 ADC에서는, 상위 ADC가 입력 전압을 상위 데이터로 변환하고, DAC는 상위 데이터를 상위 아날로그 전압으로 변환한다. 하위 ADC는 입력 아날로그 전압과 상위 아날로그 전압 간의 차이를 하위 데이터로 변환한다. 상위 데이터와 하위 데이터를 결합하여 2단 플래시 ADC의 최종 출력 데이터를 생성할 수 있다.

상위 ADC는 기존의 플래시 ADC의 구조 및 동작을 따르므로, 2단 플래시 ADC는 DAC 및 하위 ADC가 하위 데이터를 생성하는 서브레인징(subranging) 방법에 따라 구조 및 동작 특성이 변화될 수 있다.

종래의 기술로, 도 5 도시된 바와 같은 아날로그 서브레인징 방법에 기반하는 2단 플래시 ADC가 존재한다(비특허문헌 1 참조). 여기서 2단 플래시 ADC는 저항 스트링(R-string), 샘플앤홀드(Sample and Hold),

개의 CADC,

개의 FADC, 아나로그 MUX(multiplexer) 스위치 어레이(switch array) 등으로 구성된다.

아날로그 서브레인징 방법을 이용하는 경우, 입력 샘플앤홀드, CADC, MUX 및 FADC 단계 순으로 2단 플래시 ADC가 동작한다. 저항 스트링은

개의 동일한 저항으로 구성되어 상하 양단 전압

와

간을 균등 분할한다. 여기서 상하 양단 전압 간의 차이

이 2단 ADC가 커버(covering)할 수 있는 입력 전압의 범위이다.

저항 스트링은 상하 양단 전압 간을

개로 균등 분할하여,

개의 기준 전압

을 생성한다. 또한

개의 뱅크

을 생성하고, 각 뱅크는

개의 기준 전압을 생성한다.

2단 플래시 ADC가 하나의 출력 샘플을 생성하는 동안, 샘플앤홀드는 입력 전압

을 샘플링한 홀드 전압

를 생성하고 유지시킨다. 저항 스트링이 제공하는 기준 전압

을 이용하여 CADC는 홀드 전압을 상위 데이터로 변환하고, MUX 스위치에 대한 온오프 신호

을 생성한다.

MUX는 DAC의 역할을 수행하는데, 스위치에 대한 온오프 신호

의 조절에 따라 저항 스트링이 제공하는

개의 뱅크

중에서 상위 데이터에 대응되는 하나의 뱅크를 기준 전압

으로 결정하여 FADC에 제공한다. FADC는 홀드 전압

와 MUX가 제공한 기준 전압

간의 차이(residue)를 하위 데이터로 변환한다.

아날로그 서브레인징 방법을 이용하는 경우, MUX 내의 스위치 어레이는 입력 전압의 범위 전체를 감당할 수 있도록 설계되어야 하기 때문에, ADC의 동작 속도가 스위치의 저항값에 따른 DAC의 출력, 즉 MUX의 출력의 안정화 시간(settling time)에 의존하는 단점이 있다.

다른 종래의 기술로, 도 6에 도시된 바와 같은 디지털 서브레인징 방법에 기반하는 2단 플래시 ADC가 존재한다. 여기서 2단 플래시 ADC는 저항 스트링, 샘플앤홀드(Sample and Hold),

개의 CADC,

개의 FADC 뱅크 등으로 구성된다. 여기서 각 FADC 뱅크는

개의 FADC를 포함한다.

디지털 서브레인징 방법을 이용하는 경우, 입력 샘플앤홀드, CADC 및 FADC 단계 순으로 2단 플래시 ADC가 동작한다. 저항 스트링, 샘플앤홀드 및 CADC의 동작은 아날로그 서브레인징 방식에서와 동일하다. DAC가 존재하지 않으므로, 홀드 전압, CADC가 제공한

및 저항 스트링이 제공하는

개의 기준 전압 뱅크

을 이용하여 FADC는 하위 데이터를 생성한다.

개의 기준 전압 뱅크

각각은

개의 FAC 뱅크 측으로 각각 연결되고, CADC가 제공한

은

개의 FADC 뱅크 중 하나만을 활성화한다. 활성화된 뱅크 내의 FADC는 홀드 전압과 입력된

의 차이를 하위 데이터로 변환한다.

DAC가 제거되었으므로, 디지털 서브레인징 방법은 아날로그 서브레인징 방법보다 고속 동작이 가능하다.

디지털 서브레인징 방법에서는, FADC가

x

개의 비교기를 필요로 하기 때문에, 2단 플래시 ADC의 칩 면적 및 입력 캐패시턴스(capacitance)가 증가된다. 또한 입력 캐패시턴스가 증가하면, 입력 신호의 대역폭 측면에서 광대역폭(wide bandwidth)의 입력 처리에 제약이 되고, 캘리브레이션(calibration) 측면에서도 부담이 된다.

또다른 종래의 기술로, 도 7에 도시된 바와 같이 Cap-DAC(Capacitive DAC)을 이용하는 2단 플래시 ADC가 존재한다(비특허문헌 2 참조). 도 7의 (a)는 2단 플래시 ADC에 대한 구성도이고, 도 7의 (b)는 대칭 구조인 Cap-DAC의 상단에 대한 구성도이다. 여기서 2단 플래시 ADC는 저항 스트링, 샘플앤홀드(Sample and Hold), CADC, FADC, Cap-DAC 등으로 구성된다.

도 7은 4 비트 CADC 및 3 비트 FADC를 포함하는 6 비트 2단 플래시 ADC를 도시하고 있다. CADC에서 추가로 생성하는 한 비트는 설계 시 여유(margin)를 확보하거나, 디지털 인코딩 과정에 도움을 주기 위해 이용될 수 있다.

Cap-DAC을 이용하는 방법을 이용하는 경우, 입력 샘플앤홀드, CADC, Cap-DAC 및 FADC 단계 순으로 2단 플래시 ADC가 동작한다. 저항 스트링, 샘플앤홀드 및 CADC의 동작은 아날로그 서브레인징 방식에서와 동일하다.

Cap-DAC은 캐패시터를 포함하고 있으므로, FADC를 위한 샘플앤홀드를 수행할 수 있다. 따라서, 입력 샘플앤홀드 단계에서 Cap-DAC은 캐패시터를 이용하여 입력 전압에 대한 샘플앤홀드를 수행한다. 병렬로 연결된 캐패시터의 개수는 CADC의 상위 데이터의 개수와 동일하다. 캐패시터의 한 쪽에 양단 기준 전압

및

중의 하나를 연결함으로써, Cap-DAC은 DAC(Digital-to-Analog Conversion) 전압을 생성할 수 있다. 캐패시터에 입력 전압이 충전된 상태이므로, Cap-DAC은 입력 전압과 DAC 전압 간의 차이인 잔차 전압을 캐패시터에 생성 및 샘플앤홀드한다.

FADC는 Cap-DAC의 출력을 하위 데이터로 변환한다. 도 7의 도시에서, FADC 용으로 생성된 기준 전압(

및

)을 이용하여, FADC는 기준 전압 내장(reference embedded) 형태로 구현된 것이다.

Cap-DAC을 이용하는 방법은 아날로그 서브레인징 방법보다 전력소모 감소 및 안정화 시간 단축 측면에서 장점이 존재하고, 디지털 서브레인징 방법보다 캘리브레이션 부담 및 입력 커패시턴스 감소 측면에서 장점이 존재한다.

그러나, CADC를 위한 별도의 샘플앤홀드를 사용해야 하기 때문에 CADC와 FADC 간의 대역폭 부정합(bandwidth mismatch) 및 입력 커패시턴스가 증가라는 단점이 존재하므로, 입력 신호의 대역폭 측면에서 광대역폭의 입력 처리에 제약이 될 수 있다. 또한 CADC에서 발생할 수 있는 입력 킥백 잡음(kickback noise)은, FADC의 샘플링된 입력 전압과 무관하게 발생하므로, CADC와 FADC의 샘플링된 입력 전압 간에 오차가 존재할 수 있다.

따라서, Cap-DAC을 이용하는 2단 플래시 ADC가 보이는 장점을 유지하면서도, CADC와 FADC가 샘플앤홀드를 공유하는 방법을 필요로 한다.

비특허문헌 1: K. Ohhata, et al., "1-GHz, 17.5-mW, 8-bit Subranging ADC Using Offset-Cancelling Charge-Steering Amplifier," in Proc. IEEE Asian Solid-State Circuits Conf. (ASSCC), 2012, pp. 149-152. 비특허문헌 2: H. Lee, et al., "A 6-bit subranging ADC with single CDAC interpolation," IEEE ICEDSC, Jun. 2013. 비특허문헌 3: H. Chen, et al., "3GHz ERBW 1.1GS/s 8b Two-Step SAR ADC with Recursive-Weight DAC," in Symp. VLSI Circuits Dig. Tech. Papers, 2018, pp. 97-98. 비특허문헌 4: C.-H. Chan, et al., "Two-Way Interleaved 7-b 2.4-GS/s 1-Then-2bCycle SAR ADC With Background Offset Calibration," IEEE J. Solid-State Circuits, vol. 53, no. 3, pp. 850-860, Mar. 2018.

본 개시는, CADC(coarse ADC)와 FADC(fine ADC)가, Cap-DAC(Capacitive DAC)이 수행하는 샘플앤홀드(Sample and Hold)를 공유함으로써, 입력 임피던스 부정합(impedance mismatch)에 기인하는 오차를 개선하는 것이 가능한 2단 플래시 ADC(Analog-to-Digital Converter)를 제공하는 데 주된 목적이 있다.

본 발명의 실시예에 따르면, 기준전압(reference voltage)를 제공하는 저항 스트링; 상기 기준전압 및 샘플앤홀드(Sample and Hold)된 입력전압을 기반으로 상위 데이터를 생성하는 CADC(Coarse Analog-to-Digital Converter); 상기 입력전압을 샘플앤홀드(Sample and Hold)하여 상기 CADC에게 제공하고, 상기 상위 데이터 및 상기 입력전압을 기반으로 잔차전압(residue voltage)을 생성 및 샘플앤홀드하는 Cap-DAC(Capacitive Digital-to-Analog Converter); 상기 샘플앤홀드된 잔차전압을 이용하여 하위 데이터를 생성하는 FADC(Fine ADC); 및 상기 상위 데이터 및 상기 하위 데이터를 인코딩하여 출력 데이터를 생성하는 디지털 인코더를 포함하는 것을 특징으로 하는 2단 플래시(two-stage flash) ADC를 제공한다.

본 발명의 다른 실시예에 따르면, 2단 플래시 ADC(two-stage flash Analog-to-Digital Converter)의 2단 플래시 ADC 방법에 있어서, Cap-DAC(Capacitive Digital-to-Analog Converter)이 입력전압을 샘플앤홀드(Sample and Hold)하는 과정; 기준전압 및 상기 샘플앤홀드된 입력전압을 기반으로, CADC(Coarse ADC)가 상위 데이터를 생성하는 과정; 상기 상위 데이터 및 상기 샘플앤홀드된 입력전압을 기반으로 Cap-DAC이 잔차전압(residue voltage)을 생성 및 샘플앤홀드하는 과정; 상기 샘플앤홀드된 잔차전압을 이용하여 FADC(Fine ADC)가 하위 데이터를 생성하는 과정; 및 디지털 인코더가 상기 상위 데이터 및 상기 하위 데이터를 인코딩하여 출력 데이터를 생성하는 과정을 포함하는 것을 특징으로 하는 2단 플래시 ADC 방법을 제공한다.

이상에서 설명한 바와 같이 본 실시예에 따르면, CADC(coarse ADC)와 FADC(fine ADC)가, Cap-DAC(Capacitive DAC)이 수행하는 샘플앤홀드(Sample and Hold)를 공유하는 것이 가능한 2단 플래시 ADC를 제공함으로써, CADC와 FADC 간의 대역폭 부정합(bandwidth mismatch)이 감소되어 광대역폭(wide bandwidth)의 입력 처리가 가능해지는 효과가 있다.

또한 본 실시예에 따르면, CADC와 FADC가 샘플앤홀드를 공유하는 것이 가능한 2단 플래시 ADC를 제공함으로써, CADC와 FADC 간의 부조화의 원인이 되는 입력 킥백 잡음(kickback noise) 및 클럭 피드쓰루(clock feedthrough)와 같은 임피던스 부정합에 따른 오차의 감소가 가능해지는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 2단 플래시 ADC에 대한 구성도이다.
도 2는 본 발명의 일 실시예에 따른 Cap-DAC의 샘플앤홀드 방식에 대한 예시도이다.
도 3은 본 발명의 일 실시예에 따른 FADC에 대한 구성도이다.
도 4는 본 발명이 일 실시예에 따른 2단 플래시 ADC에 대한 클럭 및 순서도이다.
도 5는 아날로그 서브레인징에 기반하는 종래의 2단 플래시 ADC에 대한 구성도이다.
도 6은 디지털 서브레인징에 기반하는 종래의 2단 플래시 ADC에 대한 구성도이다.
도 7은 Cap-DAC을 이용하는 종래의 2단 플래시 ADC에 대한 구성도이다.

이하, 본 발명의 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 실시예들을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 실시예들의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

또한, 본 실시예들의 구성요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 실시형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.

본 실시예는 샘플앤홀드(Sample and Hold) 공유에 기반하는 2단 플래시 ADC(two-step flash Analog-to-Digital Converter)에 대한 구조 및 동작을 개시한다. 보다 자세하게는, CADC(coarse ADC)와 FADC(fine ADC)가, Cap-DAC(Capacitive DAC)이 수행하는 샘플앤홀드(Sample and Hold)를 공유함으로써, 입력 임피던스 부정합(impedance mismatch)에 기인하는 오차를 개선하는 것이 가능한 2단 플래시 ADC(Analog-to-Digital Converter)를 제공한다.

이하 본 실시예에 따른 2단 플래시 ADC의 각 구성요소를 기술함에 있어서 차동 모드(differential mode) 및 싱글 엔드 모드(single-ended mode)를 혼용하는 것으로 가정한다. 이는 통상의 알려진 방법을 이용하여 차동 모드와 싱글 엔드 모드 간은 상호 변환이 가능하기 때문이다.

2단 플래시 ADC에 입력되는 아날로그 신호는 전압으로 가정하고, 입력 전압으로 표기한다. 또한 ADC의 분해능(resolution)에 해당하는 이진(binary) 형태의 출력 디지털 데이터는 출력 데이터로 표기한다.

2단 플래시 ADC의 분해능을 N 비트(이하 Nbit)로 가정할 경우, CADC는 상위 C 비트(이하 Cbit), FADC는 하위 F 비트(이하 Fbit)의 분해능을 보유한다. 여기서 N은 'C+F'보다 작거나 같게 설정된다. 따라서, CADC 및 FADC 각각은

개로 구성된 상위 데이터 및

개로 구성된 하위 데이터를 생성한다. 여기서 상위 데이터 및 하위 데이터는 모두 온도계 코드(thermometer code)이다.

한편, N이 'C+F'보다 작게 설정된다면, 이는 설계 과정에서 여유(margin)를 확보하거나, 디지털 인코딩 과정에 도움을 주기 위함이다.

도 1은 본 발명의 일 실시예에 따른 2단 플래시 ADC에 대한 구성도이다.

본 발명의 실시예에 있어서, 2단 플래시 ADC는(100)는 아날로그 신호인 입력 전압을 디지털 데이터로 변환한다. 2단 플래시 ADC는(100)는 저항 스트링(110, resistor string), CADC(120, Coarse ADC), Cap-DAC(130, Capacitive DAC), FADC(140, Fine ADC) 및 디지털 인코더(150)의 전부 또는 일부를 포함한다.

도 1의 도시는 본 실시예에 따른 예시적인 구성이며, 동작 모드, CADC, Cap-DAC, FADC의 구조 및 동작 형태에 따라 다른 구성요소 또는 구성요소 간의 다른 연결을 포함하는 구현이 가능하다.

본 실시예에 따른 저항 스트링(110)은 기준 전압을 제공한다. 저항 스트링은 저항 스트링은

개의 동일한 저항으로 구성되어 상하 양단 전압

과

간을 균등 분할한다. 여기서 상하 양단 전압 간의 차이

이 2단 플래시 ADC(100)가 커버(cover)할 수 있는 입력 전압의 범위이다.

저항 스트링은 상하 양단 전압 간을

개로 균등 분할하여,

개의 기준 전압

을 생성한다. 본 실시예에 따른 저항 스트링(110)은 기준 전압을 단지 CADC(120) 측에 제공하는데, 이는 FADC(140)가 기준 전압이 내장된(reference embedded) 방식으로 구현되기 때문이다.

본 발명의 다른 실시예에 있어서, 저항 스트링(110)은

개의 저항 중 하나에 걸리는 양단 전압을

개로 균등 분할하여,

개의 기준 전압을 생성할 수 있다. 또한 저항 스트링(110)은

개의 기준 전압을 FADC(140) 측에 제공할 수 있다. 하나의 저항 양단 전압만을 분할해도 되는 이유는 FDAC(140)가 잔차 전압(residue voltage)을 입력으로 사용하기 때문이다.

본 실시예에 따른 CADC(120)는 기준 전압을 기반으로, 입력 전압에 대한 상위 데이터를 생성한다. 저항 스트링(110)이 제공한 기준 전압

을 기반으로, Cap-DAC(130)이 입력 전압

을 샘플앤홀드(Sampling and Hold)한

을 이용하여 CADC(120)는 상위 데이터

을 생성한다. 여기서 상위 데이터는 온도계 코드이다. Cap-DAC(130)이 입력 전압을 샘플앤홀드하는 과정은 추후에 설명하기로 한다.

CADC(120)는

개의 비교기(comparators)를 이용하여

개로 구성된 온도계 코드인 상위 데이터

을 생성할 수 있다. CADC(120)는 상위 데이터를 디지털 인코더(150) 및 Cap-DAC(130)에 제공한다.

본 실시예에 따른 Cap-DAC(130)은 입력 전압을 샘플앤홀드하여 CADC(120)에게 제공하고, 상위 데이터 및 입력 전압을 기반으로 잔차 전압(residue voltage)을 생성 및 샘플앤홀드한다. 즉, CADC(120)와 FADC(140)는 Cap-DAC(130)의 샘플앤홀드 기능을 공유한다. Cap-DAC(130)은 캐패시터(131, capacitors)로 구성된 어레이 및 스위치 셀(132, switch cells)로 구성된 어레이를 포함하되, 캐패시터(131)와 스위치 셀(132)의 각각의 개수는 최소

개이다.

개를 초과하는 캐패시터(131)와 스위치 셀(132)은 캘리브레이션(calibration) 및 오차 보상(error compensation) 용도로 사용될 수 있다.

캐패시터(131)의 상부(top)는 FADC(140)에 연결되고, 하부(bottom)는 스위치 셀(132) 및 CADC(120)에 연결된다. 스위치 셀(132)은 동작 모드에 따라, 입력 전압 또는 상하 양단 전압 중의 하나를 캐패시터(131)의 하부에 인가할 수 있다.

이하 도 2를 이용하여 Cap-DAC(130)의 동작을 설명한다.

도 2는 본 발명의 일 실시예에 따른 Cap-DAC의 샘플앤홀드 방식에 대한 예시도이다. 도 2의 (a)는 CADC(120)에 대한 Cap-DAC(130)의 샘플앤홀드 방식에 대한 예시도이고, 도 2의 (b)는 FADC(140)에 대한 Cap-DAC(130)의 샘플앤홀드 방식에 대한 예시도이다.

도 2의 (a)에 예시된 바와 같이 Cap-DAC(130)은 입력 전압

을 샘플앤홀드하여

을 생성한 후, CADC(120)에 제공한다. 캐패시터(131)의 상부는 그라운드(ground)로 연결되고, 스위치 셀(132)의 동작에 따라 하부에는 입력 전압이 인가된다. 따라서, 입력 전압이 샘플앤홀드된 결과는 캐패시터(131)의 하부로부터 CADC(120)로 연결된다.

도 2의 (b)에 예시된 바와 같이 Cap-DAC(130)은 잔차 전압(residue voltage)을 샘플앤홀드하여

을 생성한 후, FADC(140)에 제공한다. CADC(120)가 생성한 상위 데이터를 기반으로, 스위치 셀(132)이 양단 기준 전압

또는

을 캐패시터(131)의 하부에 인가함으로써, Cap-DAC(130)은 DAC(Digital-to-Analog Conversion) 전압을 생성할 수 있다. 입력 전압이 캐패시터(131)에 충전된 상태이므로, 캐패시터(131)의 상부에는 입력 전압과 DAC 전압 간의 차이인 잔차 전압이 생성된다. 최종적으로 Cap-DAC(130)은 잔차 전압을 샘플앤홀드한

를 FADC(140)에게 제공한다.

전술한 바와 같이, Cap-DAC(140)의 샘플앤홀드 기능을 공유함에 있어서, CDAC(120)와 FADC(140)의 입력이 캐패시터(131)의 하부 및 상부로 서로 분리된 채로 연결된다. 따라서, CDAC(120)와 FADC(140) 간의 이득 및 기준 부정합(gain and reference mismatches)의 제거가 가능해지는 효과가 있다.

본 실시예에 따른 FADC(140)는 잔차 전압을 이용하여 입력 전압에 대한 하위 데이터를 생성한다.

이하 도 3의 구성도를 이용하여 FADC(140)의 구성 및 동작을 설명한다.

도 3은 본 발명의 일 실시예에 따른 FADC에 대한 구성도이다. 도 3의 (a)는 FADC(140)에 대한 구성도로서, FADC(140)는 VTC(301, Voltage Time Converter), TDI 어레이(302, time-Domain Interpolator array) 및 SR 래치 어레이(303, Set-Reset latch array)를 포함한다. 도 3의 (b)는 VTC에 대한 트랜지스터 레벨(transistor-level)의 구성도이다. 도 3의 (c)는 VTC의 출력에 대한 타이밍도(timing chart)를 나타낸다.

FADC(140)는 샘플앤홀드된 잔차 전압을 캐패시터(131)의 상부로부터 획득한다. 본 실시예에 따른 FADC(140)는 기준 전압이 내장된(reference embedded) 방식으로 구현되므로 기준 전압이 제공될 필요가 없다. 도 3의 (a)에 도시된 바와 같이 잔차 전압이 샘플앤홀드된

의 양단 전압

및

이 FADC(140)의 입력으로 이용된다. 도 3의 (a) 및 (b)에 도시된 바와 같이, VTC 내부에 포함된 트랜지스터의 크기 비율(M5:M6)을 조절하여, 각 VTC에 대한 차별적인 내장 기준 전압을 생성할 수 있다. 도 3의 (a)에 본 실시예에 따른 각 VTC의 'M5:M6'가 표기되어 있다.

기준 전압이 내장된 FADC(140)를 이용함으로써, 외부로부터 제공되는 기준 전압의 처리를 위한 내부 소자의 삭제가 가능하게 되고, 따라서 입력 캐패시턴스가 감소되는 효과가 있다.

FADC(140)도 플래시 방식으로 동작하므로, 요구되는 VTC의 개수는

이다. 그러나 본 실시예에서는 TDI 어레이(302) 및 SR 래치 어레이(303)가 실행하는 8x 시간영역 보간(8x time-domain interpolation)을 이용하여, VTC 개수를 감소시킬 수 있다. 예컨대, FADC(40)의 분해능 F가 5인 경우, VTC의 개수가 31에서 5로 감소되기 때문에, FADC(140)의 입력 캐패시턴스도 5/31로 감소하는 효과가 있다

내장 기준 전압 및

간의 차이를 기반으로, 도 3의 (c)에 도시된 바와 같이, VTC는 시간 차가 존재하는 출력

및

을 생성할 수 있다. 시간 차 출력을 기반으로 TDI 어레이(302) 및 SR 래치 어레이(303)는 FADC(140)의 최종 출력인 하위 데이터를 생성한다. 여기서 하위 데이터는 온도계 코드이다.

본 발명의 다른 실시예에 있어서, 저항 스트링(110)은 기준 전압을 생성하여 기준 전압을 내장하지 않는 FADC(140) 측에 제공할 수 있다. 저항 스트링(110)이 제공한 기준 전압 및

간의 차이를 기반으로, FADC(140)는 하위 데이터를 생성할 수 있다.

본 실시예에 따른 디지털 인코더(150)는 상위 데이터 및 하위 데이터를 인코딩하여 출력 디지털 데이터를 생성한다. 상위 및 하위 데이터는 모두 온도계 코드이므로, 디지털 인코더(150)는 이진 형태로 압축하여 2단 플래시 ADC(100)의 분해능에 해당하는 N 비트의 출력 데이터를 생성할 수 있다.

2단 플래시 ADC(100)의 분해능 N이 'C+F'보다 작게 설정된 경우, 출력 데이터를 생성할 때, 디지털 인코더(150)는 상위 데이터 또는 하위 데이터에 포함된 여유(redundancy) 데이터를 이용할 수 있다.

도 4는 본 발명이 일 실시예에 따른 2단 플래시 ADC에 대한 클럭 및 순서도이다. 이하 도 1 및 도 4를 참조하여, 2단 플래시 ADC의 동작 단계를 설명한다.

2단 플래시 ADC(100)의 Cap-DAC(130)은 입력 전압을 샘플앤홀드(Sample and Hold)한다(S401). 도 1에 도시된 바와 같이 스위치 셀(132) 내에서 클럭(clock)

는 입력 전압을 Cap-DAC(130)의 구성요소인 캐패시터(131)의 하부에 인가하고, 클럭

은 캐패시터(131)의 상부를 공통 전압

으로 연결한다.

기준 전압 및 샘플앤홀드된 입력 전압을 기반으로, CADC(120)는 입력 전압에 대한 상위 데이터를 생성한다(S402). 도 1에 도시된 바와 같이 클럭

이 캐패시터(131)의 상부를 공통 전압으로 연결한 채로, 클럭

는 CADC(120)을 동작시킨다. CADC(120)는 샘플앤홀드된 입력 전압을 캐패시터(131)의 하부로부터 입력받고, 기준 전압을 저항 스트링(110)으로부터 입력받는다.

상위 데이터 및 샘플앤홀드된 입력 전압을 기반으로 Cap-DAC(130)이 잔차 전압(residue voltage)을 생성 및 샘플앤홀드한다(S403). 도 1에 도시된 바와 같이 캐패시터(131)의 상부는 FADC(140) 측으로 연결되고, 스위치 셀(132) 내에서 클럭

및 상위 데이터가 앤드(and) 형태로 결합된 신호는 기준 전압의 양단 중의 하나를 캐패시터(131)의 하부에 인가한다. 캐패시터(131)에 입력 전압이 충전된 상태이므로, Cap-DAC(130)은 입력 전압과 DAC(Digital-to-Analog Conversion) 전압 간의 차이인 잔차 전압을 캐패시터(131)의 상부에 생성 및 샘플앤홀드한다.

잔차 전압을 이용하여 FADC(140)은 입력 전압에 대한 하위 데이터를 생성한다(S404). 도 1에 도시된 바와 같이 클럭

는 FADC(140)를 동작시킨다. FADC(140)는 샘플앤홀드된 잔차 전압을 캐패시터(131)의 상부로부터 입력받는다.

디지털 인코더(150)는 상위 데이터 및 하위 데이터를 인코딩하여 출력 데이터를 생성한다(단계 미도시).

본 실시예에 따른 2단 플래시 ADC는(100)는 스테이트 머신(state machine)을 포함할 수 있다. 스테이트 머신을 기반으로 2단 플래시 ADC는(100)는 도 4에 도시된 바와 같은 클럭 및 순서도의 흐름을 순환적으로 생성할 수 있다. 따라서, 전원 및 기준 클럭(reference clock)이 공급되는 동안, 스테이트 머신의 순환적인 동작에 기반하여, 2단 플래시 ADC는(100)는 아날로그 신호인 입력 전압을 디지털 데이터로 변환할 수 있다.

본 실시예에 따른 2단 플래시 ADC는(100)는 반도체 소자(semiconductor elements)에 기반하는 집적 회로(integrated circuit) 형태로 설계될 수 있다. 2단 플래시 ADC는(100)에 대한 집적 회로는 반도체 생산, 즉 패브리케이션(fabrication) 및 패키징(packaging) 과정을 기반으로 반도체 칩(chip)의 형태로 구현될 수 있다. 여기서 반도체 칩은 본 실시예에 따른 2단 플래시 ADC를 포함하는 단일 칩이거나, 2단 플래시를 라이브러리(library), 즉 구성요소로 포함하는 복합 칩일 수 있다.

본 실시예에 따른 2단 플래시 ADC는(100)는 캘리브레이션 회로(calibration circuit) 및 보상 회로(compensation circuit)를 포함할 수 있다. 캘리브레이션 회로 및 보상 회로를 이용하여 반도체 칩에 포함된 집적 회로의 동작 및 성능에 대한 오차(error)가 측정 및 보상될 수 있다.

이하 본 실시예에 따른 2단 플래시 ADC(100)의 성능에 대한 실험예를 설명한다. 성능 비교를 위하여, 표 1의 좌측 열에 나타낸 항목들을 비교하였다. 여기서 ERBW(Effective Resolution Bandwidth)는 출력 데이터의 SNDR(Signal-to-Noise-Distortion Ratio)이 유지되는 입력 신호의 BW를 의미하며, 입력 캐피시탄스

에 의존할 수 있다.

비교 대상은 아날로그 서브레인징 방법을 이용하는 2단 플래시 ADC(비특허문헌 1 참조), ERBW가 넓은 것으로 알려진 2단 SAR(Successive Approximated Register) ADC(비특허문헌 3 참조) 및 TI(Time-Interleaved) 2-ch(channel) 방식의 SAR ADC(비특허문헌 4 참조) 등이다. 여기서 TI 2-ch 방식은 2 개의 ADC를 이용하여, 출력 데이터를 교대로 생성하는 방식이다.

본 실시예는 기준 전압 내장 및 TDI를 이용하는 FADC(140)을 이용하고, 추가적으로, TI 2-ch 방식으로 2단 플래시 ADC(100)를 구현하였다. 2단 플래시 ADC(100)는 2.5 비트 CADC(120) 및 5 비트 FADC(14)을 포함하고, 최종적인 분해능은 7 비트이다. 6 개의 비교기를 포함하여, CADC(120)는 상위 데이터를 생성한다. 또한, 기준 전압 내장 형태의 5 개의 VTC 및 8x TDI를 이용하여 FADC(140)는 하위 데이터를 생성한다.

비교 대상 및 본 실시예에 따른 모든 ADC는 반도체 칩으로 제작된 후, 성능이 측정되었으며, 표 1에 측정된 성능이 나타나 있다.

두 채널 간의 타이밍 스큐(timing skew)가 보정되지 않은 상태에서, 본 실시예에 따른 2단 플래시 ADC로부터 측정된 ERBW는 4.8 GHZ로서 비교 대상보다 높은 값을 보였다. 한편, 2-ch 간의 타이밍 스큐가 보정되는 경우, 7.0 GHz로서 더 탁월한 ERBW 성능을 보였다. 또한 본 실시예에 따른 2단 플래시 ADC의 입력 캐피시턴스 값은 24 pF으로서 비교 대상 중 가장 작은 값을 보였다.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 2단 플래시 ADC 110: 저항 스트링
120: CADC 130: Cap-DAC
131: 캐패시터 140: FADC
150: 디지털 인코더

Claims

기준전압(reference voltage)를 제공하는 저항 스트링;
상기 기준전압 및 샘플앤홀드(Sample and Hold)된 입력전압을 기반으로 상위 데이터를 생성하는 CADC(Coarse Analog-to-Digital Converter);
상기 입력전압을 샘플앤홀드(Sample and Hold)하여 상기 CADC에게 제공하고, 상기 상위 데이터 및 상기 입력전압을 기반으로 잔차전압(residue voltage)을 생성 및 샘플앤홀드하는 Cap-DAC(Capacitive Digital-to-Analog Converter);
상기 샘플앤홀드된 잔차전압을 이용하여 하위 데이터를 생성하는 FADC(Fine ADC); 및
상기 상위 데이터 및 상기 하위 데이터를 인코딩하여 출력 데이터를 생성하는 디지털 인코더
를 포함하는 것을 특징으로 하는 2단 플래시(two-stage flash) ADC.
제1항에 있어서,
상기 CADC는 C 비트(bit)의 분해능(resolution)을 보유한 플래시 ADC이고, 상기 FADC는 F 비트의 분해능을 보유한 플래시 ADC이며, 상기 출력 데이터는 최대 상기 C 비트와 F 비트의 합에 해당하는 분해능을 보유하는 것을 특징으로 하는 2단 플래시 ADC.
제1항에 있어서,
상기 Cap-DAC은,
상기 입력전압 또는 상기 잔차전압을 샘플앤홀드하는 복수의 캐패시터(capacitors)로 구성된 캐패시터 어레이; 및
상기 기준전압 또는 상기 입력전압을 상기 캐패시터 측으로 인가하는, 상기 복수의 캐패시터와 동수의 스위치 셀(switch cells)로 구성된 스위치 셀 어레이
를 포함하는 것을 특징으로 하는 2단 플래시 ADC.
제3항에 있어서,
상기 복수의 캐패시터 각각의 상부(top)는 서로 연결된 채로 상기 FADC 측으로 연결되고, 상기 복수의 캐패시터의 하부(bottom) 각각은 서로 분리된 채로 상기 스위치 셀 및 상기 CADC 측으로 연결되는 것을 특징으로 하는 2단 플래시 ADC.
제3항에 있어서,
상기 Cap-DAC이 상기 캐패시터에 샘플앤홀드한 입력 전압을, 상기 CADC가 상기 캐패시터의 하부로부터 입력받는 것을 특징으로 하는 2단 플래시 ADC.
제3항에 있어서,
상기 상위 데이터를 기반으로 상기 스위치 셀이 상기 기준전압을 상기 캐패시터의 하부 측에 인가함으로써, 상기 Cap-DAC이 상기 상위 데이터에 대한 DAC(Digital-to-Analog Conversion)를 실행하는 것을 특징으로 하는 2단 플래시 ADC.
제3항에 있어서,
상기 Cap-DAC이 상기 상위 데이터에 대한 DAC(Digital-to-Analog Conversion)를 실행하여, 상기 캐패시터에 저장된 입력전압을 충전 또는 방전(charging or discharging)함으로써, 상기 캐패시터에 상기 잔차전압을 샘플앤홀드하는 것을 특징으로 하는 2단 플래시 ADC.
제3항에 있어서,
상기 FADC는, 상기 샘플앤홀드된 잔차전압을 상기 캐패시터의 상부로부터 입력받는 것을 특징으로 하는 2단 플래시 ADC.
제3항에 있어서,
상기 스위치 셀은,
상기 기준전압 또는 상기 입력전압을 상기 캐패시터 측으로 인가하는 복수의 스위치를 포함하여, 상기 입력전압을 상기 캐패시터 측으로 인가하는 스위치는 상기 입력전압의 샘플링 클럭에 의하여 조절되고, 상기 기준전압을 상기 캐패시터 측으로 인가하는 스위치는 상기 상위 데이터에 의하여 조절되는 것을 특징으로 하는 2단 플래시 ADC.
2단 플래시 ADC(two-stage flash Analog-to-Digital Converter)의 2단 플래시 ADC 방법에 있어서,
Cap-DAC(Capacitive Digital-to-Analog Converter)이 입력전압을 샘플앤홀드(Sample and Hold)하는 과정;
기준전압 및 상기 샘플앤홀드된 입력전압을 기반으로, CADC(Coarse ADC)가 상위 데이터를 생성하는 과정;
상기 상위 데이터 및 상기 샘플앤홀드된 입력전압을 기반으로 Cap-DAC이 잔차전압(residue voltage)을 생성 및 샘플앤홀드하는 과정;
상기 샘플앤홀드된 잔차전압을 이용하여 FADC(Fine ADC)가 하위 데이터를 생성하는 과정; 및
디지털 인코더가 상기 상위 데이터 및 상기 하위 데이터를 인코딩하여 출력 데이터를 생성하는 과정
을 포함하는 것을 특징으로 하는 2단 플래시 ADC 방법.
제10항에 있어서,
상기 CADC 및 상기 FADC 각각은 플래시 ADC 방식을 이용하여 상기 상위 데이터 및 상기 하위 데이터를 생성하는 것을 특징으로 하는 2단 플래시 ADC 방법.