JPH0575462A - 並列型ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】 【構成】 エンコーダ33への入力回路となるコンパレー
タ列32と、エンコーダからの出力信号を保持するラッチ
回路34と、エンコーダ入力前の入力信号のデータとエン
コーダ出力後の出力信号のデータを比較判定する判別回
路11と、入力回路とラッチ回路に送られるクロックのタ
イミングを調整するタイミング調整回路37と、判別回路
の判定結果によりタイミング調整回路を制御する制御回
路12とを有する。 【効果】 判別回路において、エンコーダへの信号の入
力値とエンコーダからの信号の出力値を比較判定し、両
者の値が一致するまで制御回路によってタイミング調整
回路を制御することにより、クロックのタイミングを製
品ができ上がった後に調整することができ、これによっ
て、タイミングエラーによる不良品を減らしプロセス歩
留りを大幅に向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体電子回路の並列
型Ａ／Ｄ変換装置に関するものである。

【０００２】

【従来の技術】従来の並列型Ａ／Ｄ変換装置の一例とし
て、図４に示すような構成図のものが知られている。図
４において、基準電圧発生回路31と、コンパレータ列32
と、マトリックス型エンコーダ33と、ラッチ回路34と、
グレイバイナリ変換回路35と、出力バッファ36と、タイ
ミング調整回路37が縦列接続されており、コンパレータ
列32にはアナログ入力端子38とクロック入力端子39とが
接続され、ラッチ回路34にはタイミング調整回路37を介
してクロック入力端子39が接続されている。

【０００３】このように構成された並列型Ａ／Ｄ変換装
置において、まず基準電圧発生回路31の基準電圧とアナ
ログ入力端子38から入力される入力電圧とをコンパレー
タ列32で比較をした後に、コンパレータ列32から入力さ
れる信号をマトリックス型エンコーダ33でグレイコード
にコーディングし、一旦ラッチ回路34でラッチした後、
グレイバイナリ変換回路35でバイナリコードに直してか
ら出力バッファ36を介して出力する。

【０００４】尚、マトリックス型エンコーダ33のコーデ
ィングエラーを軽減するために、グレイコードを用いる
のが一般的であるが、マトリックス型エンコーダ33で直
接バイナリコードにコーディングして出力する場合もあ
る。また、並列型Ａ／Ｄ変換装置に関しては、一般によ
く知られた技術であるので、回路動作の詳しい説明は省
略する。

【０００５】そして、クロックのタイミング調整回路37
は、低速動作のＡ／Ｄ変換装置では不必要であるが、動
作速度が数百ＭＨｚに達するような超高速Ａ／Ｄ変換装
置では、一般にマトリックス型エンコーダ33の処理速度
が他の回路に比べて遅いため、マトリックス型エンコー
ダから出力するデータラッチのタイミングを、コンパレ
ータ列32の変換タイミングに対して適当に調整する必要
があり、タイミング調整回路37が設計のポイントの一つ
となっている。

【０００６】このタイミング調整回路37は、一般には、
インバータを数段接続してクロックの遅延路にすること
で実現される場合が多い。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
並列型Ａ／Ｄ変換装置において、変換速度が高速になる
ほど、データおよびクロックの遅延を正確に見積ること
は非常に困難となる。つまり、エンコーダのコーディン
グ方法や、レイアウト上の問題により、データのビット
線毎に遅延量が変わり、すべてのビット線のデータを安
定にラッチできるよう設計の段階で、タイミングマージ
ンを十分とることが難しい。このため、高速のＡ／Ｄ変
換装置においては、タイミングエラーによる製品不良が
よく起こるという課題を有していた。

【０００８】本発明はかかる点に鑑み、各回路のクロッ
クのタイミングを製品ができ上がった後に調整すること
ができ、タイミングエラーによる不良品を減らすことの
できるＡ／Ｄ変換装置を提供することを目的とするもの
である。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、全並列型もしくは部分的に並列型の回路
構成を持つＡ／Ｄ変換装置であって、エンコーダへの入
力回路と、エンコーダからの出力信号を保持するラッチ
回路と、エンコーダ入力前の入力信号のデータとエンコ
ーダ出力後の出力信号のデータを比較判定する判別回路
と、入力回路とラッチ回路に送られるクロックのタイミ
ングを調整するタイミング調整回路と、判別回路の判定
結果によりタイミング調整回路を制御する制御回路とを
有する構成としたものである。

【００１０】また、クロックに同期して試験用入力電圧
を発生する試験用入力電圧発生回路と、エンコーダへの
入力回路と試験用入力電圧発生回路を接続するアナログ
スイッチとを有する構成としたものである。

【００１１】

【作用】上記構成により、Ａ／Ｄ変換装置のタイミング
調整を行なうために、入力回路からエンコーダに試験用
信号を入力する。この入力信号は、Ａ／Ｄ変換装置の変
換クロックに同期して変化し、エンコーダの出力ビット
線の全てが同時に１レベルから０レベル、または０レベ
ルから１レベルへ変化するものである。

【００１２】そして、この入力信号の値が１レベルであ
るか０レベルであるかを判別回路に取り込んでおき、そ
の入力信号がＡ／Ｄ変換されてラッチ回路から出力され
たときに、その全ビット線の出力値と前に取り込んでお
いた入力信号の値とを比較判定する。

【００１３】このとき、どれか１つでもエラーがあれ
ば、判別回路が制御回路へエラー信号を送り、エラー信
号を受け取った制御回路はタイミング調整回路を制御し
てクロックのタイミングを調整した後に再度上述の動作
をおこない、入力信号の値とラッチ回路の全ビット線の
出力値が等しくなるまで上記動作を繰り返す。このよう
にして、クロックのタイミング調整回路を最適のタイミ
ングとなるまで調整する。

【００１４】そして、試験用入力電圧を発生させる試験
用入力電圧発生回路とアナログスイッチを設けた場合に
は、試験時に入力回路と試験用入力電圧発生回路とをア
ナログスイッチで接続し、試験用入力電圧発生回路から
入力回路を介して入力信号をエンコーダに入力すること
によって、試験者の手間を省くことができる。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１において、31〜39は図３のものと同じ機能を
有するので、同一番号を付してその詳細な説明を省略す
る。判別回路11はコンパレータ列32からマトリックス型
のエンコーダ33への信号の入力値とエンコーダ33からラ
ッチ回路34への信号の出力を比較するものであり、制御
回路12は判別回路11の判定結果から、クロックのタイミ
ング調整回路37を制御するものである。

【００１６】ここで、タイミング調整回路37の一実施例
を図２に示す。図２において、クロックの遅延路をイン
バータ41を縦列接続することで構成し、各インバータ41
の出力タップからマルチプレクサ42へ入力する。そし
て、マルチプレクサ42は、制御回路12によってどの出力
タップから取り込むかを選択し、ラッチ回路34へと出力
する。

【００１７】以上のように構成されたＡ／Ｄ変換装置に
ついて、以下その動作を説明する。まず、本実施例のＡ
／Ｄ変換装置のタイミング調整を行なうために、アナロ
グ入力端子38に試験用信号を入力する。この入力信号
は、本Ａ／Ｄ変換装置の変換クロックに同期して変化
し、エンコーダ33の出力ビット線の全てが同時に１レベ
ルから０レベル、または０レベルから１レベルへ変化す
るような入力信号であり、具体的には、高レベルが本Ａ
／Ｄ変換装置の入力フルスケールレンジの最大電圧以
上、低レベルが同じく入力フルスケールレンジの最小電
圧以下であるような電圧振幅であるとする。

【００１８】そして、この入力信号の値が、高レベルで
あるか低レベルであるかを、１の値もしくは０の値であ
るとして判別回路11に取り込んでおき、その入力信号が
Ａ／Ｄ変換されてラッチ回路34から出力されたときに、
その全ビット線の出力値と前に取り込んでおいた入力信
号の値とを比較判定する。

【００１９】このとき、どれか１つでもエラーがあれ
ば、判別回路11は制御回路12へエラー信号を送る。エラ
ー信号を受け取った制御回路12は、タイミング調整回路
37を制御してクロックのタイミングを調整し、また同じ
試験を繰り返し、入力信号の値とラッチ回路34の全ビッ
ト線の出力値が等しくなるまで、この試験を繰り返す。

【００２０】このようにして、クロックのタイミング調
整回路を最適のタイミングとなるよう調整することによ
り、クロックのタイミングミスによる不良を減少させる
ことができる。なお、本Ａ／Ｄ変換装置の実動作時に
は、試験時と区別してタイミング調整を行なわないよう
指示を与える必要がある。本実施例における最大有効試
験回数は、図２におけるインバータ41の段数＋１回と等
しくなるので、Ａ／Ｄ変換装置内部にカウンタを用意し
ておき、システムの電源投入時から、最大有効試験回数
のクロックのカウント数だけを試験時として、それ以上
を実動作時とするような指示を前期カウンタから与える
ことで、外部からの指示を自動化することも可能であ
る。

【００２１】図３は本発明の他の実施例を示すものであ
り、図３において11〜12、31〜39は図１のものと同じ機
能を有するので、同一番号を付してその詳細な説明を省
略する。試験用入力電圧発生回路21は、図１の実施例に
おける試験用入力電圧を発生させるものであり、試験時
には試験用入力電圧発生回路21とアナログ入力端子38を
アナログスイッチ22で接続し、Ａ／Ｄ変換の実動作時に
は切り離す回路構成となっている。

【００２２】クロックのタイミング調整方法は、図１の
実施例と同じであるが、本実施例のように試験用入力電
圧発生回路21を内蔵することにより、試験時にユーザが
外部から入力信号を入力させる手間が省ける。また、図
１の実施例でも述べたように、Ａ／Ｄ変換装置内部にカ
ウンタを用意しておき、システムの電源投入時から、最
大有効試験回数のクロックのカウント数だけを試験時と
して、それ以上を実動作時とするような指示を前記カウ
ンタから与えることでクロックのタイミング調整をＡ／
Ｄ変換装置内部で完全に自動化することができる。

【００２３】このように、図１および図３に示す実施例
によれば、Ａ／Ｄ変換装置内部の所定のブロックのクロ
ックのタイミングを製品ができ上がった後に自動的もし
くは半自動的に調整することができ、これによって、タ
イミングエラーによる不良品を減らしプロセス歩留りを
大幅に向上することができる。

【００２４】

【発明の効果】以上述べたように本発明によれば、判別
回路において、エンコーダへの信号の入力値とエンコー
ダからの信号の出力値を比較判定し、両者の値が一致す
るまで制御回路によってタイミング調整回路を制御する
ことにより、クロックのタイミングを製品ができ上がっ
た後に調整することができ、これによって、タイミング
エラーによる不良品を減らしプロセス歩留りを大幅に向
上することができる。

【図面の簡単な説明】

【図１】本発明の一実施例における並列型Ａ／Ｄ変換装
置のブロック図である。

【図２】同実施例におけるタイミング調整回路のブロッ
ク図である。

【図３】本発明の他の実施例における並列型Ａ／Ｄ変換
装置のブロック図である。

【図４】従来の並列型Ａ／Ｄ変換装置のブロック図であ
る。

【符号の説明】

11 判別回路 12 制御回路 21 試験用入力電圧発生回路 22 アナログスイッチ 41 インバータ 42 マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 全並列型もしくは部分的に並列型の回路
   構成を持つＡ／Ｄ変換装置であって、エンコーダへの入
   力回路と、エンコーダからの出力信号を保持するラッチ
   回路と、エンコーダ入力前の入力信号のデータとエンコ
   ーダ出力後の出力信号のデータを比較判定する判別回路
   と、入力回路とラッチ回路に送られるクロックのタイミ
   ングを調整するタイミング調整回路と、判別回路の判定
   結果によりタイミング調整回路を制御する制御回路とを
   有することを特徴とする並列型Ａ／Ｄ変換装置。
2. 【請求項２】 請求項１記載のＡ／Ｄ変換装置におい
   て、クロックに同期して試験用入力電圧を発生する試験
   用入力電圧発生回路と、エンコーダへの入力回路と試験
   用入力電圧発生回路を接続するアナログスイッチとを有
   することを特徴とする並列型Ａ／Ｄ変換装置。