JPH04360418A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JPH04360418A JPH04360418A JP3136422A JP13642291A JPH04360418A JP H04360418 A JPH04360418 A JP H04360418A JP 3136422 A JP3136422 A JP 3136422A JP 13642291 A JP13642291 A JP 13642291A JP H04360418 A JPH04360418 A JP H04360418A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000005259 measurement Methods 0.000 abstract description 37
- 238000007689 inspection Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 239000002131 composite material Substances 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデジタル・アナログ変換
器に関し、特に直線性評価回路を内蔵するデジタル・ア
ナログ変換器に関する。
器に関し、特に直線性評価回路を内蔵するデジタル・ア
ナログ変換器に関する。
【０００２】
【従来の技術】従来、かかるデジタル・アナログ変換器
は、入力側のデジタル部と出力側のアナログ部とを備え
、直線性測定などに用いられている。
は、入力側のデジタル部と出力側のアナログ部とを備え
、直線性測定などに用いられている。
【０００３】図６は従来の一例を説明するためのデジタ
ル・アナログ変換器を用いた直線性測定システム図であ
る。図６に示すように、従来のデジタル・アナログ変換
器１Ａの直線性測定システムにおいては、入力側のデジ
タル値の設定に外部のデジタル信号発生源３３を用いて
いる。また、最近は信号処理回路のシステム化やＬＳＩ
の１チップ化に伴い、デジタル・アナログ変換器１Ａも
１つの構成要素としてシステムＬＳＩや信号処理ＬＳＩ
に内蔵されることがしばしば生じている。このようなデ
シタル・アナログ変換器１Ａを内蔵した複合構成ＬＳＩ
の評価又は選別においては、デジタル部よりもアナログ
部の精度が重視されている。すなわち、アナログ部の精
度により複合構成ＬＳＩ全体の良否をある程度決定して
しまう場合がある。ここでは、デジタル信号発生源３３
からのデジタルデータ入力と、クロック信号発生器３０
からのクロックをデジタル・アナログ変換器１Ａに入力
し、変換されたアナログ出力ＯＵＴをデジタル・ボルト
メータ等のアナログ出力電圧測定器３５で測定する。こ
の結果、コントローラ３４を制御してデジタル信号発生
源３３を制御する。従って、アナログ回路を含み且つデ
ジタル部とアナログ部の結合点の役割りをなすデジタル
・アナログ変換器１Ａは、複合構成ＬＳＩの構成要素と
して内蔵された場合、このＬＳＩの評価および選別に重
要な部分となる。
ル・アナログ変換器を用いた直線性測定システム図であ
る。図６に示すように、従来のデジタル・アナログ変換
器１Ａの直線性測定システムにおいては、入力側のデジ
タル値の設定に外部のデジタル信号発生源３３を用いて
いる。また、最近は信号処理回路のシステム化やＬＳＩ
の１チップ化に伴い、デジタル・アナログ変換器１Ａも
１つの構成要素としてシステムＬＳＩや信号処理ＬＳＩ
に内蔵されることがしばしば生じている。このようなデ
シタル・アナログ変換器１Ａを内蔵した複合構成ＬＳＩ
の評価又は選別においては、デジタル部よりもアナログ
部の精度が重視されている。すなわち、アナログ部の精
度により複合構成ＬＳＩ全体の良否をある程度決定して
しまう場合がある。ここでは、デジタル信号発生源３３
からのデジタルデータ入力と、クロック信号発生器３０
からのクロックをデジタル・アナログ変換器１Ａに入力
し、変換されたアナログ出力ＯＵＴをデジタル・ボルト
メータ等のアナログ出力電圧測定器３５で測定する。こ
の結果、コントローラ３４を制御してデジタル信号発生
源３３を制御する。従って、アナログ回路を含み且つデ
ジタル部とアナログ部の結合点の役割りをなすデジタル
・アナログ変換器１Ａは、複合構成ＬＳＩの構成要素と
して内蔵された場合、このＬＳＩの評価および選別に重
要な部分となる。
【０００４】一方、デジタル・アナログ変換器１Ａの最
も基本的な評価はその直線性評価であり、デジタル・ア
ナログ変換器１Ａを内蔵した複合構成ＬＳＩにおいて、
デジタル・アナログ変換器１Ａの直線性評価のみのため
にもかかわらず、不要な外部入力ピンを設けなければな
らない。さらに、デジタルデータがシリアル入力となっ
ているものに関しては、デジタル信号源３３のパラレル
出力をシリアルモードに変換しなければならない場合も
あり、測定系の外部接続回路をより複雑にしている。
も基本的な評価はその直線性評価であり、デジタル・ア
ナログ変換器１Ａを内蔵した複合構成ＬＳＩにおいて、
デジタル・アナログ変換器１Ａの直線性評価のみのため
にもかかわらず、不要な外部入力ピンを設けなければな
らない。さらに、デジタルデータがシリアル入力となっ
ているものに関しては、デジタル信号源３３のパラレル
出力をシリアルモードに変換しなければならない場合も
あり、測定系の外部接続回路をより複雑にしている。
【０００５】
【発明が解決しようとする課題】上述した従来のデジタ
ル・アナログ変換器は、内蔵されるＬＳＩの直線性を測
定する際に不要なピン数の増加をもたらすという欠点が
ある。また、デジタル入力信号を外部から入力するので
、デジタルデータを発生させるための回路およびデータ
入力の信号線も必要になり、測定系の接続を複雑にする
などの欠点がある。
ル・アナログ変換器は、内蔵されるＬＳＩの直線性を測
定する際に不要なピン数の増加をもたらすという欠点が
ある。また、デジタル入力信号を外部から入力するので
、デジタルデータを発生させるための回路およびデータ
入力の信号線も必要になり、測定系の接続を複雑にする
などの欠点がある。
【０００６】本発明の目的は、かかる内蔵されるＬＳＩ
の直線性を測定する際に、ピン数の増加および信号線の
増加を抑え、測定系を容易にするデジタル・アナログ変
換器を提供することにある。
の直線性を測定する際に、ピン数の増加および信号線の
増加を抑え、測定系を容易にするデジタル・アナログ変
換器を提供することにある。
【０００７】
【課題を解決するための手段】本発明のデジタル・アナ
ログ変換器は、ｎビットのカウンタと、デジタル入力を
一方の入力とし且つ他方は前記ｎビットのカウンタの出
力を入力する手段を有するバッファ回路と、前記デジタ
ル入力を外部より入力される制御信号により選択する第
１のスイッチング回路と、前記制御信号の入力時にリセ
ットパルスを前記カウンタに供給するリセットパルス発
生回路と、前記カウンタの出力が最大になったときに信
号を出力するＮＡＮＤ回路と、前記制御信号により前記
カウンタへのクロック信号のオン・オフを選択する第２
のスイッチング回路と、前記ＮＡＮＤ回路の出力および
前記クロック信号を入力するＡＮＤ回路と、前記ＡＮＤ
回路の出力を入力し前記カウンタへパルスを出力するパ
ルス発生回路と、前記クロック信号に基づき前記バッフ
ァ回路の出力をラッチするラッチ回路と、前記ラッチ回
路の出力をアナログ信号に変換する変換処理部と、同期
信号出力回路とを備えて構成される。
ログ変換器は、ｎビットのカウンタと、デジタル入力を
一方の入力とし且つ他方は前記ｎビットのカウンタの出
力を入力する手段を有するバッファ回路と、前記デジタ
ル入力を外部より入力される制御信号により選択する第
１のスイッチング回路と、前記制御信号の入力時にリセ
ットパルスを前記カウンタに供給するリセットパルス発
生回路と、前記カウンタの出力が最大になったときに信
号を出力するＮＡＮＤ回路と、前記制御信号により前記
カウンタへのクロック信号のオン・オフを選択する第２
のスイッチング回路と、前記ＮＡＮＤ回路の出力および
前記クロック信号を入力するＡＮＤ回路と、前記ＡＮＤ
回路の出力を入力し前記カウンタへパルスを出力するパ
ルス発生回路と、前記クロック信号に基づき前記バッフ
ァ回路の出力をラッチするラッチ回路と、前記ラッチ回
路の出力をアナログ信号に変換する変換処理部と、同期
信号出力回路とを備えて構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示すデジタル・
アナログ変換器のブロック回路図である。図１に示すよ
うに、本実施例はビット数に５ビットを仮定している。 まず、直線性の測定制御信号入力端子に通常のデジタル
・アナログ変換モードか、直線性測定モードかを設定す
るための制御信号を入力する。この制御信号はデジタル
・アナログ変換器１が動作中の場合、ロウまたはハイの
レベルに固定されるため、回路へのノイズ等の影響は無
視できる。ここで、測定制御信号について、通常のデジ
タル・アナログ変換動作の場合はロウレベルを入力する
ものとする。このロウレベル信号が入力されると、その
制御信号はリセットパルス発生回路２と、バッファ３お
よびインバータ４に入力される。インバータ４の出力は
ハイになり、バッファ３の出力はロウになるため、第１
のスイッチ５がオン、第２のスイッチ６がオフの状態に
なる。従って、デジタル入力端子Ｄ０〜Ｄ４の５ビット
データがバッファ回路１２，ラッチ回路１３および変換
処理部１４により処理され、アナログ出力端子ＯＵＴに
通常のデジタル・アナログ変換されたアナログ値を出力
する。
アナログ変換器のブロック回路図である。図１に示すよ
うに、本実施例はビット数に５ビットを仮定している。 まず、直線性の測定制御信号入力端子に通常のデジタル
・アナログ変換モードか、直線性測定モードかを設定す
るための制御信号を入力する。この制御信号はデジタル
・アナログ変換器１が動作中の場合、ロウまたはハイの
レベルに固定されるため、回路へのノイズ等の影響は無
視できる。ここで、測定制御信号について、通常のデジ
タル・アナログ変換動作の場合はロウレベルを入力する
ものとする。このロウレベル信号が入力されると、その
制御信号はリセットパルス発生回路２と、バッファ３お
よびインバータ４に入力される。インバータ４の出力は
ハイになり、バッファ３の出力はロウになるため、第１
のスイッチ５がオン、第２のスイッチ６がオフの状態に
なる。従って、デジタル入力端子Ｄ０〜Ｄ４の５ビット
データがバッファ回路１２，ラッチ回路１３および変換
処理部１４により処理され、アナログ出力端子ＯＵＴに
通常のデジタル・アナログ変換されたアナログ値を出力
する。
【００１０】一方、直線性測定制御信号入力端子にハイ
レベルが入力されると、第１のスイッチ５がオフ、第２
のスイッチ６がオン状態になる。この結果、５ビット同
期カウンタ１１はリセットパルス発生回路２から駆動さ
れ、その出力Ａ〜Ｅを第２のスイッチ６を介してバッフ
ァ回路１２へ供給する。従って、アナログ出力端子ＯＵ
Ｔには、ラッチ回路１３と変換処理１４によりカウンタ
１１のデジタルデータをアナログ値に変換した値が出力
される。また、リセットパルス発生回路２は、測定制御
信号入力がロウレベルからハイレベルへ変化したときに
１パルスをカウンタ１１へ入力し、カウンタ１１の内容
を初期値に設定する。上述したインバータ４とバッファ
３の出力は、リセットパルスが出力されてからカウンタ
１１が初期値に戻るまで変化を遅らせるためのものであ
り、内部に遅延回路を含んでいる。
レベルが入力されると、第１のスイッチ５がオフ、第２
のスイッチ６がオン状態になる。この結果、５ビット同
期カウンタ１１はリセットパルス発生回路２から駆動さ
れ、その出力Ａ〜Ｅを第２のスイッチ６を介してバッフ
ァ回路１２へ供給する。従って、アナログ出力端子ＯＵ
Ｔには、ラッチ回路１３と変換処理１４によりカウンタ
１１のデジタルデータをアナログ値に変換した値が出力
される。また、リセットパルス発生回路２は、測定制御
信号入力がロウレベルからハイレベルへ変化したときに
１パルスをカウンタ１１へ入力し、カウンタ１１の内容
を初期値に設定する。上述したインバータ４とバッファ
３の出力は、リセットパルスが出力されてからカウンタ
１１が初期値に戻るまで変化を遅らせるためのものであ
り、内部に遅延回路を含んでいる。
【００１１】次に、カウンタ１１及びその周辺回路とそ
の動作について説明をする。まず、アナログ・デジタル
変換器１の直線性測定を行うときの入力デジタル信号Ｉ
Ｎの変化は、通常“０００００”→“００００１”→“
０００１０”→“０００１１”→“００１００”…“１
１１１１”という順序にステップを踏む。そこで、それ
ぞれのデジタル入力値ＩＮにおけるアナログ出力電圧Ｏ
ＵＴを測定し、直線性の測定を行う。このデジタル値の
変化はカウンタ１１の動作と同一であるため、カウンタ
１１の出力をデジタル入力に使用できる。このカウンタ
１１へのカウント信号入力は外部のクロック信号ＣＬＫ
をパルス発生回路１０で分周し、その出力をカウント信
号として入力するが、パルス発生回路１０への入力につ
いては直接クロック入力するのではなく、カウンタ１１
の出力が最大レベル“１１１１１”になった時、パルス
発生回路１０へのクロック入力を遮断する構成となって
いる。すなわち、第３のスイッチ７，ＡＮＤ回路８およ
びＮＡＮＤ回路９からなるゲート回路を通した後にパル
ス発生回路１０へ入力している。この第３のスイッチ７
は第２のスイッチ６と同様のタイミングで制御されるの
で、測定制御信号がハイレベルになったときに動作する
。要するに、直線性測定モードとなった時にのみオンと
なり、クロック信号をＡＮＤ回路８へ導いている。 このＡＮＤ回路８はＮＡＮＤ回路９の出力がハイの時に
クロック信号ＣＬＫと同様の波形を出力するようになっ
ている。しかも、このＡＮＤ回路８の出力はクロック波
形を整形したものとなるため、ロウおよびハイの明確な
波形を形成するので、カウンタ１１を正確に動作させや
すくする。一方、ＮＡＮＤ回路９はＡＮＤ回路８におけ
るクロックの通過を選択する信号を出力するものである
。これはＮＡＮＤ回路９の入力がすべてハイレベルの時
、すなわちカウンタ１１の出力Ａ〜Ｅが最大となった時
にロウレベル信号を出力し、ＡＮＤ回路８をクロック信
号が通過しないようにしている。この結果、カウンタ１
１はカウント入力信号がなくなるので、その出力はカウ
ント数が最大の状態で固定されることになる。かかるカ
ウンタ１１の出力Ａ〜Ｅが最大値でない場合は、ＮＡＮ
Ｄ回路９の出力はハイレベルとなり、クロックがパルス
発生回路１０を通してカウンタ１１を動作させる。この
パルス発生回路１０の出力は、カウンタ１１のカウント
信号としてだけではなく、バッファ回路１５を介しコン
トローラ制御同信号ＣＯＮＴとして外部へ出力される。 この理由はデジタル・アナログ変換器１の直線性測定を
アナログ電圧出力の変化に同期して行う必要があるため
である。また、前述した５ビット同期カウンタ１１はパ
ルス発生回路１０からのカウント信号とリセットパルス
発生回路２からのリセットパルスを入力し、５ビットを
カウント出力として送出するが、カウンタ１１のデータ
出力方式は出力をデジタル・アナログ変換のためのデジ
タル入力としても使用するため、入力データ個々の変化
の遅れによるデジタル・アナログ変換の誤動作を抑える
目的で同期式カウンタを使用している。
の動作について説明をする。まず、アナログ・デジタル
変換器１の直線性測定を行うときの入力デジタル信号Ｉ
Ｎの変化は、通常“０００００”→“００００１”→“
０００１０”→“０００１１”→“００１００”…“１
１１１１”という順序にステップを踏む。そこで、それ
ぞれのデジタル入力値ＩＮにおけるアナログ出力電圧Ｏ
ＵＴを測定し、直線性の測定を行う。このデジタル値の
変化はカウンタ１１の動作と同一であるため、カウンタ
１１の出力をデジタル入力に使用できる。このカウンタ
１１へのカウント信号入力は外部のクロック信号ＣＬＫ
をパルス発生回路１０で分周し、その出力をカウント信
号として入力するが、パルス発生回路１０への入力につ
いては直接クロック入力するのではなく、カウンタ１１
の出力が最大レベル“１１１１１”になった時、パルス
発生回路１０へのクロック入力を遮断する構成となって
いる。すなわち、第３のスイッチ７，ＡＮＤ回路８およ
びＮＡＮＤ回路９からなるゲート回路を通した後にパル
ス発生回路１０へ入力している。この第３のスイッチ７
は第２のスイッチ６と同様のタイミングで制御されるの
で、測定制御信号がハイレベルになったときに動作する
。要するに、直線性測定モードとなった時にのみオンと
なり、クロック信号をＡＮＤ回路８へ導いている。 このＡＮＤ回路８はＮＡＮＤ回路９の出力がハイの時に
クロック信号ＣＬＫと同様の波形を出力するようになっ
ている。しかも、このＡＮＤ回路８の出力はクロック波
形を整形したものとなるため、ロウおよびハイの明確な
波形を形成するので、カウンタ１１を正確に動作させや
すくする。一方、ＮＡＮＤ回路９はＡＮＤ回路８におけ
るクロックの通過を選択する信号を出力するものである
。これはＮＡＮＤ回路９の入力がすべてハイレベルの時
、すなわちカウンタ１１の出力Ａ〜Ｅが最大となった時
にロウレベル信号を出力し、ＡＮＤ回路８をクロック信
号が通過しないようにしている。この結果、カウンタ１
１はカウント入力信号がなくなるので、その出力はカウ
ント数が最大の状態で固定されることになる。かかるカ
ウンタ１１の出力Ａ〜Ｅが最大値でない場合は、ＮＡＮ
Ｄ回路９の出力はハイレベルとなり、クロックがパルス
発生回路１０を通してカウンタ１１を動作させる。この
パルス発生回路１０の出力は、カウンタ１１のカウント
信号としてだけではなく、バッファ回路１５を介しコン
トローラ制御同信号ＣＯＮＴとして外部へ出力される。 この理由はデジタル・アナログ変換器１の直線性測定を
アナログ電圧出力の変化に同期して行う必要があるため
である。また、前述した５ビット同期カウンタ１１はパ
ルス発生回路１０からのカウント信号とリセットパルス
発生回路２からのリセットパルスを入力し、５ビットを
カウント出力として送出するが、カウンタ１１のデータ
出力方式は出力をデジタル・アナログ変換のためのデジ
タル入力としても使用するため、入力データ個々の変化
の遅れによるデジタル・アナログ変換の誤動作を抑える
目的で同期式カウンタを使用している。
【００１２】図２は本発明の他の実施例を示すデジタル
・アナログ変換器のブロック回路図である。図２に示す
ように、本実施例は前述した一実施例における５ビット
同期カウンタ１１とラッチ回路１３を兼用したデジタル
・アナログ変換器の例である。まず、直線性測定制御信
号をバッファ１６を使用することにより正確な制御信号
Ｓ２とし、リセットパルス発生回路２とカウンタ兼ラッ
チ回路２０とＮＡＮＤゲート回路２１およびスイッチ７
，１８へ供給する。また、前述した一実施例と同様、デ
ジタル入力ＩＮを供給する通常のデジタルデータ入力端
子Ｄ０〜Ｄ４と、クロック信号を入力するクロック入力
端子ＣＬＫとを有する。この入力されたクロック信号は
スイッチ１８を介し信号Ｓ３としてカウンタ兼ラッチ回
路２０に入力されるものと、スイッチ７とＡＮＤ回路８
およびパルス発生回路１０を介し信号Ｓ４として入力さ
れるものとに分かれる。パルス発生回路１０へクロック
が導かれる過程は、まず測定制御信号が直線性測定モー
ド、すなわちハイレベルとなった時に、バッファ３を介
してスイッチ７を駆動させ、クロック信号ＣＬＫをＡＮ
Ｄゲート回路８へ導く。このＡＮＤゲート回路８はＮＡ
ＮＤゲート回路２１の出力によりパルス発生回路１０へ
のクロック信号ＣＬＫを選択するようになっている。 また、ＮＡＮＤゲート回路２１の出力は直線性測定モー
ドにおけるカウンタ兼ラッチ回路２０の出力が最大にな
った時にのみロウレベルを出力し、パルス発生回路１０
へのクロック信号ＣＬＫ入力を遮断する。ここで、イン
バータ１９は直線性測定時におけるカウンタ信号Ｓ４と
クロックＣＬＫの立ち上がりのタイミングをずらし、正
確なカウント及びラッチを行うためのクロック信号Ｓ３
を入力するためのものでる。尚、インバータ１７はスイ
ッチ１８とスイッチ７とを交互に正確に切換えるために
設けられている。
・アナログ変換器のブロック回路図である。図２に示す
ように、本実施例は前述した一実施例における５ビット
同期カウンタ１１とラッチ回路１３を兼用したデジタル
・アナログ変換器の例である。まず、直線性測定制御信
号をバッファ１６を使用することにより正確な制御信号
Ｓ２とし、リセットパルス発生回路２とカウンタ兼ラッ
チ回路２０とＮＡＮＤゲート回路２１およびスイッチ７
，１８へ供給する。また、前述した一実施例と同様、デ
ジタル入力ＩＮを供給する通常のデジタルデータ入力端
子Ｄ０〜Ｄ４と、クロック信号を入力するクロック入力
端子ＣＬＫとを有する。この入力されたクロック信号は
スイッチ１８を介し信号Ｓ３としてカウンタ兼ラッチ回
路２０に入力されるものと、スイッチ７とＡＮＤ回路８
およびパルス発生回路１０を介し信号Ｓ４として入力さ
れるものとに分かれる。パルス発生回路１０へクロック
が導かれる過程は、まず測定制御信号が直線性測定モー
ド、すなわちハイレベルとなった時に、バッファ３を介
してスイッチ７を駆動させ、クロック信号ＣＬＫをＡＮ
Ｄゲート回路８へ導く。このＡＮＤゲート回路８はＮＡ
ＮＤゲート回路２１の出力によりパルス発生回路１０へ
のクロック信号ＣＬＫを選択するようになっている。 また、ＮＡＮＤゲート回路２１の出力は直線性測定モー
ドにおけるカウンタ兼ラッチ回路２０の出力が最大にな
った時にのみロウレベルを出力し、パルス発生回路１０
へのクロック信号ＣＬＫ入力を遮断する。ここで、イン
バータ１９は直線性測定時におけるカウンタ信号Ｓ４と
クロックＣＬＫの立ち上がりのタイミングをずらし、正
確なカウント及びラッチを行うためのクロック信号Ｓ３
を入力するためのものでる。尚、インバータ１７はスイ
ッチ１８とスイッチ７とを交互に正確に切換えるために
設けられている。
【００１３】図３は図２に示すカウンタ兼ラッチ回路の
構成図である。図３に示すように、このカウンタ兼ラッ
チ回路２０は、５ビットの場合にインバータ２３，２４
と、５個のＪ−Ｋフリップ・フロップ２２Ａ〜２２Ｅと
、スイッチ回路２５，２６と、ＡＮＤゲート回路２７〜
２９とから構成される。これらＪ−Ｋフリップ・フロッ
プ２２Ａ〜２２Ｅの出力は、入力クロックＳ３，Ｓ４の
立ち上がり時において、入力端Ｊ，Ｋに設定されている
データにより決定される。通常の変換モードでは、直線
性測定制御信号入力がロウレベルになるため、インバー
タ２３を介しスイッチ２５がオン、スイッチ２６がオフ
になる。これにより、入力端子Ｄ０Ａ〜Ｄ４Ａからの各
デジタルデータは５個のＪ−Ｋフリップ・フロップ２２
Ａ〜２２Ｅにそれぞれ入力される。これらＪ−Ｋフリッ
プ・フロップ２２Ａ〜２２Ｅの入力データのパターンは
、この場合にＪ＝１，Ｋ＝０とＪ＝０，Ｋ＝１の二通り
ある。かかるＪ，Ｋフリップ・フロップ２２Ａ〜２２Ｅ
の動作は、Ｊ＝１，Ｋ＝０の時に出力Ｑが１、Ｊ＝０，
Ｋ＝１の時に出力Ｑが０、Ｊ＝１，Ｋ＝１の時に出力Ｑ
が反転、Ｊ＝０，Ｑ＝０の時に出力Ｑが前の状態保持す
るように決められている。従って、通常変換モードのと
きの出力は入力Ｊの状態に依存することになり、この結
果入力データのラッチを行えることになる。一方、直線
性測定制御信号がハイレベルの時には、スイッチ２５が
オフ、スイッチ２６がオンとなるので、Ｊ−Ｋフリップ
・フロップ２２Ａ〜２２Ｅは５ビットの同期カウンタと
同じ動作を行う。以下に、このカウント動作を説明する
。
構成図である。図３に示すように、このカウンタ兼ラッ
チ回路２０は、５ビットの場合にインバータ２３，２４
と、５個のＪ−Ｋフリップ・フロップ２２Ａ〜２２Ｅと
、スイッチ回路２５，２６と、ＡＮＤゲート回路２７〜
２９とから構成される。これらＪ−Ｋフリップ・フロッ
プ２２Ａ〜２２Ｅの出力は、入力クロックＳ３，Ｓ４の
立ち上がり時において、入力端Ｊ，Ｋに設定されている
データにより決定される。通常の変換モードでは、直線
性測定制御信号入力がロウレベルになるため、インバー
タ２３を介しスイッチ２５がオン、スイッチ２６がオフ
になる。これにより、入力端子Ｄ０Ａ〜Ｄ４Ａからの各
デジタルデータは５個のＪ−Ｋフリップ・フロップ２２
Ａ〜２２Ｅにそれぞれ入力される。これらＪ−Ｋフリッ
プ・フロップ２２Ａ〜２２Ｅの入力データのパターンは
、この場合にＪ＝１，Ｋ＝０とＪ＝０，Ｋ＝１の二通り
ある。かかるＪ，Ｋフリップ・フロップ２２Ａ〜２２Ｅ
の動作は、Ｊ＝１，Ｋ＝０の時に出力Ｑが１、Ｊ＝０，
Ｋ＝１の時に出力Ｑが０、Ｊ＝１，Ｋ＝１の時に出力Ｑ
が反転、Ｊ＝０，Ｑ＝０の時に出力Ｑが前の状態保持す
るように決められている。従って、通常変換モードのと
きの出力は入力Ｊの状態に依存することになり、この結
果入力データのラッチを行えることになる。一方、直線
性測定制御信号がハイレベルの時には、スイッチ２５が
オフ、スイッチ２６がオンとなるので、Ｊ−Ｋフリップ
・フロップ２２Ａ〜２２Ｅは５ビットの同期カウンタと
同じ動作を行う。以下に、このカウント動作を説明する
。
【００１４】図４は図３に示すＪ−Ｋフリップ・フロッ
プの動作を説明するためのタイミング図である。図４に
示すように、Ｊ−Ｋフリップ・フロップ２２Ａ〜２２Ｅ
の動作は反転クロックの立ち上がりで変化するものとし
、パルス発生回路（カウンタ信号Ｓ４）１０は２分周動
作を行なうものと仮定する。まず、図２のＤ／Ａ変換回
路１における測定制御信号入力をロウからハイにして直
線性測定モードに切換えた場合、リセットパルス発生回
路２よりリセットパルスＳ１が発生するので、図４のＪ
−Ｋフリップ・フロップ２２Ａ〜２２Ｅはすべて初期状
態になり、カウンタ兼ラッチ２０の出力端子Ｄ４Ｂ〜Ｄ
０Ｂは“０００００”のデジタル出力となる。一方、測
定モードの場合のカウンタ兼ラッチ回路２０のクロック
入力はＪ−Ｋフリップ・フロップ２２Ａ〜２２Ｅが立上
り動作を仮定しているため、クロックを逆相に変えて入
力している。そこで、カウンタ信号Ｓ４がリセットパル
スＳ１に入力後に立上った場合、最下位データを考える
と、Ｊ−Ｋフリップ・フロップ２２Ａ〜２２Ｅの入力は
、Ｊ＝１，Ｋ＝１となる。この状態で反転クロック信号
が立上ると、Ｊ−Ｋフリップ・フロップ（以下、Ｊ−Ｋ
Ｆ／Ｆ）２２ＥのＱ出力は反転し、０から１となる。 他のＪ−ＫＦ／Ｆ２２Ｄ〜２２Ａの状態は前段からのフ
リップフロップの出力Ｑが“０”であるため、４つのＡ
ＮＤ回路２８の出力も“０”となり、各Ｆ／Ｆは前の状
態を保持したまま変化しない。この時のデジタル信号は
０００００から００００１に変化したことになる。次の
カウンタ信号Ｓ４が出力され、反転クロック信号が入力
されると、Ｊ−ＫＦ／Ｆ２２Ｅは反転して、１から０と
なる。この瞬間、Ｊ−ＫＦ／Ｆ２２Ｅの出力Ｑはそれま
で“１”となっていたため、Ｊ−ＫＦ／Ｆ２２ＤのＪ，
Ｋ入力も１，１となっており、Ｊ−ＫＦ／Ｆ２２Ｄの出
力Ｑは反転クロックが入力されると同時に反転し、０か
ら１となる。この時の出力デジタルデータは“００００
１”から“０００１０”になる。すなわち、ＡＮＤ回路
２８，２９の出力は、このＡＮＤ回路出力のが供給され
るＪ−ＫＦ／Ｆよりも下位にあるＪ−ＫＦ／Ｆの出力Ｑ
がすべて“１”であり且つカウンタ信号４がハイの場合
に、“１”を出力する。その後、反転クロック信号の立
上りにより、これらのＡＮＤ回路の出力がＪ−ＫＦ／Ｆ
に入力されているので、出力Ｑを反転させることができ
る。これ以外の状態ではＡＮＤ回路出力が“０”となっ
ているため、このＪ−ＫＦ／Ｆはクロックの立上りがあ
っても、以前の状態を保持する。従って、直線性測定時
には、ラッチ回路はカウンタとして動作する。
プの動作を説明するためのタイミング図である。図４に
示すように、Ｊ−Ｋフリップ・フロップ２２Ａ〜２２Ｅ
の動作は反転クロックの立ち上がりで変化するものとし
、パルス発生回路（カウンタ信号Ｓ４）１０は２分周動
作を行なうものと仮定する。まず、図２のＤ／Ａ変換回
路１における測定制御信号入力をロウからハイにして直
線性測定モードに切換えた場合、リセットパルス発生回
路２よりリセットパルスＳ１が発生するので、図４のＪ
−Ｋフリップ・フロップ２２Ａ〜２２Ｅはすべて初期状
態になり、カウンタ兼ラッチ２０の出力端子Ｄ４Ｂ〜Ｄ
０Ｂは“０００００”のデジタル出力となる。一方、測
定モードの場合のカウンタ兼ラッチ回路２０のクロック
入力はＪ−Ｋフリップ・フロップ２２Ａ〜２２Ｅが立上
り動作を仮定しているため、クロックを逆相に変えて入
力している。そこで、カウンタ信号Ｓ４がリセットパル
スＳ１に入力後に立上った場合、最下位データを考える
と、Ｊ−Ｋフリップ・フロップ２２Ａ〜２２Ｅの入力は
、Ｊ＝１，Ｋ＝１となる。この状態で反転クロック信号
が立上ると、Ｊ−Ｋフリップ・フロップ（以下、Ｊ−Ｋ
Ｆ／Ｆ）２２ＥのＱ出力は反転し、０から１となる。 他のＪ−ＫＦ／Ｆ２２Ｄ〜２２Ａの状態は前段からのフ
リップフロップの出力Ｑが“０”であるため、４つのＡ
ＮＤ回路２８の出力も“０”となり、各Ｆ／Ｆは前の状
態を保持したまま変化しない。この時のデジタル信号は
０００００から００００１に変化したことになる。次の
カウンタ信号Ｓ４が出力され、反転クロック信号が入力
されると、Ｊ−ＫＦ／Ｆ２２Ｅは反転して、１から０と
なる。この瞬間、Ｊ−ＫＦ／Ｆ２２Ｅの出力Ｑはそれま
で“１”となっていたため、Ｊ−ＫＦ／Ｆ２２ＤのＪ，
Ｋ入力も１，１となっており、Ｊ−ＫＦ／Ｆ２２Ｄの出
力Ｑは反転クロックが入力されると同時に反転し、０か
ら１となる。この時の出力デジタルデータは“００００
１”から“０００１０”になる。すなわち、ＡＮＤ回路
２８，２９の出力は、このＡＮＤ回路出力のが供給され
るＪ−ＫＦ／Ｆよりも下位にあるＪ−ＫＦ／Ｆの出力Ｑ
がすべて“１”であり且つカウンタ信号４がハイの場合
に、“１”を出力する。その後、反転クロック信号の立
上りにより、これらのＡＮＤ回路の出力がＪ−ＫＦ／Ｆ
に入力されているので、出力Ｑを反転させることができ
る。これ以外の状態ではＡＮＤ回路出力が“０”となっ
ているため、このＪ−ＫＦ／Ｆはクロックの立上りがあ
っても、以前の状態を保持する。従って、直線性測定時
には、ラッチ回路はカウンタとして動作する。
【００１５】最後に、上述した二つの実施例で示すデジ
タル・アナログ変換器を用いて直線性測定システムを構
成した回路について説明する。
タル・アナログ変換器を用いて直線性測定システムを構
成した回路について説明する。
【００１６】図５は本発明の応用例を示す直線性測定シ
ステム図である。図５に示すように、本実施例のデジタ
ル・アナログ変換器１の直線性を測定する時に外部と接
続する信号線による入力は、測定制御信号とクロック信
号発生器３０からのクロック信号のみであり、出力はボ
ルトメータを用いる電圧計３１へのアナログ出力とコン
トローラ３２を動作させて電圧計３１の値を読み込むた
めのコントローラ制御用同期信号とであり、合計しても
４本となる。しかるに、前述した図６に示す測定システ
ムでは、５ビットのデジダル・アナログ変換器を測定す
る場合、入力デジタルデータを並列入力で５本、アナロ
グ出力１本、クロック信号入力１本の合計７本の信号線
が測定時に必要となる。従って、本実施例のデジタル・
アナログ変換器は信号線の数を削減でき、これはビット
数が大きいほど効果がある。
ステム図である。図５に示すように、本実施例のデジタ
ル・アナログ変換器１の直線性を測定する時に外部と接
続する信号線による入力は、測定制御信号とクロック信
号発生器３０からのクロック信号のみであり、出力はボ
ルトメータを用いる電圧計３１へのアナログ出力とコン
トローラ３２を動作させて電圧計３１の値を読み込むた
めのコントローラ制御用同期信号とであり、合計しても
４本となる。しかるに、前述した図６に示す測定システ
ムでは、５ビットのデジダル・アナログ変換器を測定す
る場合、入力デジタルデータを並列入力で５本、アナロ
グ出力１本、クロック信号入力１本の合計７本の信号線
が測定時に必要となる。従って、本実施例のデジタル・
アナログ変換器は信号線の数を削減でき、これはビット
数が大きいほど効果がある。
【００１７】
【発明の効果】以上説明したように、本発明のデジタル
・アナログ変換器は、直線性測定におけるデジタル入力
信号を外部より入力する必要がないため、ピン数の増加
や信号線の数を減少させることができるという効果があ
る。特に、デジタル・アナログ変換器を内蔵した複合構
成ＬＳＩでは、デジタル・アナログ変換器の評価および
選別のみのためのデータ入力線を必要としないで済み、
ウェハー上のチェックとしての検査においても、データ
の入力線を必要としないため、測定系の接続の複雑さが
少なくなり、検査をより確実に行えるという効果を有す
る。
・アナログ変換器は、直線性測定におけるデジタル入力
信号を外部より入力する必要がないため、ピン数の増加
や信号線の数を減少させることができるという効果があ
る。特に、デジタル・アナログ変換器を内蔵した複合構
成ＬＳＩでは、デジタル・アナログ変換器の評価および
選別のみのためのデータ入力線を必要としないで済み、
ウェハー上のチェックとしての検査においても、データ
の入力線を必要としないため、測定系の接続の複雑さが
少なくなり、検査をより確実に行えるという効果を有す
る。
【図１】本発明の一実施例を示すデシタル・アナログ変
換器のブロック回路図である。
換器のブロック回路図である。
【図２】本発明の他の実施例を示すデジタル・アナログ
変換器のブロック回路図である。
変換器のブロック回路図である。
【図３】図２に示すカウンタ兼ラッチ回路の構成図であ
る。
る。
【図４】図３に示すＪ−Ｋフリップ・フロップの動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図５】本発明の応用例を示す直線性測定システム図で
ある。
ある。
【図６】従来の一例を説明するためのデジタル・アナロ
グ変換器を用いた直線性測定システム図である。
グ変換器を用いた直線性測定システム図である。
１ Ｄ／Ａ変換器
２ リセットパルス発生回路
３，１５，１６ バッファ
４，１７，１９，２３，２４ インバータ５〜７
，１８，２５，２６ スイッチ８，２７〜２９
ＡＮＤ回路 ９，２１ ＮＡＮＤ回路 １０ パルス発生回路 １１ ５ビット同期カウンタ １２ バッファ回路 １３ ラッチ回路 １４ 変換処理部 ２０ カウンタ兼ラッチ回路 ２２Ａ〜２２Ｅ Ｊ−Ｋフリップ・フロップ（Ｊ
−ＫＦ／Ｆ） ３０ クロック信号発生器 ３１ 電圧計 ３２ コントローラ ＩＮ デジタル入力 ＯＵＴ アナログ出力 Ａ〜Ｅ カウンタ出力
，１８，２５，２６ スイッチ８，２７〜２９
ＡＮＤ回路 ９，２１ ＮＡＮＤ回路 １０ パルス発生回路 １１ ５ビット同期カウンタ １２ バッファ回路 １３ ラッチ回路 １４ 変換処理部 ２０ カウンタ兼ラッチ回路 ２２Ａ〜２２Ｅ Ｊ−Ｋフリップ・フロップ（Ｊ
−ＫＦ／Ｆ） ３０ クロック信号発生器 ３１ 電圧計 ３２ コントローラ ＩＮ デジタル入力 ＯＵＴ アナログ出力 Ａ〜Ｅ カウンタ出力
Claims (2)
- 【請求項１】 ｎビットのカウンタと、デジタル入力
を一方の入力とし且つ他方は前記ｎビットのカウンタの
出力を入力する手段を有するバッファ回路と、前記デジ
タル入力を外部より入力される制御信号により選択する
第１のスイッチング回路と、前記制御信号の入力時にリ
セットパルスを前記カウンタに供給するリセットパルス
発生回路と、前記カウンタの出力が最大になったときに
信号を出力するＮＡＮＤ回路と、前記制御信号により前
記カウンタへのクロック信号のオン・オフを選択する第
２のスイッチング回路と、前記ＮＡＮＤ回路の出力およ
び前記クロック信号を入力するＡＮＤ回路と、前記ＡＮ
Ｄ回路の出力を入力し前記カウンタへパルスを出力する
パルス発生回路と、前記クロック信号に基づき前記バッ
ファ回路の出力をラッチするラッチ回路と、前記ラッチ
回路の出力をアナログ信号に変換する変換処理部と、同
期信号出力回路とを備えることを特徴とするデジタル・
アナログ変換器。 - 【請求項２】 前記ラッチ回路および前記カウンタ回
路を一体化して兼用することを特徴とする請求項１記載
のデジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136422A JP3036115B2 (ja) | 1991-06-07 | 1991-06-07 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136422A JP3036115B2 (ja) | 1991-06-07 | 1991-06-07 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04360418A true JPH04360418A (ja) | 1992-12-14 |
| JP3036115B2 JP3036115B2 (ja) | 2000-04-24 |
Family
ID=15174787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136422A Expired - Lifetime JP3036115B2 (ja) | 1991-06-07 | 1991-06-07 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036115B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011500A (en) * | 1997-06-27 | 2000-01-04 | Mitsubishi Electric Engineering Co., Ltd. | Integrated circuit with a built-in D/A converter |
-
1991
- 1991-06-07 JP JP3136422A patent/JP3036115B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011500A (en) * | 1997-06-27 | 2000-01-04 | Mitsubishi Electric Engineering Co., Ltd. | Integrated circuit with a built-in D/A converter |
| DE19755666B4 (de) * | 1997-06-27 | 2004-03-18 | Mitsubishi Electric Engineering Co., Ltd. | Integrierte Schaltung mit eingebauten Digital-Analog-Wandler |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036115B2 (ja) | 2000-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000125 |